JP2001176275A - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】１本おきにビット線をシールドして行う読み出
しにおいて、消費電力および読み出し時間の低減と非選
択セルの誤書き込み防止を同時に達成する。 【解決手段】ビット線と直交する方向に隣り合う第１お
よび第２メモリブロック内に、第１および第２トランジ
スタ間に接続された複数のメモリトランジスタＭ１１〜
Ｍ１１２８またはＭ２１〜Ｍ２１２８を備える。２つの
ビット線ＢＬ１，ＢＬ２が、ぞれぞれ第３トランジスタ
Ｓ１３，Ｓ２３を介して接地電位線ＧＮＤに接続されて
いる。２つの第１トランジスタＳ１１，Ｓ２１のゲート
が、それぞれ異なる制御線ＳＧ１１，ＳＧ１２に接続さ
れ、２つの第３トランジスタＳ１３，Ｓ２３のゲート
が、それぞれ異なる制御線ＤＩＳ１，ＤＩＳ２に接続さ
れている。これにより、非選択ビット線（たとえば、Ｂ
Ｌ２）を、メモリブロック内の非選択セル（セル２）と
切り離しながら接地電位で固定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＡＮＤ型あるい
はビット線等が階層化された並列接続ＮＯＲ型など、メ
モリブロック内で複数のメモリトランジスタがビット線
または共通電位線に対し選択用のトランジスタを介して
接続された構成の不揮発性半導体記憶装置と、その読み
出し方法に関する。

【０００２】

【従来の技術】不揮発性メモリ装置では、近年の低電圧
化と微細化の進展により、読み出し時にメモリセル内の
記憶データに応じてビット線に現出する電位変化が小さ
くなり、信号電荷の耐ノイズマージンの低下を引き起こ
している。このための対処方法として、選択されたビッ
ト線に対し、隣り合う非選択ビット線を読み出し時に一
定電圧で保持し、隣接ビット線によるシールド効果を高
めて誤動作を防止した読み出し方法が提案されている。

【０００３】図４は、従来の不揮発性メモリ装置の一例
として、いわゆるＡＮＤ型に代表される、ソース線およ
びビット線が階層化された並列接続ＮＯＲ型メモリセル
アレイ構成を示す回路図である。また、図５は、このア
レイ構成に対し上記従来の読み出し方法を適用した場合
の各信号線の電圧変化を示す波形図である。

【０００４】図４に示すメモリセルアレイでは、その周
辺回路内に設けた１つのセンスアンプＳＡに対しビット
線ＢＬ１，ＢＬ２が対で接続されている。図の左側のビ
ット線ＢＬ１が奇数ビット線、右側のビット線ＢＬ２が
偶数ビット線をなす。ビット線ＢＬ１に第１トランジス
タＳ１１が接続され、ビット線ＢＬ２に第１トランジス
タＳ２１が接続されている。第１トランジスタＳ１１，
Ｓ２１は、共通の選択ゲート線ＳＧ１により制御され
る。また、たとえば各ビット線と直交する方向に、いわ
ゆる共通ソース線（以下、共通電位線という）ＣＳＬが
配線されている。共通電位線ＣＳＬに、第２トランジス
タＳ１２，Ｓ２２が接続されている。第２トランジスタ
Ｓ１２，Ｓ２２は、共通の選択ゲート線ＳＧ２により制
御される。

【０００５】第１トランジスタＳ１１と第２トランジス
タＳ１２との間に、複数（本例では１２８個）のメモリ
トランジスタＭ１１〜Ｍ１１２８が並列接続されてい
る。同様に、第１トランジスタＳ２１と第２トランジス
タＳ２２との間に、複数（１２８個）のメモリトランジ
スタＭ２１〜Ｍ２１２８が並列接続されている。メモリ
トランジスタＭ１１〜Ｍ１１２８と第１および第２トラ
ンジスタＳ１１，Ｓ１２により第１メモリブロックが構
成され、メモリトランジスタＭ２１〜Ｍ２１２８と第１
および第２トランジスタＳ２１，Ｓ２２により第２メモ
リブロックが構成される。

【０００６】ビット線ＢＬ１のセンスアンプ寄りの一方
側にトランジスタＳ１０が接続され、ビット線ＢＬ２の
センスアンプ寄りの一方側にトランジスタＳ２０が接続
されている。トランジスタＳ１０は列選択線Ｓ１により
制御され、トランジスタＳ２０は列選択線Ｓ２により制
御される。ビット線ＢＬ１，ＢＬ２の他方側に、それぞ
れ第３トランジスタＳ１３，Ｓ２３のドレインが接続さ
れている。第３トランジスタＳ１３，Ｓ２３のソース
に、接地電位線ＧＮＤが接続されている。第３トランジ
スタＳ１３，Ｓ２３は、共通のディスチャージ制御線Ｄ
ＩＳにより制御される。

【０００７】ビット線ＢＬ１と電源電圧Ｖ_CCの供給線と
の間にプリチャージトランジスタＴＰ１が接続され、ビ
ット線ＢＬ２と電源電圧Ｖ_CCの供給線との間にプリチャ
ージトランジスタＴＰ２が接続されている。プリチャー
ジトランジスタＴＰ１はプリチャージ制御線ＰＲＥ１に
より制御され、プリチャージトランジスタＴＰ２はプリ
チャージ制御線ＰＲＥ２により制御される。

【０００８】第１，第２メモリブロックが、同じビット
線ＢＬ１，ＢＬ２に対し繰り返し接続されている。ま
た、図示のような接続関係のメモリブロック，ビット線
対およびセンスアンプが、ビット線と直交する方向に繰
り返し配置されている。

【０００９】このような構成の不揮発性メモリ装置で
は、通常、奇数ビット線ＢＬ１に連なるセル群と偶数ビ
ット線ＢＬ２に連なるセル群とに分けて、それぞれペー
ジ読み出しを行う。その際、読み出しを行わない方のビ
ット線を正電圧で保持し、シールド効果をもたせる制御
を行う。

【００１０】図５（Ｉ）に示す共通電位線ＣＳＬは、常
時、ハイレベル（１．５Ｖ）で保持されている。また、
初期状態では、図５（Ｈ）の選択ゲート線ＳＧ２がハイ
レベル（１．５Ｖ）、ビット線ＢＬ１，ＢＬ２電位が不
定となっているほか、他の信号線はローレベル（０Ｖ）
となっている。この選択ゲート線ＳＧ２の活性化により
第２トランジスタＳ１２，Ｓ２２がオンし、各メモリブ
ロック内のメモリトランジスタを共通に接続する内部配
線（副共通電位線ＳＳＬ）に１．５Ｖに近い電圧が印加
されている。

【００１１】まず、図５（Ｌ）に示すように、ディスチ
ャージ制御線ＤＩＳをハイレベル（１．５Ｖ）として第
３トランジスタＳ１３，Ｓ２３をオンさせ、ビット線Ｂ
Ｌ１，ＢＬ２内電荷を一斉に接地電位線ＧＮＤに放電す
る。放電後は直ぐにディスチャージ制御線ＤＩＳをロー
レベルに戻し、ビット線ＢＬ１，ＢＬ２をフローティン
グ状態にする。奇数ビット線の読み出しにおいて、図４
に示すセル１（メモリトランジスタＭ１２）が選択され
る場合、図５（Ｃ）に示すように、プリチャージ制御線
ＰＲＥ２をハイレベル（１．５Ｖ）にしてトランジスタ
ＴＰ２をオンさせ、偶数ビット線ＢＬ２を電源電圧Ｖ_CC
の供給線に接続する。これにより、偶数ビット線ＢＬ２
が正電圧（１Ｖ）程度に充電され、ビット線間のシール
ドがなされる。

【００１２】この状態で、図５（Ｂ），（Ｅ）に示すよ
うに、列選択線Ｓ１および選択ゲート線ＳＧ１を、それ
ぞれハイレベル（１．５Ｖ）に立ち上げる。これによ
り、奇数ビット線ＢＬ１とセンスアンプＳＡが接続さ
れ、また、第１トランジスタがオンして、各メモリブロ
ック内のメモリトランジスタを共通に接続する内部配線
（副ビット線ＳＢＬ）がビット線ＢＬ１またはＢＬ２に
接続される。このため、偶数ビット線ＢＬ２からは、シ
ールド電圧（約１Ｖ）が第２メモリブロック内の副ビッ
ト線ＳＢＬに伝達される。

【００１３】これと同時か若干遅れて、図５（Ｆ）に示
すように、選択ワード線ＷＬ２がハイレベル（１．５
Ｖ）に立ち上げられる。このとき、セル１のメモリトラ
ンジスタＭ１２のソース・ドレインのうち副共通電位線
側が１．５Ｖに近い電位に固定されている一方で、副ビ
ット線側はフローティング状態である。このため、副ビ
ット線に、選択ワード線ＷＬ２の印加電圧（１．５Ｖ）
から、メモリトランジスタＭ１２のしきい値電圧Ｖｔｈ
(cell1) を引いた電圧が現われる。

【００１４】ここで説明を簡単にするため、基板バイア
ス効果はなく、また、第１トランジスタＳ１１による電
圧ドロップも無視できるものとする。その前提下、たと
えば、メモリトランジスタＭ１２のしきい値電圧Ｖｔｈ
(cell1) を０．５Ｖとすると、副ビット線ＳＢＬには約
１Ｖの電位が現われ、これがオン状態の第１トランジス
タＳ１１を介してビット線ＢＬ１に伝達され、センスア
ンプＳＡにより検出される。いま、センスアンプＳＡの
データ判別の参照電圧を０．８Ｖとすると、ビット線Ｂ
Ｌ１の電圧（約１．０Ｖ）は“１”データと判別され
る。一方、メモリトランジスタＭ１２のしきい値電圧Ｖ
ｔｈ(cell1) が０．９Ｖとすると、副ビット線ＳＢＬに
は０．６Ｖの電位が現われ、これがオン状態の第１トラ
ンジスタＳ１１を介してビット線ＢＬ１に伝達され、セ
ンスアンプＳＡにより検出される。このビット線電圧
（約０．６Ｖ）は、センスアンプＳＡの参照電圧０．８
Ｖより低いので、今度は、“０”データと判別される。

【００１５】このようにセンスアンプＳＡの参照電圧と
の大小関係において、メモリトランジスタのしきい値電
圧が２値判定される。つまり、大雑把にいうと、ワード
線印加電圧１．５ＶからセンスアンプＳＡの参照電圧
０．８Ｖを引いた電圧０．７Ｖを基準として、それより
しきい値電圧が小さいメモリセルの保持データが
“１”、大きなメモリセルの保持データが“０”とな
る。このようにしてセンスアンプＳＡにより読み出され
たデータは、図示しないデータ線を介して外部に送出さ
れる。

【００１６】偶数ビット線ＢＬ２側の読み出しでは、セ
ンスアンプとビット線の接続およびシールド電圧印加を
上述の場合と逆に行うと、全く同様にしてセル２のデー
タが読み出せる。

【００１７】このような読み出し方法では、選択された
メモリトランジスタに最初の短い間だけドレイン電流が
流れるが、フローティング状態にある副ビット線側が所
定電圧になると直ぐにカットオフ状態になり、副ビット
線はセルフバイアスされる。したがって、読み出し電流
はビット線容量を充電する最小限しか流れず、その点で
は、消費電力が少なくて済む。

【００１８】

【発明が解決しようとする課題】ところが、シールド電
圧が正電圧であることから、読み出しサイクル中に、ビ
ット線を一つ置きに充電するための充電電流を電源電圧
線から供給する必要がある。次の読み出しサイクルで
は、この充電電荷は一旦放電され、シールドのために他
のビット線が正電圧に充電される。このように、従来の
読み出し方法では、シールド電圧を正電圧としたことに
ともないビット線充放電という読み出しとは直接関係な
い無駄な電力消費があり、また、ビット線充電時間が余
分に必要であるという不利益があった。

【００１９】このような不利益をなくすため、仮にシー
ルド電圧を接地電位０Ｖで固定とすると、非選択セルの
メモリトランジスタのソース・ドレイン間に１Ｖ以上の
電圧が印加されることになり、当該非選択メモリトラン
ジスタがオンし、チャネルホットエレクトロン注入によ
って誤書き込みされてしまう。また、非選択列の全ての
メモリトランジスタをオンさせることは、消費電力の面
でも不利益が大きい。

【００２０】本発明の目的は、１本おきにビット線をシ
ールドして読み出しを行っても消費電力や読み出し時間
が増えず、かつ、非選択セルの誤書き込みが発生しない
構成の不揮発性半導体記憶装置と、その読み出し方法と
を提供することにある。

【００２１】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、ビット線と直交する方向に隣り合う第
１および第２メモリブロックを有し、上記第１および第
２メモリブロックそれぞれが、ビット線に接続された第
１トランジスタと、共通電位線に接続された第２トラン
ジスタと、上記第１および第２トランジスタ間に接続さ
れた複数のメモリトランジスタとを備え、上記第１また
は第２メモリブロックに接続された２つのビット線が、
ぞれぞれ第３トランジスタを介して接地電位線に接続さ
れている不揮発性半導体記憶装置であって、上記第１お
よび第２メモリブロック内の２つの上記第１トランジス
タのゲートが、それぞれ異なる制御線に接続され、上記
２つのビット線に接続された２つの上記第３トランジス
タのゲートが、それぞれ異なる制御線に接続されてい
る。

【００２２】上記第１トランジスタは、エンハンスメン
ト形である。あるいは、上記第１メモリブロック内の第
１トランジスタに接続された制御線が上記第２メモリブ
ロック内の第１トランジスタとメモリトランジスタの接
続部分と交差する箇所、および、上記第２メモリブロッ
ク内の第１トランジスタに接続された制御線が上記第１
メモリブロック内の第１トランジスタとビット線との接
続部分と交差する箇所に、それぞれ第４トランジスタが
形成され、上記第１トランジスタがエンハンスメント形
であり、上記第４トランジスタがディプレッション形で
ある。

【００２３】このような構成の不揮発性半導体記憶装置
では、ビット線を接地電位線に接続するための第３トラ
ンジスタを隣り合うメモリブロック間で別々に制御でき
るため、隣り合うビット線の一方から読み出しを行うと
きは、他方のビット線を接地電位に制御できる。しか
も、ビット線をメモリトランジスタに接続するための第
１トランジスタも隣り合うメモリブロック間で別々に制
御できるため、読み出しを行う選択メモリブロック側で
第１トランジスタをオン、読み出しを行わない非選択メ
モリブロック側で第１トランジスタをオフにできる。し
たがって、この非選択メモリブロック内のメモリトラン
ジスタ側に他方のビット線から接地電位が伝達されな
い。

【００２４】本発明に係る不揮発性半導体記憶装置の読
み出し方法は、ビット線と直交する方向に隣り合う第１
および第２メモリブロックを有し、上記第１および第２
メモリブロックそれぞれが、ビット線に接続された第１
トランジスタと、共通電位線に接続された第２トランジ
スタと、上記第１および第２トランジスタ間に接続され
た複数のメモリトランジスタとを備え、上記ビット線と
直交する方向に隣り合うメモリトランジスタのゲート
が、ワード線によってメモリブロック間で共通に接続さ
れ、上記第１または第２メモリブロックに接続された２
つのビット線が、ぞれぞれ第３トランジスタを介して接
地電位線に接続されている不揮発性半導体記憶装置の読
み出し方法であって、上記ビット線のディスチャージ後
に、上記第１および第２メモリブロックの一方のメモリ
トランジスタを読み出すときは、当該一方のメモリブロ
ック内の上記第３トランジスタをオフ、他方のメモリブ
ロック内の上記第３トランジスタをオンさせ、上記一方
のメモリブロック内の第２トランジスタをオンさせて、
上記共通電位線に保持されている所定の正電圧をメモリ
トランジスタ側に伝達し、上記一方のメモリブロック内
の上記第１トランジスタをオン、上記他方のメモリブロ
ック内の上記第１トランジスタをオフさせ、選択した上
記ワード線に所定の読み出しワード線電圧を印加する。

【００２５】上記第１トランジスタはエンハンスメント
形であり、上記読み出し時に、上記制御線に正電圧を印
加して当該第１トランジスタをオンさせる。あるいは、
上記不揮発性半導体記憶装置は、上記第１トランジスタ
と上記メモリトランジスタまたは上記ビット線との間に
接続され、上記ビット線と直交する方向に第１トランジ
スタと交互に配置されて第１トランジスタと同じ制御線
に接続された第４トランジスタを、各メモリブロック内
に有し、上記読み出し時に、上記制御線の電圧変化にか
かわらず上記第４トランジスタを常時オンさせる。この
後者の場合、好適に、上記第１トランジスタがエンハン
スメント形であり、上記第４トランジスタがディプレッ
ション形である。

【００２６】この不揮発性半導体記憶装置の読み出し方
法では、ビット線をディスチャージした後、たとえば、
第１メモリブロック内のデータを読み出すときは、第１
メモリブロックが連なる選択ビット線に接続された第３
トランジスタをオフ、もう一方の非選択ビット線に接続
された第３トランジスタをオンする。これにより、選択
ビット線は接地電位でフローティング状態、非選択ビッ
ト線はシールドのため接地電位に固定となる。また、第
１メモリブロック内の第２トランジスタをオンさせる。
これにより、共通電位線に保持されている所定の正電圧
が、第１メモリブロック内のメモリトランジスタの一方
の不純物領域に印加される。さらに、第１メモリブロッ
ク内の第１トランジスタをオン、第２メモリブロック内
の第１トランジスタをオフさせる。これにより、第１メ
モリブロック内のメモリトランジスタの他方の不純物領
域が、フローティング状態の選択ビット線に接続され、
第２メモリブロック内のメモリトランジスタの他方の不
純物領域は、接地電位固定の非選択ビット線から切り離
される。

【００２７】この状態で、選択したワード線に所定の読
み出しワード線電圧を印加する。これにより、選択した
ワード線が接続された第１メモリブロック内のメモリト
ランジスタの他方の不純物領域に、読み出しワード線電
圧から当該選択メモリトランジスタのしきい値電圧を引
いた所定電圧（読み出し電圧）が現れ、これが選択ビッ
ト線に伝達される。この読み出し電圧は、たとえばメモ
リトランジスタがしきい値電圧が高く書き込み状態にあ
るときは相対的に低く、しきい値電圧が低く消去状態に
あるときは相対的に高くなる。したがって、この読み出
し電圧がとり得る電圧間にセンスアンプの基準電圧レベ
ルを予め設定しておくと、書き込みデータと消去データ
が判別できる。一方、選択したワード線が接続された第
２メモリブロック内のメモリトランジスタにおいては、
他方の不純物領域に同様な読み出し電圧が現れるが、こ
のメモリブロック内の第１トランジスタがオフされてい
るため、この読み出し電圧が接地電位固定の非選択ビッ
ト線から引き抜かれて、他方の不純物領域が接地電位に
固定されることがない。したがって、当該非選択メモリ
トランジスタの誤書き込みが防止される。

【００２８】

【発明の実施の形態】以下、本発明の実施形態を、ソー
ス線およびビット線が階層化された並列接続ＮＯＲ型を
例として説明する。

【００２９】第１実施形態 図１は、第１実施形態に係るメモリセルアレイ構成を示
す回路図である。また、図２は、このアレイ構成に対し
本発明に係る読み出し方法を適用した場合の各信号線の
電圧変化を示す波形図である。

【００３０】図１に示すメモリセルアレイでは、ビット
線が主ビット線ＢＬ１またはＢＬ２と副ビット線ＳＢＬ
とに階層化され、ソース線（本例では、共通電位線とい
う）が主共通電位線ＣＳＬと副共通電位線ＳＳＬとに階
層化されている。通常、主ビット線ＢＬ１，ＢＬ２およ
び主共通電位線ＣＳＬはポリシリコンまたはメタルの配
線層からなり、副ビット線ＳＢＬおよび副共通電位線Ｓ
ＳＬは半導体の不純物領域からなる。

【００３１】メモリセルアレイの周辺回路内にセンスア
ンプＳＡが複数設けられ、１つのセンスアンプＳＡに対
し主ビット線ＢＬ１，ＢＬ２が対で接続されている。図
の左側の主ビット線ＢＬ１が奇数ビット線、右側の主ビ
ット線ＢＬ２が偶数ビット線をなす。主ビット線ＢＬ１
と副ビット線ＳＢＬとの間に第１トランジスタＳ１１が
接続され、主ビット線ＢＬ２と副ビット線ＳＢＬとの間
に第１トランジスタＳ２１が接続されている。第１トラ
ンジスタＳ１１は選択ゲート線ＳＧ１１により制御さ
れ、第１トランジスタＳ２１は選択ゲート線ＳＧ１２に
より制御される。

【００３２】また、各ビット線と直交する方向に主共通
電位線ＣＳＬが配線されている。主共通電位線ＣＳＬと
各副共通電位線ＳＳＬとの間に、第２トランジスタＳ１
２またはＳ２２が接続されている。第２トランジスタＳ
１２，Ｓ２２は、共通の選択ゲート線ＳＧ２により制御
される。

【００３３】第１トランジスタＳ１１と第２トランジス
タＳ１２との間に、複数（本例では１２８個）のメモリ
トランジスタＭ１１〜Ｍ１１２８が並列接続されてい
る。同様に、第１トランジスタＳ２１と第２トランジス
タＳ２２との間に、複数（１２８個）のメモリトランジ
スタＭ２１〜Ｍ２１２８が並列接続されている。メモリ
トランジスタＭ１１〜Ｍ１１２８と第１および第２トラ
ンジスタＳ１１，Ｓ１２により第１メモリブロックが構
成され、メモリトランジスタＭ２１〜Ｍ２１２８と第１
および第２トランジスタＳ２１，Ｓ２２により第２メモ
リブロックが構成される。

【００３４】主ビット線ＢＬ１のセンスアンプ寄りの一
方側にトランジスタＳ１０が接続され、主ビット線ＢＬ
２のセンスアンプ寄りの一方側にトランジスタＳ２０が
接続されている。トランジスタＳ１０は列選択線Ｓ１に
より制御され、トランジスタＳ２０は列選択線Ｓ２によ
り制御される。主ビット線ＢＬ１，ＢＬ２の他方側に、
それぞれ第３トランジスタＳ１３，Ｓ２３のドレインが
接続されている。第３トランジスタＳ１３，Ｓ２３のソ
ースに、接地電位線ＧＮＤが接続されている。第３トラ
ンジスタＳ１３はディスチャージ制御線ＤＩＳ１により
制御され、第３トランジスタＳ２３はディスチャージ制
御線ＤＩＳ２により制御される。

【００３５】第１，第２メモリブロックが、同じ主ビッ
ト線ＢＬ１，ＢＬ２に対し繰り返し接続されている。ま
た、図示のような接続関係のメモリブロック，ビット線
対およびセンスアンプＳＡが、主ビット線と直交する方
向に繰り返し配置されている。

【００３６】このような構成の不揮発性メモリ装置で
は、通常、奇数列の主ビット線ＢＬ１に連なるセル群と
偶数列の主ビット線ＢＬ２に連なるセル群とに分けて、
それぞれページ読み出しを行う。その際、読み出しを行
わない方のビット線を、本発明では接地電位で保持し、
シールド効果をもたせる制御を行う。以下、第１メモリ
ブロック内のセル１（メモリトランジスタＭ１２）を選
択し、セル２を含む他のメモリセルを非選択とする場合
を例に、奇数列の主ビット線ＢＬ１の読み出し動作を説
明する。

【００３７】図２（Ｈ）に示す主共通電位線ＣＳＬは、
常時、ハイレベル（１．５Ｖ）で保持されている。ま
た、初期状態では、図２（Ｇ）の選択ゲート線ＳＧ２が
ハイレベル（１．５Ｖ）、主ビット線ＢＬ１，ＢＬ２電
位が不定となっているほか、他の信号線はローレベル
（０Ｖ）となっている。この選択ゲート線ＳＧ２の活性
化により第２トランジスタＳ１２，Ｓ２２がオンし、各
メモリブロック内のメモリトランジスタを共通に接続す
る内部配線（副共通電位線ＳＳＬ）に１．５Ｖに近い電
圧が印加されている。

【００３８】まず、図２（Ｋ），（Ｌ）に示すように、
２本のディスチャージ制御線ＤＩＳ１，ＤＩＳ２を共に
ハイレベル（１．５Ｖ）として第３トランジスタＳ１
３，Ｓ２３をオンさせ、主ビット線ＢＬ１，ＢＬ２内電
荷を一斉に接地電位線ＧＮＤに放電する。放電後は、選
択メモリブロックが接続された主ビット線ＢＬ１側のデ
ィスチャージ制御線ＤＩＳ１を直ぐにローレベルに戻
し、もう一つのディスチャージ制御線ＤＩＳ２はハイレ
ベルのままとする。ディスチャージ制御線ＤＩＳ２はハ
イレベルのままとするのは、シールドのため非選択な主
ビット線ＭＢＬ２を読み出し動作中は接地電位に固定と
するためである。

【００３９】この状態で、図２（Ｂ），（Ｄ）に示すよ
うに、列選択線Ｓ１および選択ゲート線ＳＧ１１を、そ
れぞれハイレベル（１．５Ｖ）に立ち上げる。これによ
り、奇数列の主ビット線ＢＬ１とセンスアンプＳＡが接
続され、また、第１メモリブロック側の第１トランジス
タＳ１１がオンして、第１メモリブロック内のメモリト
ランジスタＭ１１〜Ｍ１１２８を共通に接続する内部配
線（副ビット線ＳＢＬ）が主ビット線ＢＬ１に接続され
る。このため、奇数列の主ビット線ＢＬ１から、フロー
ティング状態の電圧（０Ｖ）が第１メモリブロック内の
副ビット線ＳＢＬに伝達される。一方、このとき図２
（Ｃ）に示す選択ゲート線ＳＧ１２はローレベル（０
Ｖ）のままである。したがって、第２メモリブロック側
の第１トランジスタＳ２１はオフ状態を維持し、第２メ
モリブロック内の副ビット線ＳＢＬが、偶数列の主ビッ
ト線ＢＬ２からのシールド電圧（０Ｖ）で固定されな
い。

【００４０】これと同時か若干遅れて、図５（Ｅ）に示
すように、選択ワード線ＷＬ２がハイレベル（１．５
Ｖ）に立ち上げられる。このとき、セル１のメモリトラ
ンジスタＭ１２のソース・ドレインのうち副共通電位線
側が１．５Ｖに近い電位に固定されている一方で、副ビ
ット線側は主ビット線ＢＬ１に接続されてフローティン
グ状態である。このため、副ビット線ＳＢＬに、選択ワ
ード線ＷＬ２の印加電圧（１．５Ｖ）から、メモリトラ
ンジスタＭ１２のしきい値電圧Ｖｔｈ(cell1) を引いた
電圧が現われる。

【００４１】ここで説明を簡単にするため、基板バイア
ス効果はなく、また、第１トランジスタＳ１１による電
圧ドロップも無視できるものとする。その前提下、たと
えば、メモリトランジスタＭ１２のしきい値電圧Ｖｔｈ
(cell1) を０．５Ｖとすると、副ビット線ＳＢＬには約
１Ｖの電圧（読み出し電圧）が現われ、これがオン状態
の第１トランジスタＳ１１を介して主ビット線ＢＬ１に
伝達され、センスアンプＳＡにより検出される。いま、
センスアンプＳＡのデータ判別の参照電圧を０．８Ｖと
すると、主ビット線ＢＬ１の電圧（約１．０Ｖ）は
“１”データと判別される。一方、メモリトランジスタ
Ｍ１２のしきい値電圧Ｖｔｈ(cell1) が０．９Ｖとする
と、副ビット線ＳＢＬには０．６Ｖの読み出し電圧が現
われ、これがオン状態の第１トランジスタＳ１１を介し
て主ビット線ＢＬ１に伝達され、センスアンプＳＡによ
り検出される。この主ビット線電圧（約０．６Ｖ）は、
センスアンプＳＡの参照電圧０．８Ｖより低いので、今
度は、“０”データと判別される。

【００４２】このようにセンスアンプＳＡの参照電圧と
の大小関係において、メモリトランジスタのしきい値電
圧が２値判定される。つまり、大雑把にいうと、ワード
線印加電圧１．５ＶからセンスアンプＳＡの参照電圧
０．８Ｖを引いた電圧０．７Ｖを基準として、それより
しきい値電圧が小さいメモリセルの保持データが
“１”、大きなメモリセルの保持データが“０”とな
る。このようにしてセンスアンプＳＡにより読み出され
たデータは、図示しないデータ線を介して外部に送出さ
れる。

【００４３】一方、セル２の非選択メモリトランジスタ
Ｍ２２においては、副ビット線側の不純物領域に同様な
読み出し電圧が現れるが、この第２メモリブロック内の
第１トランジスタＳ２１がオフされているため、この読
み出し電圧が接地電位固定の非選択ビット線ＢＬ２から
引き抜かれて、副ビット線側の不純物領域が接地電位に
固定されることがない。したがって、当該非選択メモリ
トランジスタＭ２２の誤書き込みが有効に防止される。

【００４４】つぎに偶数列の主ビット線ＢＬ２の読み出
しを行う場合は、センスアンプと主ビット線の接続およ
びシールド電圧印加を上述の場合と逆に行うと、全く同
様にしてセル２のデータが読み出せる。

【００４５】このような読み出し方法では、選択された
メモリトランジスタＭ１２に最初の短い間だけドレイン
電流が流れるが、フローティング状態にある副ビット線
ＳＢＬ側が所定の読み出し電圧になると直ぐにカットオ
フ状態になり、副ビット線ＳＢＬは読み出し電圧にセル
フバイアスされる。したがって、読み出し電流はビット
線容量を充電する最小限しか流れず、その点で、消費電
力が少なくて済む。また、従来の読み出し方法のように
シールド電圧が正電圧でなく接地電位であることから、
非選択の主ビット線をシールド電圧設定のために充電す
る必要がない。したがって、その分、消費電力も少なく
てすみ、また、読み出し時間が短縮されるという利点が
ある。

【００４６】第２実施形態 図３は、第２実施形態に係るメモリセルアレイ構成を示
す回路図である。

【００４７】このメモリセルアレイが、第１実施形態の
場合と異なるのは、第１トランジスタが、エンハンスメ
ント形トランジスタＳ１１ＥまたはＳ２１Ｅと、ディプ
レッション形トランジスタＳ１１ＤまたはＳ２１Ｄとか
ら構成されていることである。すなわち、奇数列の主ビ
ット線ＢＬ１と、第１メモリブロック内のメモリトラン
ジスタＭ１１との間に、ディプレッション形トランジス
タＳ１１Ｄとエンハンスメント形トランジスタＳ１１Ｅ
が直列接続されている。また、偶数列の主ビット線ＢＬ
２と、第２メモリブロック内のメモリトランジスタＭ２
１との間に、エンハンスメント形トランジスタＳ２１Ｅ
とディプレッション形トランジスタＳ２１Ｄとが直列接
続されている。ディプレッション形トランジスタＳ１１
Ｄおよびエンハンスメント形トランジスタＳ２１Ｅは、
選択ゲート線ＳＧ１２に接続されている。また、エンハ
ンスメント形トランジスタＳ１１Ｅおよびディプレッシ
ョン形トランジスタＳ２１Ｄは、選択ゲート線ＳＧ１１
に接続されている。その他の構成は、第１実施形態の場
合と同じである。

【００４８】これらのディプレッション形トランジスタ
Ｓ１１Ｄ，Ｓ２１Ｄは、しきい値電圧が負であり、読み
出し動作時に常時オンのままでスイッチング制御はされ
ない。したがって、読み出し動作は第１実施形態と全く
同じであり、本実施形態においても図２がそのまま適用
される。

【００４９】第２実施形態では、第１実施形態と同じ効
果に加え、選択ゲート線が制御しない方のメモリブロッ
クに寄生トランジスタが形成されないという利点があ
る。

【００５０】前述したように副ビット線ＳＢＬは、通
常、半導体の不純物領域から構成されるが、この不純物
領域にポリシリコンからなる選択ゲート線ＳＧ１１また
はＳＧ１２が絶縁膜を介して交差すると、その交差部分
に寄生トランジスタができてしまう。この事態を回避す
るには、たとえば、他のポリシリコン配線などで交差部
分両側の副ビット線箇所を短絡する必要があるが、その
ためには、工程数が増加し、また、コンタクトのための
面積増大は避けられない。

【００５１】第２実施形態では、この交差部分に常時オ
ンのトランジスタを積極的に形成しておくことにより、
選択ゲート線の電位変動でオン／オフするような寄生ト
ランジスタの形成を防止することができる。その場合、
ディプレッション形とするためのイオン注入工程が追加
されるが、絶縁膜形成、コンタクト形成、ポリシリコン
成膜およびパターンニングを行う必要がある上記方法に
比べると追加工程数が少ない。また、面積の増大はない
ことから、コスト増大を極力抑制できるという利点があ
る。

【００５２】なお、以上説明した第１および第２実施形
態において、接地電位シールドする非選択ビット線およ
び読み出しを行う選択ビット線に対し、接地電位線ある
いはメモリトランジスタとの接続／非接続を異なるトラ
ンジスタと異なる制御線で行う本発明の構成および読み
出し方法は、第１トランジスタと第２トランジスタ間に
メモリトランジスタを直列接続させた、いわゆるＮＡＮ
Ｄ型にも適用可能である。また、上記読み出し時のバイ
アス電圧例は、メモリトランジスタが、いわゆるＭＯＮ
ＯＳ型であることを前提としたものであるが、メモリト
ランジスタはＭＮＯＳ型、ＦＧ型などであってもよい。

【００５３】

【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその読み出し方法によれば、非選択ビット線をシー
ルド電圧設定のために充電する必要がないため、その
分、消費電力も少なくてすみ、また、読み出し時間が短
い。また、第１トランジスタのオフ制御により、シール
ド電圧として接地電位が印加された非選択ビット線に対
し非選択メモリブロックを切り離すことができるため、
読み出しワード線電圧が印加される非選択メモリブロッ
ク内のメモリトランジスタが誤書込みされない。

【図面の簡単な説明】

【図１】第１実施形態に係る不揮発性メモリ装置におい
て、メモリセルアレイ構成を示す回路図である。

【図２】第１または第２実施形態に係る不揮発性メモリ
装置に対し、読み出し時の各信号線の電圧変化を示す波
形図である。

【図３】第２実施形態に係る不揮発性メモリ装置におい
て、メモリセルアレイ構成を示す回路図である。

【図４】従来の不揮発性メモリ装置のメモリセルアレイ
の一構成例を示す回路図である。

【図５】従来の不揮発性メモリ装置の読み出し方法を示
す、各信号線の電圧変化を示す波形図である。

【符号の説明】

ＳＡ…センスアンプ、Ｍ１１等…メモリトランジスタ、
Ｓ１０，Ｓ２０…列選択トランジスタ、Ｓ１１（Ｅ），
Ｓ２１（Ｅ）…エンハンスメント形の第１トランジス
タ、Ｓ１１Ｄ，Ｓ２１Ｄ…ディプレッション形の第１ト
ランジスタ、Ｓ１２，Ｓ２２…第２トランジスタ、Ｓ１
３，Ｓ２３…第３トランジスタ、ＢＬ１，ＢＬ２…主ビ
ット線、ＳＢＬ…副ビット線、ＣＳＬ…主ソース線（主
共通電位線）、ＳＳＬ…副ソース線（副共通電位線）、
ＷＬ１等…ワード線、Ｓ１，Ｓ２…列選択線、ＳＧ１
１，ＳＧ１２，ＳＧ２…選択ゲート線、ＤＩＳ１，ＤＩ
Ｓ２…ディスチャージ制御線、ＧＮＤ…接地電位線。

Claims (11)

【特許請求の範囲】
1. 【請求項１】ビット線と直交する方向に隣り合う第１お
   よび第２メモリブロックを有し、 上記第１および第２メモリブロックそれぞれが、ビット
   線に接続された第１トランジスタと、 共通電位線に接続された第２トランジスタと、 上記第１および第２トランジスタ間に接続された複数の
   メモリトランジスタとを備え、 上記第１または第２メモリブロックに接続された２つの
   ビット線が、ぞれぞれ第３トランジスタを介して接地電
   位線に接続されている不揮発性半導体記憶装置であっ
   て、 上記第１および第２メモリブロック内の２つの上記第１
   トランジスタのゲートが、それぞれ異なる制御線に接続
   され、 上記２つのビット線に接続された２つの上記第３トラン
   ジスタのゲートが、それぞれ異なる制御線に接続されて
   いる不揮発性半導体記憶装置。
2. 【請求項２】上記第１トランジスタがエンハンスメント
   形である請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】上記第１メモリブロック内の第１トランジ
   スタに接続された制御線が上記第２メモリブロック内の
   第１トランジスタとメモリトランジスタの接続部分と交
   差する箇所、および、上記第２メモリブロック内の第１
   トランジスタに接続された制御線が上記第１メモリブロ
   ック内の第１トランジスタとビット線との接続部分と交
   差する箇所に、それぞれ第４トランジスタが形成され、 上記第１トランジスタがエンハンスメント形であり、 上記第４トランジスタがディプレッション形である請求
   項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】上記２つのビット線ごとにセンスアンプが
   設けられ、 当該センスアンプと各ビット線との間に、それぞれ異な
   る制御線に接続されている列選択トランジスタが接続さ
   れている請求項１に記載の不揮発性半導体記憶装置。
5. 【請求項５】上記第１メモリブロックと上記第２メモリ
   ブロックが、上記ビット線と直交する方向に交互に配置
   されている請求項１に記載の不揮発性半導体記憶装置。
6. 【請求項６】上記第１トランジスタを介して上記ビット
   線に接続された副ビット線と、 上記第２トランジスタを介して上記共通電位線に接続さ
   れた副共通電位線とを上記第１および第２メモリブロッ
   クそれぞれの内に有し、 各メモリブロック内の上記複数のメモリトランジスタ
   は、上記副ビット線と上記副共通電位線との間に並列接
   続されている請求項１に記載の不揮発性半導体記憶装
   置。
7. 【請求項７】上記第１または第２メモリブロック内の上
   記複数のメモリトランジスタは、上記第１および第２ト
   ランジスタ間に直列接続されている請求項１に記載の不
   揮発性半導体記憶装置。
8. 【請求項８】ビット線と直交する方向に隣り合う第１お
   よび第２メモリブロックを有し、 上記第１および第２メモリブロックそれぞれが、ビット
   線に接続された第１トランジスタと、 共通電位線に接続された第２トランジスタと、 上記第１および第２トランジスタ間に接続された複数の
   メモリトランジスタとを備え、 上記ビット線と直交する方向に隣り合うメモリトランジ
   スタのゲートが、ワード線によってメモリブロック間で
   共通に接続され、 上記第１または第２メモリブロックに接続された２つの
   ビット線が、ぞれぞれ第３トランジスタを介して接地電
   位線に接続されている不揮発性半導体記憶装置の読み出
   し方法であって、 上記ビット線のディスチャージ後に、上記第１および第
   ２メモリブロックの一方のメモリトランジスタを読み出
   すときは、当該一方のメモリブロック内の上記第３トラ
   ンジスタをオフ、他方のメモリブロック内の上記第３ト
   ランジスタをオンさせ、 上記一方のメモリブロック内の第２トランジスタをオン
   させて、上記共通電位線に保持されている所定の正電圧
   をメモリトランジスタ側に伝達し、 上記一方のメモリブロック内の上記第１トランジスタを
   オン、上記他方のメモリブロック内の上記第１トランジ
   スタをオフさせ、 選択した上記ワード線に所定の読み出しワード線電圧を
   印加する不揮発性半導体記憶装置の読み出し方法。
9. 【請求項９】上記第１トランジスタはエンハンスメント
   形であり、 上記読み出し時に、上記制御線に正電圧を印加して当該
   第１トランジスタをオンさせる請求項８に記載の不揮発
   性半導体記憶装置の読み出し方法。
10. 【請求項１０】上記不揮発性半導体記憶装置は、上記第
    １トランジスタと上記メモリトランジスタまたは上記ビ
    ット線との間に接続され、上記ビット線と直交する方向
    に第１トランジスタと交互に配置されて第１トランジス
    タと同じ制御線に接続された第４トランジスタを、各メ
    モリブロック内に有し、 上記読み出し時に、上記制御線の電圧変化にかかわらず
    上記第４トランジスタを常時オンさせる請求項８に記載
    の不揮発性半導体記憶装置の読み出し方法。
11. 【請求項１１】上記第１トランジスタがエンハンスメン
    ト形であり、 上記第４トランジスタがディプレッション形である請求
    項１０に記載の不揮発性半導体記憶装置の読み出し方
    法。