CN108122578A - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN108122578A
CN108122578A CN201710795256.XA CN201710795256A CN108122578A CN 108122578 A CN108122578 A CN 108122578A CN 201710795256 A CN201710795256 A CN 201710795256A CN 108122578 A CN108122578 A CN 108122578A
Authority
CN
China
Prior art keywords
mentioned
electro
resistance
voltage
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710795256.XA
Other languages
English (en)
Inventor
何英豪
安田心
安田心一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN108122578A publication Critical patent/CN108122578A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

本实施方式的半导体集成电路具备：控制电路；多个第1电流限制电路，基于来自控制电路的指令，将流到对应的第1配线的最大电流限制为第1电流值、比第1电流值大的第2电流值、及比第1电流值小的第3电流值中的一个值以下；多个第2电流限制电路，基于来自控制电路的指令，将流到对应的第2配线中的最大电流限制为第1～第3电流值中的一个值以下；控制电路当将被选择的电阻变化元件从第2电阻状态向第1电阻状态编程时，将流过被选择的第1配线的电流限制为第1电流值以下，将流过没有被选择的第1配线的电流限制为第3电流值以下，将流过被选择的第2配线的电流限制为第1电流值以下，将流过没有被选择的第2配线的电流限制为第3电流值以下。

Description

半导体集成电路
相关申请的交叉引用
本申请基于2016年11月30日提出的日本专利申请第2016－232910号主张优先权，这里引用其全部内容。
技术领域
本发明的实施方式涉及半导体集成电路。
背景技术
可编程逻辑设备是在芯片制造后能够将电路改写的半导体集成电路。可编程逻辑设备具有多个配线，使这些配线中的被选择的2条配线彼此在电气上成为连接状态或非连接状态。为了进行控制以使所选择的2条配线成为连接状态或非连接状态而使用切换电路，该切换电路具备晶体管和存储器。该存储器能够电气地编程，基于编程的信息，晶体管的导通/截止切换。
此外，已知有使用2端子的电阻变化元件作为存储元件、利用该存储元件实现上述切换电路的交叉点型电阻变化元件阵列。上述电阻变化元件具有2个电极、和设在这2个电极之间的电阻变化层。通过对上述2个电极间施加规定的电压，使电阻变化层的电阻状态变化，能够将2个电极间的电阻切换为低电阻状态或高电阻状态。
当将电阻变化元件编程时，需要适当地控制向电极施加的编程电压的大小及上述编程电压的施加时间。除此以外，在编程电压的施加中控制流到电阻变化元件中的电流的大小也是重要的。由此，已知有具有在编程中控制流过电阻变化元件的电流的电路的半导体集成电路。
当将交叉点型电阻变化元件阵列编程时，没有被选择的电阻变化元件施加比被选择的电阻变化元件小的电压。这是为了防止没有被选择的电阻变化元件的编程干扰(即置位(set)干扰或复位(reset)干扰)。
此外，使电阻变化元件的电阻变化的电压，根据电阻变化元件而不同，并且也根据开关周期、即电阻变化元件从高电阻状态变化为低电阻状态的情况或从低电阻状态变化为高电阻状态的情况而不同。因而，难以一边操作一边预测下个使电阻变化的电压。如果扩大使电阻变化的电压的变化范围，则有可能在对没有被选择的电阻变化元件施加了比所选择的电阻变化元件小的电压的情况下也发生编程干扰。关于即使将使电阻变化元件的电阻变化的电压的变化范围扩大也不发生编程干扰的方式，目前还不知道。
发明内容
本发明的目的是提供一种能够抑制发生编程干扰的半导体集成电路。
本技术方案的半导体集成电路具备：多个第1配线；多个第2配线，与上述多个第1配线分别交叉；多个电阻变化元件，设置在上述多个第1配线与上述多个第2配线的各个交叉区域中，各电阻变化元件具有连接在对应的上述第1配线上的第1电极、连接在对应的上述第2配线上的第2电极、和设在上述第1电极与上述第2电极之间的电阻变化层，上述第1电极与上述第2电极之间的电阻状态能够被从第1电阻状态、及电阻值比上述第1电阻状态大的第2电阻状态中的一方编程为另一方；第1驱动器，驱动上述多个第1配线；第2驱动器，驱动上述多个第2配线；控制电路，控制上述第1驱动器及第2驱动器；多个第1电流限制电路，与上述多个第1配线对应地设置，各第1电流限制电路基于来自上述控制电路的指令，将流到对应的上述第1配线中的最大电流限制为小于等于第1电流值、比上述第1电流值大的第2电流值、及比上述第1电流值小的第3电流值中的一个值；以及多个第2电流限制电路，与上述多个第2配线对应地设置，各第2电流限制电路基于来自上述控制电路的指令，将流到对应的上述第2配线中的最大电流限制为小于等于上述第1电流值、上述第2电流值及上述第3电流值中的一个值，上述控制电路控制上述第1驱动器及第2驱动器，通过从上述多个第1配线及第2配线中选择1个第1配线及1个第2配线，从上述多个电阻变化元件中选择与被选择的上述第1配线及第2配线对应的1个电阻变化元件，当将该被选择的电阻变化元件从上述第2电阻状态向上述第1电阻状态编程时，向上述多个第1电流限制电路发送指令，将流过被选择的上述第1配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第1配线的电流限制为小于等于上述第3电流值，并向上述多个第2电流限制电路发送指令，将流过被选择的上述第2配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第2配线的电流限制为小于等于上述第3电流值。
根据上述结构的半导体集成电路，能够抑制发生编程干扰。
附图说明
图1是表示一实施方式的半导体集成电路的图。
图2是表示电阻变化元件的剖视图。
图3是表示电阻变化元件的置位电压的偏差的图。
图4是表示电流限制电路的第1具体例的电路图。
图5是表示电流限制电路的第2具体例的电路图。
图6是表示电流限制电路的第3具体例的电路图。
图7是表示电流限制电路的第4具体例的电路图。
图8是表示在设为在电阻变化元件中流过不同的限制电流值那样的状态下、测量置位动作后的电阻变化元件的电阻值的结果的图。
图9是表示在设为在电阻变化元件中流过阈值以下的限制电流那样的状态下、多次施加了置位电压的情况下的电阻变化元件的电阻值的测量结果的图。
图10是表示电阻变化元件的置位动作中的电流－电压特性的图。
图11是表示一实施方式的半导体集成电路的置位动作中的电压施加条件及限制电流值的一例的图。
图12是表示一实施方式的半导体集成电路的置位动作中的电压施加条件及限制电流值的另一例的图。
图13是表示一实施方式的半导体集成电路的置位动作的次序的流程图。
图14是表示电阻变化元件的复位动作中的电流－电压特性的图。
图15是表示一实施方式的半导体集成电路的复位动作的一具体次序的流程图。
图16是表示比较例的半导体集成电路的电路图。
标号说明
1存储器阵列；2、211～2mn电阻变化元件(存储元件)；101～10n逆变器；121～12n截止(cut off)晶体管；201～20m截止晶体管；221～22m逆变器；100驱动器；1101～110m电流限制电路；112、112a、112b、112c n沟道晶体管；114、114a、114b、114c p沟道晶体管；120选择器；122选择器；2101～210m电流限制电路；212选择器；214、214a、214b、214c n沟道晶体管；216、216a、216b、216c p沟道晶体管；300控制电路；BL1～BLn位线；WL1～WLm字线
具体实施方式
本实施方式的半导体集成电路具备：多个第1配线；多个第2配线，与上述多个第1配线分别交叉；多个电阻变化元件，设置在上述多个第1配线与上述多个第2配线的各个交叉区域中，各电阻变化元件具有连接在对应的上述第1配线上的第1电极、连接在对应的上述第2配线上的第2电极、和设在上述第1电极与上述第2电极之间的电阻变化层，上述第1电极与上述第2电极之间的电阻状态能够被从第1电阻状态、及电阻值比上述第1电阻状态大的第2电阻状态中的一方编程为另一方；第1驱动器，驱动上述多个第1配线；第2驱动器，驱动上述多个第2配线；控制电路，控制上述第1驱动器及第2驱动器；多个第1电流限制电路，与上述多个第1配线对应地设置，各第1电流限制电路基于来自上述控制电路的指令，将流到对应的上述第1配线中的最大电流限制为小于等于第1电流值、比上述第1电流值大的第2电流值、及比上述第1电流值小的第3电流值中的一个值；以及多个第2电流限制电路，与上述多个第2配线对应地设置，各第2电流限制电路基于来自上述控制电路的指令，将流到对应的上述第2配线中的最大电流限制为小于等于上述第1电流值、上述第2电流值及上述第3电流值中的一个值，上述控制电路控制上述第1驱动器及第2驱动器，通过从上述多个第1配线及第2配线中选择1个第1配线及1个第2配线，从上述多个电阻变化元件中选择与被选择的上述第1配线及第2配线对应的1个电阻变化元件，当将该被选择的电阻变化元件从上述第2电阻状态向上述第1电阻状态编程时，向上述多个第1电流限制电路发送指令，将流过被选择的上述第1配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第1配线的电流限制为小于等于上述第3电流值，并向上述多个第2电流限制电路发送指令，将流过被选择的上述第2配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第2配线的电流限制为小于等于上述第3电流值。
以下，参照附图对实施方式进行说明。
(一实施方式)
在图1中表示一实施方式的半导体集成电路。该第1实施方式的半导体集成电路具备以矩阵状排列有m×n个存储元件211～2mn的存储单元阵列1、逆变器101～10n、截止晶体管121～12n、截止晶体管201～20m、逆变器221～22m、驱动器100、电流限制电路1101～110m、驱动器200、电流限制电路2101～210n和控制电路300。此外，存储单元阵列1还具备字线WL1～WLm和与字线WL1～WLm分别交叉的位线BL1～BLn。
存储元件2ij(i＝1，…，m，j＝1，…，n)是设在字线WLi与位线BLj的交叉区域中的2端子的电阻变化元件(ReRAM(Resistive random access memory))。各存储元件(以下，也称作电阻变化元件)2ij(i＝1，…，m，j＝1，…，n)一方的端子连接在对应的字线WLi上，另一方的端子连接在对应的位线BLj上。
在图2中表示各电阻变化元件2ij(i＝1，…，m，j＝1，…，n)的一例。该电阻变化元件2具备上部电极2a、下部电极2c、和设在上部电极2a与下部电极2c之间的电阻变化层2b。
电阻变化层2b既可以是例如钛氧化物、铪氧化物、钽氧化物及铝氧化物这样的金属氧化物，也可以是钛氮氧化物、铪氮氧化物、钽氮氧化物及铝氮氧化物这样的金属氮氧化物。或者，也可以是硅氧化物等的半导体氧化物，也可以是硅氮化物等的半导体氮化物、或硅氮氧化物等的半导体氮氧化物。此外，也可以是非晶硅等的半导体材料。此外，也可以是将上述材料层叠的膜。
在该电阻变化元件2中，通过向电极2a、2c施加规定的电压，能够使电极间的电阻变化。这里，将使电阻变化元件2的电阻从高电阻状态变化为低电阻状态称作置位(set)，将使电阻变化元件2的电阻从低电阻状态变化为高电阻状态称作复位(reset)。此外，将为了置位电阻变化元件2所需要的电压称作置位电压，将为了复位电阻变化元件2所需要的电压称作复位电压。
作为电阻变化元件2的种类，有单极型电阻变化元件和双极型电阻变化元件。在单极型电阻变化元件中，置位电压及复位电压的极性相同。例如，当为了置位电阻变化元件2而将比向电极2a施加的电压大的电压向电极2c施加时，在复位的情况下也同样将比向电极2a施加的电压大的电压向电极2c施加。另一方面，在双极型电阻变化元件中，置位电压与复位电压的极性相反。例如，当为了置位电阻变化元件2而将比向电极2a施加的电压大的电压向电极2c施加时，为了复位而将比向电极2a施加的电压小的电压向电极2c施加。另外，在本实施方式的半导体集成电路中，使用单极型电阻变化元件。
作为在本实施方式的半导体集成电路中使用的电阻变化元件2，优选的是高电阻状态下的电阻值与低电阻状态下的电阻值的差较大。例如优选的是，作为高电阻状态的电阻值是1GΩ，作为低电阻状态的电阻值是10KΩ。但是，高电阻状态的电阻值为1GΩ的电阻变化元件其置位电压的偏差变大。参照图3对此进行说明。图3是表示对1个电阻变化元件反复进行置位动作及复位动作、并测量出置位电压的情况的测量结果的图。在图3中，横轴示出施加电压，纵轴示出表示置位电压的偏差程度的偏差(σ)的倍数。施加电压从1V到6V每0.5V地变化。根据该图3可知，置位电压的偏差较大。因此，在对图1所示的半导体集成电路的存储器阵列中的非选择的电阻变化元件施加了后述的写入禁止电压Vinh(例如，编程电压(写入电压)Vpgm的一半)的情况下，也有可能导致进行误置位动作。由此，不能利用以往的写入方法。
再次回到图1，对本实施方式的半导体集成电路进行说明。各字线WLi(i＝1，…，m)一端经由电流限制电路110i与驱动器100连接，另一端经由截止晶体管20i与逆变器22i的输入端子连接。各截止晶体管20i(i＝1，…，m)其栅极连接于控制线CL2。输出信号OUTi被从各逆变器22i(i＝1，…，m)的输出端子输出。
各位线BLj(j＝1，…，n)一端经由截止晶体管12j与逆变器10j的输出端子连接，另一端经由电流限制电路210j与驱动器200连接。各截止晶体管12j(j＝1，…，n)其栅极连接于控制线CL1。输入信号INj被向各逆变器10j(j＝1，…，n)的输入端子输入。
控制电路300经由驱动器100及电流限制电路1101～110m向字线WL1～WLm施加电压，经由驱动器200及电流限制电路2101～210n向字线施加电压。
电流限制电路110i(i＝1，…，m)当向连接在字线WLi上的电阻变化元件2i1～2in施加置位电压或复位电压时，以抑制编程后的电阻变化元件2i1～2in的电阻值的偏差的目的、或以防止电阻变化元件2i1～2in的不可逆的破坏的目的，将在编程中流过电阻变化元件2i1～2in的电流限制为某个值(限制电流值)以下。
电流限制电路210j(j＝1，…，n)当向连接在位线BLj上的电阻变化元件21j～2mj施加置位电压或复位电压时，以抑制编程后的电阻变化元件21j～2mj的电阻值的偏差的目的、或以防止电阻变化元件21j～2mj的不可逆的破坏的目的，将在编程中流过电阻变化元件21j～2mj的电流限制为某个值(限制电流值)以下。
例如，通常如果使置位时的限制电流值变大，则置位后的电阻变化元件的电阻值变小。另一方面，在复位时通过使上述限制电流值充分变大，使充分大的量的电流流过电阻变化元件，通过此时产生的热使电阻变化元件的电阻状态向高电阻状态变化。这样，在置位时和复位时使用不同的限制电流值。
(电流限制电路的第1具体例)
接着，在图4中表示电流限制电路的第1具体例。在该第1具体例及以后的具体例中，电流限制电路110i(i＝1，…，m)及电流限制电路210j(j＝1，…，n)经由电阻变化元件2ij连接。
电流限制电路110i(i＝1，…，m)如图4所示，具备n沟道晶体管112。该晶体管112其源极及漏极中的一方的端子与驱动器100(参照图1)的输出端子连接而被施加编程电压Vpgm1，另一方的端子与电阻变化元件2ij的2个端子中的一方的端子连接。晶体管112其栅极被施加控制电压Vgn1，通过控制该控制电压Vgn1，能够改变经过晶体管112的最大电流(限制电流值)。即，通过控制控制电压Vgn1，能够得到多个限制电流值、例如3个限制电流值。
第1具体例的电流限制电路210i(i＝1，…，m)如图4所示，具备n沟道晶体管214。该晶体管214其源极及漏极中的一方的端子经由位线BLj(j＝1，…，n)与电阻变化元件2ij的另一方的端子连接。此外，晶体管214其另一方的端子与驱动器200(参照图1)的输出端子连接而被施加编程电压Vpgm2，栅极上被施加控制电压Vgn2。晶体管214其栅极上被施加控制电压Vgn2，通过控制该控制电压Vgn2，能够改变经过晶体管214的最大电流(限制电流值)。即，通过控制控制电压Vgn2，能够得到多个限制电流值、例如3个限制电流值。另外，编程电压Vpgm1可以比编程电压Vpgm2大。在此情况下，控制电压Vgn1、Vgn2为比编程电压Vpgm1大的电压。此外，编程电压Vpgm1也可以比编程电压Vpgm2小。在此情况下，控制电压Vgn1、Vgn2为比编程电压Vpgm2大的电压。
(电流限制电路的第2具体例)
在图5中表示第2具体例的电流限制电路110i(i＝1，…，m)及电流限制电路210j(j＝1，…，n)。该第2具体例的电流限制电路110i(i＝1，…，m)具有在图4所示的第1具体例的电流限制电路110i中、将n沟道晶体管112替换为p沟道晶体管114的结构。该晶体管114的栅极被施加控制电压Vgp1。晶体管114通过控制控制电压Vgp1，能够得到多个限制电流值、例如3个限制电流值。
此外，第2具体例的电流限制电路210j(j＝1，…，n)具有在图4所示的第1具体例的电流限制电路210i中将n沟道晶体管214替换为p沟道晶体管216的结构。该晶体管216的栅极被施加控制电压Vgp2。晶体管216通过控制控制电压Vgp2，能够得到多个限制电流值、例如3个限制电流值。
在该第2具体例中，编程电压Vpgm1可以比编程电压Vpgm2大。在此情况下，控制电压Vgp1、Vgp2为比编程电压Vpgm2小的电压。此外，编程电压Vpgm1也可以比编程电压Vpgm2小。在此情况下，控制电压Vgp1、Vgp2为比编程电压Vpgm1小的电压。
(电流限制电路的第3具体例)
在图6中表示电流限制电路110i(i＝1，…，m)及电流限制电路210j(j＝1，…，n)的第3具体例。第3具体例的电流限制电路110i(i＝1，…，m)具备并联连接的3个n沟道晶体管112a、112b、112c和选择器120。并联连接的n沟道晶体管112a、112b、112c各自的栅极上被施加控制电压Vgn。在电流限制电路110i(i＝1，…，m)中，n沟道晶体管112a、112b、112c各自的一端子(源极及漏极中的一方的端子)被施加编程电压Vpgm1，各自的另一端子(源极及漏极中的另一方的端子)与选择器120的输入端子连接。在电流限制电路110i(i＝1，…，m)中，选择器120的输出端子经由字线WLi与电阻变化元件2ij(j＝1，…，n)的2个端子中的一方的端子连接。
由选择器120选择3个晶体管112a、112b、112c中的一个晶体管。该选择基于来自图1所示的控制电路300的选择信号而被进行。3个晶体管112a、112b、112c设计为，驱动力分别不同，当在栅极上施加了相同的电压时，在源极与漏极之间流过的电流不同。即，通过将3个晶体管112a、112b、112c分别施加控制电压Vgn，从而控制流过各晶体管的最大电流(限制电流值)。3个晶体管112a、112b、112c具体而言，以使沟道宽、栅极长、栅极绝缘膜的厚度或沟道的杂质浓度等中的至少一个不同的方式制作。
第3具体例的电流限制电路210j(j＝1，…，n)具备选择器212和并联连接的3个n沟道晶体管214a、214b、214c。并联连接的n沟道晶体管214a、214b、214c各自的栅极上被施加控制电压Vgn。选择器212其输入端子与电阻变化元件2ij(i＝1，…，m)的2个端子中的另一方的端子连接，输出端子与p沟道晶体管214a、214b、214c各自的一端子(源极及漏极中的一方的端子)连接。p沟道晶体管214a、214b、214c各自的另一端子(源极及漏极中的另一方的端子)上被施加编程电压Vpgm2(<Vpgm1)。此外，控制电压Vgn是比编程电压Vpgm1大的电压。另外，编程电压Vpgm2可以比编程电压Vpgm1大。在此情况下，控制电压Vgn是比编程电压Vpgm2大的电压，并且是晶体管214a、214b、214c为导通状态的电压。
由选择器212选择3个晶体管214a、214b、214c中的一个晶体管。3个晶体管214a、214b、214c设计为，驱动力分别不同，当在栅极上施加了相同的电压时，在源极与漏极之间流过的电流不同。即，通过将3个晶体管214a、214b、214c施加控制电压Vgp，控制流过各晶体管的最大电流(限制电流值)。
(电流限制电路的第4具体例)
接着，在图7中表示第4具体例的电流限制电路110i(i＝1，…，m)及电流限制电路210j(j＝1，…，n)。该第4具体例的电流限制电路110i(i＝1，…，m)具有在图6所示的第3具体例的电流限制电路中将n沟道晶体管112a、112b、112c分别替换为p沟道晶体管114a、114b、114c的结构。
即，第4具体例的电流限制电路110i(i＝1，…，m)具备并联连接的3个p沟道晶体管114a、114b、114c和选择器122。并联连接的p沟道晶体管114a、114b、114c各自的栅极上被施加控制电压Vgp。在该第4具体例的电流限制电路110i(i＝1，…，m)中，p沟道晶体管114a、114b、114c各自的一端子(源极及漏极中的一方的端子)被施加编程电压Vpgm1，各自的另一端子(源极及漏极中的另一方的端子)与选择器122的输入端子连接。在电流限制电路110i(i＝1，…，m)中，选择器122的输出端子经由字线WLi与电阻变化元件2ij(j＝1，…，n)的2个端子中的一方的端子连接。
由选择器122选择3个晶体管114a、114b、114c中的一个晶体管。3个晶体管114a、114b、114c设计为，驱动力分别不同，当在栅极上施加了相同的电压时，在源极与漏极之间流过的电流不同。即，经过3个晶体管114a、114b、114c的最大电流(限制电流值)不同。晶体管114a、114b、114c具体而言，以使沟道宽、栅极长、栅极绝缘膜的厚度或沟道的杂质浓度等中的至少一个不同的方式制作。
第4具体例的电流限制电路210j(j＝1，…，n)具备选择器212和并联连接的3个p沟道晶体管216a、216b、216c。并联连接的p沟道晶体管216a、216b、216c各自的栅极上被施加控制电压Vgp。选择器212其输入端子与电阻变化元件2ij(i＝1，…，m)的2个端子中的另一方的端子连接，输出端子与p沟道晶体管216a、216b、216c各自的一端子(源极及漏极中的一方的端子)连接。p沟道晶体管216a、216b、216c各自的另一端子(源极及漏极中的另一方的端子)上被施加编程电压Vpgm2(<Vpgm1)。另外，控制电压Vgp是比编程电压Vpgm2小的电压，并且是晶体管216a、216b、216c成为导通状态的电压，并且是晶体管216a、216b、216c为导通状态的电压。
由选择器212选择3个晶体管216a、216b、216c中的一个晶体管。该选择基于来自图1所示的控制电路300的选择信号而被进行。3个晶体管216a、216b、216c设计为，驱动力分别不同，当栅极被施加了控制电压Vgp时，在源极与漏极之间流过的最大电流(限制电流值)不同。即，在3个晶体管216a、216b、216c中经过的限制电流值不同。
接着，参照图8，说明当电阻变化元件进行置位动作时、电阻值的限制电流值依存性。
图8是表示在设为在一个电阻变化元件中流过不同的限制电流值那样的状态下、且将置位电压向电阻变化元件的2个端子间施加而进行置位动作、并对置位动作后的电阻变化元件的电阻值进行了测量后的结果的图。
根据该图8可知，如果使限制电流值为阈值以下，则置位动作后的电阻值几乎不变。但是，如果限制电流值变得比阈值大，则置位动作后的电阻值随着限制电流值变大而电阻值也下降。因而，置位动作后的电阻值受到限制电流值的阈值的大小的影响。
接着，在图9中表示在设为在一个电阻变化元件中流过阈值以下的限制电流例如100nA那样的状态下、在电阻变化元件的2个端子上将置位电压例如6V施加了1次～108次的情况下的电阻变化元件的电阻值的测量结果。根据该图9可知，如果使限制电流值为阈值以下，则非选择元件误置位的可能性较低，使限制电流为阈值以下的方法作为防止误置位的对策可靠性较高。
(写入动作)
接着，参照图10至图15，说明向本实施方式的半导体集成电路的电阻变化元件写入的写入动作。在本实施方式的写入动作中，电流限制电路1101～110m及电流限制电路2101～210n分别具有第1电流值Icomp1、第2电流值Icomp2(>Icomp1)及第3电流值Icomp3(<Icomp1)，作为限制电流值。另外，第3电流值Icomp3被设定为图8中说明过的阈值以下的值，第2电流值Icomp2及第1电流值Icomp1被设定为比阈值大的值。此外，在进行写入动作的情况下，由控制信号CL1使截止晶体管121～12n成为截止状态，并且由控制信号CL2使截止晶体管201～20m成为截止状态。
(置位动作)
参照图10至图13对置位动作进行说明。在图10中表示电阻变化元件的置位动作时的电流－电压特性。如果将向电阻变化元件施加的电压增加，则在某个规定的电压下，流过电阻变化元件的电流急剧地变大。然后，即使使施加的电压减小，流过电阻变化元件的电流也被维持为较大的状态。
置位动作以对电阻变化元件211进行置位动作的情况为例进行说明。图11是表示对电阻变化元件211进行置位动作的第1方法中的施加电压及限制电流值的图。
首先，由控制电路300经由驱动器100及200选择连接在电阻变化元件211上的位线BL1及字线WL1。通过驱动器200，向所选择的位线BL1施加编程电压Vpgm，向非选择的位线BL2～BLn施加写入禁止电压Vinh。该写入禁止电压Vinh只要是编程电压Vpgm以下就可以，更优选的是比编程电压Vpgm小。此外，通过驱动器100，向所选择的字线WL1施加0V，向非选择的字线WL2～WLm施加写入禁止电压Vinh。此时，电流限制电路2101的经过的最大电流被限制为第1电流值Icomp1，其他的电流限制电路2102～210n的经过的最大电流被限制为第3电流值Icomp3。此外，电流限制电路1101的经过的最大电流被限制为第1电流值Icomp1，其他的电流限制电路1102～110m的经过的最大电流被限制为第3电流值Icomp3。
由此，所选择的电阻变化元件211在2个端子间被施加编程电压Vpgm，并且流过2个端子间的电流被限制为第1电流值Icomp1以下。此外，非选择的电阻变化元件2i1(i＝2，…，m)分别在2个端子间被施加电压Vpgm－Vinh，并且流过2个端子间的电流被限制为第3电流值Icomp3以下。非选择的电阻变化元件21j(j＝2，…，n)分别在2个端子间被施加电压Vinh，并且流过2个端子间的电流被限制为第3电流值Icomp3以下。非选择的电阻变化元件2ij(i＝2，…，m，j＝2，…，n)分别在2个端子间被施加0V，并且流过2个端子间的电流被限制为第3电流值Icomp3以下。如上述那样，第3电流值Icomp3被设定为在图8中说明过的阈值以下。
因而，所选择的电阻变化元件211被进行置位动作。但是，非选择的电阻变化元件没有被进行置位动作。即，能够防止非选择的电阻变化元件的误置位动作。另外，在图11所示的第1方法中，电流限制电路1101其最大电流被设定为第1电流值Icomp1，但也可以设定为第2电流值Icomp2。
接着，参照图12对置位动作的第2方法进行说明。图12是表示对电阻变化元件211进行置位动作的第2方法中的施加电压及限制电流值的图。该第2方法与在图11中说明的第1方法相比，使向位线BL1施加的电压为0V、使向字线WL1施加的电压为编程电压Vpgm这一点不同。除此以外与第1方法是同样的。另外，在图12所示的第2方法中，电流限制电路2101其最大电流被设定为第1电流值Icomp1，但也可以设定为第2电流值Icomp2。
以上说明的置位动作通过图13所示的次序进行。首先，将限制电流值设定为第1电流值Icomp1(S1)，将置位电压向所选择的电阻变化元件2施加(S2)。另外，此时如图11或图12所示，将流过没有被选择的电阻变化元件的最大电流设定为第3电流值Icomp3。此外，对于没有被选择的电阻变化元件施加写入禁止电压Vinh。
然后，将所选择的电阻变化元件2的电阻读出，将该读出的值与第1判定值(例如50kΩ左右)进行比较(S3)。假如在电阻变化元件2的电阻比第1判定值小的情况下，结束置位动作(S5)。另一方面，在电阻变化元件2的电阻比第1判定值大的情况下，再次施加置位电压。在此情况下，作为置位电压而使用比前次使用的电压大的电压，或以比前次的电压施加时间长的时间施加电压(S4)。由此，使得在电阻变化元件2上施加更大的压迫(stress)。然后，再次将电阻变化元件2的电阻读出，将该读出的值与第1判定值进行比较(S3)。重复该次序，直到电阻变化元件2的电阻值比第1判定值小。上述次序基于来自图1所示的控制电路300的指令而被进行。
(复位动作)
接着，参照图14及图15对复位动作进行说明。在图14中表示电阻变化元件的复位动作时的电流－电压特性。如果将向电阻变化元件施加的电压增加，则流过电阻变化元件的电流在稍稍增加后减小。然后，即使使施加的电压减小，流过电阻变化元件的电流也被维持为较低的状态。
在图15中表示所选择的电阻变化元件的复位动作的一具体次序。首先，将流过所选择的电阻变化元件的最大电流设定为第2电流值Icomp2以下(S11)，将复位电压向所选择的电阻变化元件施加(S12)。另外，此时与置位动作同样，将流过没有被选择的电阻变化元件的最大电流设定为第3电流值Icomp3。此外，对于没有被选择的电阻变化元件施加写入禁止电压Vinh。该写入禁止电压Vinh只要是复位电压以下即可，优选的是比复位电压小。然后，将电阻变化元件的电阻读出，将该读出的值与第2判定值(例如1MΩ左右)进行比较(S13)。假如在电阻变化元件的电阻是第2判定值以下的情况下，再次施加复位电压。在此情况下，作为复位电压而使用比前次使用的电压大的电压，或以比前次的电压施加时间长的时间施加电压(S14)。由此，使得在电阻变化元件上施加更大的压迫。然后，再次将电阻变化元件的电阻读出，将该读出的值与第2判定值进行比较。重复次序S13、S14、S12，直到电阻变化元件的电阻比第2判定值大。
另一方面，在电阻变化元件的电阻比第2判定值大的情况下，与第3判定值(例如1GΩ左右)进行比较(S15)。在电阻变化元件的电阻比第3判定值大的情况下，结束复位动作。在电阻变化元件的电阻为第3判定值以下的情况下，将限制电流值设定为第3电流值Icomp3，施加复位电压(S16、S17)。然后，将电阻变化元件的电阻读出，将该读出的值与第3判定值进行比较(S18)。假如在电阻变化元件的电阻是第3判定值以下的情况下，再次施加复位电压。在此情况下，作为复位电压而使用比前次使用的电压大的电压，或以比前次的电压施加时间长的时间施加电压(S19)。由此，使得在电阻变化元件上施加更大的压迫。然后，再次将电阻变化元件的电阻读出，将该读出的值与第3判定值进行比较。重复次序S18、S19、S17，直到电阻变化元件的电阻比第3判定值大。
另外，上述的次序基于来自图1所示的控制电路300的指令而被进行。
在上述的复位动作的次序中，在电阻变化元件的电阻是第3判定值以下的情况下，将限制电流值设定为第3电流值Icomp3，重复复位动作。因此，能够使复位动作的可靠性提高。
(读出动作)
接着，参照图1对本实施方式的半导体集成电路的读出动作进行说明。在进行读出动作的情况下，电流限制电路1101～110m及电流限制电路2101～210n被控制电路300设为截止状态。另一方面，截止晶体管121～12n及截止晶体管201～20m被控制电路300设为导通状态。在此状态下，如果向逆变器101～10n的输入端子分别输入输入信号IN1～INn，则从逆变器221～22m的输出端子输出输出信号OUT1～OUTm。另外，在本实施方式的半导体集成电路中，连接在相同的字线例如字线WL1上的n个电阻变化元件21j(j＝1，…，n)中的至少1个电阻变化元件处于低电阻状态，其余的电阻变化元件处于高电阻状态。如果在这样的状态下被输入输入信号IN1～INn，则输出与存储在存储单元1的电阻变化元件中的信息对应的输出信号OUT1～OUTm。
(比较例)
接着，在图16中表示比较例的半导体集成电路。该比较例的半导体集成电路具有在图1所示的本实施方式的半导体集成电路中将电流限制电路1101～110m及电流限制电路2101～210n删除的结构。
在图16中表示使该比较例的半导体集成电路中的电阻变化元件211进行置位动作的情况下的电压施加条件的一例。为了使电阻变化元件211进行置位动作，首先，对位线BL1施加0V，并对字线WL1施加编程电压Vpgm。此时，对位线BL2～BLn分别施加电压Vpgm/2，对字线WL2～WLm分别施加电压Vpgm/2。
由此，所选择的电阻变化元件211被置位，非选择的电阻变化元件能够防止编程干扰(即置位干扰或复位干扰)。但是，如在图3中说明的那样，在使用置位电压的偏差较大的电阻变化元件的情况下，有可能发生编程干扰。
相对于此，在本实施方式中，由于在置位动作时及复位动作时限制了流到字线及位线中的电流，所以能够抑制发生编程干扰。
如以上说明的那样，根据本实施方式，能够抑制发生编程干扰。
说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明和其等价的范围中。

Claims (9)

1.一种半导体集成电路，其中，
具备：
多个第1配线；
多个第2配线，与上述多个第1配线分别交叉；
多个电阻变化元件，设置在上述多个第1配线与上述多个第2配线的各个交叉区域中，各电阻变化元件具有连接在对应的上述第1配线上的第1电极、连接在对应的上述第2配线上的第2电极、和设在上述第1电极与上述第2电极之间的电阻变化层，上述第1电极与上述第2电极之间的电阻状态能够被从第1电阻状态、及电阻值比上述第1电阻状态大的第2电阻状态中的一方编程为另一方；
第1驱动器，驱动上述多个第1配线；
第2驱动器，驱动上述多个第2配线；
控制电路，控制上述第1驱动器及第2驱动器；
多个第1电流限制电路，与上述多个第1配线对应地设置，各第1电流限制电路基于来自上述控制电路的指令，将流到对应的上述第1配线中的最大电流限制为小于等于第1电流值、比上述第1电流值大的第2电流值、及比上述第1电流值小的第3电流值中的一个值；以及
多个第2电流限制电路，与上述多个第2配线对应地设置，各第2电流限制电路基于来自上述控制电路的指令，将流到对应的上述第2配线中的最大电流限制为小于等于上述第1电流值、上述第2电流值及上述第3电流值中的一个值，
上述控制电路控制上述第1驱动器及第2驱动器，通过从上述多个第1配线及第2配线中选择1个第1配线及1个第2配线，从上述多个电阻变化元件中选择与被选择的上述第1配线及第2配线对应的1个电阻变化元件，当将该被选择的电阻变化元件从上述第2电阻状态向上述第1电阻状态编程时，向上述多个第1电流限制电路发送指令，将流过被选择的上述第1配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第1配线的电流限制为小于等于上述第3电流值，并向上述多个第2电流限制电路发送指令，将流过被选择的上述第2配线的电流限制为小于等于上述第1电流值，将流过没有被选择的第2配线的电流限制为小于等于上述第3电流值。
2.如权利要求1所述的半导体集成电路，其中，
上述控制电路当将被选择的上述电阻变化元件从上述第2电阻状态向上述第1电阻状态编程时，还控制上述第1驱动器及第2驱动器，向被选择的上述电阻变化元件的上述第1电极与上述第2电极之间施加第1电压，对上述没有被选择的第1配线及上述没有被选择的第2配线分别施加小于等于上述第1电压的第2电压而进行第1写入。
3.如权利要求2所述的半导体集成电路，其中，
上述控制电路在进行上述第1写入后，测量被选择的上述电阻变化元件的电阻，在该测量出的第1值大于等于第1判定值的情况下，将比上述第1写入时的上述第1电压高的电压向被选择的上述电阻变化元件的上述第1电极与上述第2电极之间施加，或使上述第1电压的施加时间比上述写入时长而再次进行第1写入。
4.如权利要求1～3中任一项所述的半导体集成电路，其中，
上述控制电路当将被选择的上述电阻变化元件从上述第1电阻状态向上述第2电阻状态编程时，向上述多个第1电流限制电路及上述多个第2电流限制电路发送指令，进行限制以使流过被选择的上述第1配线及被选择的上述第2配线的电流小于等于上述第2电流值，对被选择的上述电阻变化元件的上述第1电极与上述第2电极之间施加第3电压，对上述没有被选择的第1配线及上述没有被选择的第2配线施加小于等于上述第3电压的第4电压而进行第2写入。
5.如权利要求4所述的半导体集成电路，其中，
上述控制电路在进行上述第2写入后，测量被选择的上述电阻变化元件的电阻，在该测量出的第2值小于等于第2判定值的情况下，将比上述第2写入时的上述第3电压高的电压向被选择的上述电阻变化元件的上述第1电极与上述第2电极之间施加，或使上述第3电压的施加时间比上述第2写入时长而再次进行第2写入。
6.如权利要求5所述的半导体集成电路，其中，
上述控制电路在测量出的上述第2值比上述第2判定值大的情况下，将测量出的上述第2值与比上述第2判定值大的第3判定值进行比较，在上述第2值比上述第3判定值大的情况下，结束上述第2写入。
7.如权利要求6所述的半导体集成电路，其中，
上述控制电路在上述第2值小于等于上述第3判定值的情况下，使流过被选择的上述电阻变化元件的电流小于等于上述第3电流值，向被选择的上述电阻变化元件的上述第1电极与上述第2电极之间施加上述第3电压，测量被选择的上述电阻变化元件的电阻，在该测量出的第3值比上述第3判定值大的情况下，结束上述第2写入。
8.如权利要求7所述的半导体集成电路，其中，
上述控制电路在进行上述第2写入后，在测量出的上述第2值小于等于上述第3判定值的情况下，将比上述第2写入时的上述第3电压高的电压向被选择的上述电阻变化元件的第1电极与上述第2电极之间施加，或使上述第3电压的施加时间比上述第2写入时长而再次进行第2写入。
9.如权利要求1所述的半导体集成电路，其中，
上述多个第1电流限制电路配置在上述多个第1配线与上述第1驱动器之间，上述多个第2电流限制电路配置在上述多个第2配线与上述第2驱动器之间。
CN201710795256.XA 2016-11-30 2017-09-06 半导体集成电路 Pending CN108122578A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-232910 2016-11-30
JP2016232910A JP2018092980A (ja) 2016-11-30 2016-11-30 半導体集積回路

Publications (1)

Publication Number Publication Date
CN108122578A true CN108122578A (zh) 2018-06-05

Family

ID=62190426

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710795256.XA Pending CN108122578A (zh) 2016-11-30 2017-09-06 半导体集成电路

Country Status (3)

Country Link
US (1) US10090049B2 (zh)
JP (1) JP2018092980A (zh)
CN (1) CN108122578A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019053803A (ja) 2017-09-14 2019-04-04 株式会社東芝 半導体集積回路
JP6961556B2 (ja) 2018-09-12 2021-11-05 株式会社東芝 半導体集積回路
KR102619667B1 (ko) * 2018-09-21 2023-12-29 삼성전자주식회사 저항성 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0899744A2 (en) * 1997-08-26 1999-03-03 Macronix International Co., Ltd. Apparatus and method for programming a memory device such as a virtual ground EPROM array cell
JP3505373B2 (ja) * 1997-11-14 2004-03-08 株式会社東芝 半導体記憶装置
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
CN101414806A (zh) * 2007-10-16 2009-04-22 株式会社瑞萨科技 Rf功率放大装置及控制rf功率放大器的电源电压的电源供给电路
CN102077292A (zh) * 2008-06-27 2011-05-25 桑迪士克3D公司 用于非易失性存储器的具有电流限制的反向设置
CN102119424A (zh) * 2009-04-15 2011-07-06 松下电器产业株式会社 电阻变化型非易失性存储装置
CN102884584A (zh) * 2011-05-11 2013-01-16 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置及其读取方法
CN103403807A (zh) * 2011-06-16 2013-11-20 株式会社东芝 包括可变电阻元件的非易失性半导体存储器设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
JP2011108327A (ja) * 2009-11-18 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5300796B2 (ja) 2010-07-13 2013-09-25 株式会社東芝 抵抗変化型メモリ
US9105332B2 (en) * 2012-03-15 2015-08-11 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device
TWI584283B (zh) 2014-07-16 2017-05-21 東芝股份有限公司 非揮發性記憶裝置及其控制方法
JP2016062627A (ja) 2014-09-17 2016-04-25 株式会社東芝 半導体集積回路
JP2016129318A (ja) 2015-01-09 2016-07-14 株式会社東芝 ルックアップテーブル回路および不揮発性記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0899744A2 (en) * 1997-08-26 1999-03-03 Macronix International Co., Ltd. Apparatus and method for programming a memory device such as a virtual ground EPROM array cell
JP3505373B2 (ja) * 1997-11-14 2004-03-08 株式会社東芝 半導体記憶装置
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
CN101414806A (zh) * 2007-10-16 2009-04-22 株式会社瑞萨科技 Rf功率放大装置及控制rf功率放大器的电源电压的电源供给电路
CN102077292A (zh) * 2008-06-27 2011-05-25 桑迪士克3D公司 用于非易失性存储器的具有电流限制的反向设置
CN102119424A (zh) * 2009-04-15 2011-07-06 松下电器产业株式会社 电阻变化型非易失性存储装置
CN102884584A (zh) * 2011-05-11 2013-01-16 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置及其读取方法
CN103403807A (zh) * 2011-06-16 2013-11-20 株式会社东芝 包括可变电阻元件的非易失性半导体存储器设备

Also Published As

Publication number Publication date
US10090049B2 (en) 2018-10-02
US20180151225A1 (en) 2018-05-31
JP2018092980A (ja) 2018-06-14

Similar Documents

Publication Publication Date Title
US8331130B2 (en) Semiconductor integrated circuit
US10388375B2 (en) Fast read speed memory device
CN1897160B (zh) 包含存储单元与限流器的半导体元件
US9293196B2 (en) Memory cells, memory systems, and memory programming methods
US9514839B2 (en) Nonvolatile memory, nonvolatile programmable logic switch including nonvolatile memory, and nonvolatile programmable logic circuit
US10910050B2 (en) ReRAM memory cell having dual word line control
US9601190B2 (en) Semiconductor integrated circuit
US20070109852A1 (en) One time programming memory cell using MOS device
CN108122578A (zh) 半导体集成电路
CN103943624A (zh) 存储元件、半导体器件和写入方法
US9601196B2 (en) Resistive change memory including current limitation circuit
JP5108672B2 (ja) 不揮発性メモリセル、不揮発性半導体記憶装置及びその駆動方法
US9887003B2 (en) Semiconductor storage device
CN109074835B (zh) 半导体存储器件、驱动方法和电子设备
US9786382B1 (en) Semiconductor device and memory element
JP2015211326A (ja) プログラマブル論理回路および不揮発性ｆｐｇａ
JP2014063549A (ja) 半導体記憶装置
JP2013254539A (ja) 半導体記憶装置
US9276581B2 (en) Nonvolatile programmable logic switch
US10424377B2 (en) Semiconductor integrated circuit having programmable logic device and resistive change elements
US10127980B2 (en) Integrated circuit including memory, and write method
US20150263072A1 (en) Programmable logic device
CN114464626A (zh) 半导体器件
CN117636959A (zh) 驱动电路、存储器装置及其操作方法
JPWO2019159844A1 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180605

WD01 Invention patent application deemed withdrawn after publication