CN109074835B - 半导体存储器件、驱动方法和电子设备 - Google Patents

半导体存储器件、驱动方法和电子设备 Download PDF

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Abstract

本公开涉及：能够抑制布局面积，并且提高可靠性的半导体存储器件；驱动方法；和电子设备。所述半导体存储器件具备：至少一个选择晶体管；可变电阻元件，其中一个端部连接到位线，另一个端部连接到选择晶体管的漏极端子，并且当预定值或更大的电流流动时，电阻值变化；和写入控制单元，所述写入控制单元连接到在所述选择晶体管和可变电阻元件之间的连接点，并控制在把数据写入可变电阻元件之际，流向可变电阻元件的电流。本技术可适用于例如具备由磁隧道结构成的存储元件的非易失性存储器。

Description

半导体存储器件、驱动方法和电子设备
技术领域
本公开涉及半导体存储器件、驱动方法和电子设备，尤其涉及能够抑制布局面积和提高可靠性的半导体存储器件、驱动方法和电子设备。
背景技术
过去，在能够在未被供给电力的情况下保存数据的非易失性存储器中，开发了用于保存数据的各种方法。例如，在利用其中借助自旋转移力矩，反转磁化的自旋注入写入方法的自旋转移力矩-磁随机存取存储器(STT-MRAM)中，按照磁性材料的磁化方向，保存数据。于是，利用STT-MRAM作为存储元件的非易失性存储器可高速重写数据，并且次数几乎无限地重写数据，以致期待发展成代码存储装置、工作存储器等。
STT-MRAM的存储元件由其中在磁化被固定的磁性层(下面称为固定层)和磁化未被固定的磁性层(下面称为存储层)之间，堆叠隧道绝缘层的磁隧道结(MTJ)构成。在STT-MRAM的存储元件中，通过利用其中磁隧道结的电阻取决于固定层的磁化方向和存储层的磁化方向而变化的所谓隧道磁阻效应，读取数据“0”或“1”。
例如，当数据被写入STT-MRAM的存储元件时，允许特定的或者更大的电流流经磁隧道结，取决于写入电流的方向，固定层和存储层的磁化方向从平行状态变成反平行状态，或者从反平行状态变成平行状态。此时，当把固定层和存储层的磁化方向从平行状态变成反平行状态时，所需的写入电流较大。
另外，包括为把数据保持在存储元件中所必需的电路构成的存储器单元按照惯例包括选择晶体管和存储元件(1比特MTJ)(参见下面说明的图2)。例如，存储元件的一端连接到位线，另一端连接到选择晶体管的漏极，选择晶体管的源极端子连接到源极线。然后，选择晶体管被接通，以控制源极线或位线的电压，写入电流的方向被改变，以致在存储元件中重写数据。
顺便提及，当在存储器单元中写入数据时，可能出现其中归因于电源电压在规定范围内的波动、选择晶体管的特性的变动、存储元件的由加工尺寸变动引起的电阻值的变化等，向存储元件施加等于或大于阈值的电流的存储器单元。这种情况下，施加于存储元件的电压可能变得大于元件击穿电压，从而如果施加这样的电压，那么存储元件可能被破坏，以致存在可靠性降低的担心。
于是，例如，专利文献1提出一种检测施加于存储器单元的两端的电压，并把检测结果反馈给待施加于存储器单元的选择晶体管的字线的电压的技术。结果，能够控制写入电流,抑制存储元件的击穿，并相对于写入时的电流不足，进行适当的电流控制。
引文列表
专利文献
专利文献1：日本专利申请公开No.2011-138598
发明内容
本发明要解决的问题
然而，在专利文献1中公开的技术中，需要电压检测电路和写入电流控制电路，并且必需精细地调整施加于字线的电压，以便进行精细的电流控制，以致电路的布局面积变大。
鉴于这种情况，实现了本公开，本公开的一个目的是抑制布局面积和提高可靠性。
问题的解决方案
按照本公开的一个方面的半导体存储器件具备至少一个或多个选择晶体管、电阻变化元件和写入控制单元，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件之际，流经电阻变化元件的电流。
按照本公开的一个方面的驱动方法是一种半导体存储器件的驱动方法，所述半导体存储器件具备至少一个或多个选择晶体管、电阻变化元件和写入控制单元，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件之际，流经电阻变化元件的电流，所述驱动方法包括在数据被写入电阻变化元件之际，使连接到除数据将被写入的预定电阻变化元件外的电阻元件的位线的电位为浮动电位。
按照本公开的一个方面的电子设备具备半导体存储器件，所述半导体存储器件包括至少一个或多个选择晶体管、电阻变化元件和写入控制单元，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件之际，流经电阻变化元件的电流。
按照本公开的一个方面，提供至少一个或多个选择晶体管、一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化的电阻变化元件，和连接到在所述选择晶体管和电阻变化元件之间的连接点的写入控制单元，利用所述写入控制单元，控制在数据被写入电阻变化元件之际，流经电阻变化元件的电流。
发明的效果
按照本公开的一个方面，可以抑制布局面积，并且可以提高可靠性。
附图说明
图1是图解说明本技术适用于的存储器单元的第一实施例的构成例子的电路图。
图2是图解说明常规技术的存储器单元的构成例子的电路图。
图3是图解说明流经存储元件的电流的变化的视图。
图4是图解说明本技术适用于的存储器单元的第二实施例的构成例子的电路图。
图5是图解说明流经存储元件的电流的变化的视图。
图6是图解说明存储器阵列的构成例子的电路图。
图7是图解说明存储器单元的平面布局的视图。
图8是图解说明存储器单元的截面结构的视图。
图9是图解说明存储器阵列处于备用状态时的施加电压的例子的视图。
图10是图解说明数据被写入存储元件时的施加电压的例子的视图。
图11是图解说明本技术适用于的电子设备的一个实施例的构成例子的方框图。
具体实施方式
下面参考附图，详细说明本技术适用于的具体实施例。
图1是图解说明本技术适用于的存储器单元的第一实施例的构成例子的电路图。
如图1中图解所示，存储器单元11具备一个存储元件21、一个选择晶体管22和一个写入控制晶体管23。
存储元件21是包括通过堆叠固定层31、隧道绝缘膜32和存储层33而获得的磁隧道结的电阻变化元件，其电阻值因被允许流过其的预定值或更大的电流而变化。在图1中图解所示的构成例子中，存储元件21的在存储层33侧的端子连接到位线BL，而存储元件21的在固定层31侧的端子连接到选择晶体管22的漏极端子。在存储元件21中，固定层31的磁化被固定在特定方向上，而在存储层33中，磁化未被固定，并且具有绝缘性的隧道绝缘膜32被设置在固定层31和存储层33之间，以致形成隧道结。于是，在存储元件21中，通过利用其中磁隧道结的电阻取决于固定层31的磁化方向和存储层33的磁化方向而变化的所谓隧道磁阻效应，可读取数据“0”或“1”。
选择晶体管22是P型金属氧化物半导体(MOS)场效应晶体管(FET)。选择晶体管22的源极端子连接到源极线SL，选择晶体管22的漏极端子连接到存储元件21，而选择晶体管22的栅电极连接到字线WL。
写入控制晶体管23是N型MOS FET，控制在数据被写入存储元件21之际流经存储元件21的电流。同时，只要选择晶体管22和写入控制晶体管23具有不同的极性，P型和N型就可逆转。栅极端子短路到写入控制晶体管23的源极端子和漏极端子中的一个，并且所述一个端子连接到存储元件21和选择晶体管22的连接点。另外，在写入控制晶体管23的源极端子和漏极端子之中，未被短路到栅极端子的另一个端子连接到写入控制配线WSL。
按照这种方式构成存储器单元11，在数据写入之时，利用当通过固定层31的自旋极化电子进入存储层33时，向磁性层的转矩的施加。于是，通过允许一定阈值或更大的电流流经存储元件21，存储层33中的磁化的方向被反转，以致数据被写入。即，在存储器单元11中的写入之际，通过改变被允许流经存储元件21的电流的极性，选择“0”或“1”。
另外，就用于反转存储层33的磁化的阈值电流来说，在把固定层31和存储层33的磁化方向从平衡状态变成非平衡状态时，所需的写入电流变大。另外，由于该阈值电流与存储元件21的体积成比例地减小，因此按比例缩放变得可能。
另外，存储器单元11是通过向常规结构的存储器单元加入写入控制晶体管23获得的，以致能够在数据写入之时，避免特定或者更大的电流流经存储元件21。结果，在存储器单元11中，能够防止以致使存储元件21被破坏的过大电流流动，从而可以提高可靠性。
这里，图2图解说明常规技术的存储器单元11A的构成例子。
如图2中图解所示，存储器单元11A具备一个存储元件21和一个选择晶体管22。和图1的存储元件21的情况一样，堆叠固定层31、隧道绝缘膜32和存储层33，以形成存储元件21，并且和图1的选择晶体管22的情况一样，选择晶体管22是P型MOS FET。
从而，如图2中图解所示，存储器单元11A具有通过从图1的存储器单元11中除去写入控制晶体管23而获得的构成。即，存储器单元11A是以致存储元件21的在存储层33侧的端子连接到位线BL，而存储元件21的在固定层31侧的端子连接到选择晶体管22的漏极端子地构成的。另外，选择晶体管22的源极端子连接到源极线SL，选择晶体管22的栅电极连接到字线WL。
参见图3，说明流经本技术适用于的存储器单元11和常规技术的存储器单元11A中的存储元件21的电流的变化。
图3图解说明在图1中图解所示的存储器单元11和图2中图解所示的存储器单元11A的存储元件21中，当允许电流从固定层31流到存储层33时的电路模拟的结果。图3中，横坐标表示源极线SL的电位[V]，纵坐标表示流经存储元件21的电流[A]。
例如，在以下条件下进行电路模拟。字线WL、位线BL和写入控制配线WSL的电位被设定为0V，并使源极线SL的电位从0V变成电源电压VDD。另外，选择晶体管22的基极偏压被设定为电源电压VDD，写入控制晶体管23的基板偏压被设定为0V，并且温度被设定为25℃。
如图3中图解所示，随着源极线SL的电位增大，流经存储器单元11和存储器单元11A的存储元件21的电流增大。然后，尽管在存储器单元11A中，流经存储元件21的电流的增长梯度大体恒定，但在存储器单元11中，流经存储元件21的电流的增长梯度逐渐变化。即，在存储器单元11中，当特定或者更大的电流流经存储元件21时，写入控制晶体管23被接通，从而电流流经写入控制配线WSL。结果，与存储器单元11A相比，在存储器单元11中，即使源极线SL的电位增大，也避免过大的电流流经存储元件21，例如，大大超过规定的电流值Ibd的电流流经存储元件21。
于是，在存储器单元11中，利用通过加入写入控制晶体管23而获得的构成，能够抑制由于电源电压的变动、选择晶体管22的特性的变动等，或者存储元件21的电阻值的变动，过大的电流流经存储元件21。结果，在存储器单元11中，能够防止存储元件21的元件击穿的发生，从而与常规情况相比，提高可靠性。
下面，图4是图解说明本技术适用于的存储器单元的第二实施例的构成例子的电路图。同时，在图4中图解所示的存储器单元11B中，与图1的存储器单元11共有的构成被赋予相同的附图标记，并且不再重复其详细说明。
即，如图4中图解所示，存储器单元11B与图1的存储器单元11的构成的相同之处在于包括存储元件21、选择晶体管22和写入控制晶体管23。另一方面，存储器单元11B与图1的存储器单元11的构成的不同之处在于包括读取控制晶体管24。
和写入控制晶体管23一样，读取控制晶体管24是N型MOS FET。栅极端子短路到读取控制晶体管24的源极端子和漏极端子中的一个，并且所述一个端子和未被短路到写入控制晶体管23的栅极端子的端子一起被连接到写入控制配线WSL。另外，在读取控制晶体管24的源极端子和漏极端子之中，未被短路到栅极端子的另一个端子连接到读取控制配线RSL。
和图1中的存储器单元11的情况一样，如上所述构成的存储器单元11B可提高可靠性。此外，在存储器单元11B中，与常规情况相比，可以防止错误写入的发生。
参见图5，说明流经本技术适用于的存储器单元11B和常规技术中的存储器单元11A(图2)中的存储元件21的电流的变化。
图5图解说明在图4中图解所示的存储器单元11B和图2中图解所示的存储器单元11A的存储元件21中，当允许电流从存储元件21的存储层33流向固定层31，以读取存储元件21的电阻值时的电路模拟的结果。图5中，横坐标表示位线BL的电位[V]，纵坐标表示流经存储元件21的电流[A]。另外，图5图解说明用于在读取时，防止错误写入的电流量Ird。
例如，在以下条件下进行电路模拟。存储器单元11A的字线WL的电位被设定为0V，存储器单元11B的字线WL的电位被设定为电源电压VDD，并使位线BL的电位从0V变成电源电压VDD。另外，写入控制配线WSL的电位被设定为0V，写入控制配线WSL的电位被设定为浮动电位，并且读取控制配线RSL的电位被设定为0V。另外，选择晶体管22的基极偏压被设定为电源电压VDD，写入控制晶体管23的基板偏压被设定为0V，并且温度被设定为25℃。
如图5中图解所示，随着位线BL的电位增大，流经存储器单元11和存储器单元11A的存储元件21的电流增大。图中例示了与存储器单元11A相比，在存储器单元11B中，相对于位线BL的电位，流经存储元件21的电流减小。
即，在存储器单元11B中，利用通过加入读取控制晶体管24而获得的构成，归因于读取控制晶体管24的源极跟随器效应，晶体管电阻增大。结果，即使向存储器单元11B施加过大的读取电压，存储器单元11B也可抑制流经存储元件21的电流，以致可防止错误写入的发生。另外，在存储器单元11B中，由于串联电阻因源极跟随器而增大，因此读取时的电压可被设定为电源电压VDD。
下面，图6图解说明其中图4中的存储器单元11B被排列成阵列的存储器阵列的构成例子。
在图6中图解所示的存储器阵列51的构成例子中，18个存储器单元11B被排列成阵列，以致沿第一方向排列6个存储器单元11B，沿第二方向排列3个存储器单元11B。另外，对于沿第二方向排列的多个存储器单元11B的每一行，写入控制晶体管23和读取控制晶体管24被共用。
例如，存储器阵列51包括沿第一方向延伸的外围电路单元51，和沿第一方向延伸，并沿第二方向并排排列的多个列单元53(在图6的例子中，3个列单元53a-53c)。
外围电路单元52被布置在存储器阵列51的端部(在图6的例子中，左端部)中，其中沿第一方向重复地布置形成存储器单元11B的写入控制晶体管23和读取控制晶体管24。在图6中图解所示的构成例子中，在外围电路单元52中，沿第一方向重复地布置6个写入控制晶体管23-0～23-5，和6个读取控制晶体管24-0～24-5。
于是，写入控制晶体管23-0和读取控制晶体管24-0由存储器单元11Ba-0和11Bc-0共用。另外，写入控制晶体管23-1和读取控制晶体管24-1由存储器单元11Ba-1和11Bc-1共用。下面，类似地，写入控制晶体管23-5和读取控制晶体管24-5由存储器单元11Ba-5和11Bc-5共用。
在各个写入控制晶体管23-0～23-5中，栅极端子被短路到源极端子和漏极端子之一，未被短路到栅极端子的另一个端子与写入控制晶体管23的写入控制配线WSL和读取控制晶体管24连接。
在各个读取控制晶体管24-0～24-5中，栅极端子被短路到源极端子和漏极端子之一，未被短路到栅极端子的另一个端子和读取控制电路24一起连接到读取控制配线RSL。
沿第一方向重复地布置形成存储器单元11B的存储元件21和选择晶体管22，以形成列单元53。在图6中图解所示的构成例子中，在列单元53中，沿第一方向重复地布置6个写入存储元件21-0～21-5，和6个选择晶体管22-0～22-5。
例如，在列单元53a中，沿第一方向重复地布置存储元件21a-0～21a-5，和选择晶体管22a-0～22a-6。类似地，在列单元53b中，沿第一方向重复地布置存储元件21b-0～21b-5，和选择晶体管22b-0～22b-6，在列单元53c中，沿第一方向重复地布置存储元件21c-0～21c-5，和选择晶体管22c-0～22c-6。
另外，字线WL0～WL5被布置成沿第二方向延伸。字线WL0连接到第一行的选择晶体管22a-0～22c-0的栅电极，字线WL1连接到第二行的选择晶体管22a-1～22c-1的栅电极。下面，类似地，字线WL2～WL5分别连接到对应行的选择晶体管22。
另外，在存储器阵列51中，和字线WL0～WL5的情况一样，连接外围电路单元52和列单元53a～53c的连接配线LWP0～LWP5沿第二方向延伸。连接配线LWP0连接第一行中的写入控制晶体管23-0和选择晶体管22a-0～22c-0，连接配线LWP1连接第二行中的写入控制晶体管23-1和选择晶体管22a-1～22c-1。下面，类似地，连接配线LWP2～LWP5分别连接对应行的控制晶体管23和选择晶体管22。
按照这种方式构成存储器阵列51，对于一个字线WL，设置一对的写入控制晶体管23和读取控制晶体管24，并布置在存储器阵列51的外围部分中。然后，通过每一行的存储元件21和选择晶体管22共用所述写入控制晶体管23和读取控制晶体管24，可防止存储器阵列51的面积增大，从而可抑制布局面积。
同时，尽管在图6中，图解说明了其中图4的存储器单元11B被排列成阵列的存储器阵列51，不过在其中图1的存储器单元11被排列成阵列的存储器阵列中，也可获得类似的效果。在其中存储器单元11被排列成阵列的存储器阵列中，写入控制晶体管23由布置在特定行中的多个选择晶体管22和存储元件21共用。
下面参考图7和8，说明存储器单元11B的结构。
图7图解说明图6中，布置在由两点划线围绕的区域中的存储器单元11Ba-2和11Ba-3的平面布局。图8的A图解说明沿图7中例示的虚线A-A'的截面结构，图8的B图解说明沿图7中例示的虚线B-B'的截面结构。
如图7中图解所示，在平面图中可看出，位线BL0和源极线SL0被设置成沿第一方向延伸，字线WL2和WL3被设置成沿与第一方向正交的第二方向延伸。随后，沿第一方向和第二方向，每隔一定间隔形成充当元件区域(有源区域)的扩散层61。
选择晶体管22a-2被设置在字线WL2通过扩散层61的位置，选择晶体管22a-3被设置在字线WL3通过扩散层61的位置。如图所示，存储器单元11Ba-2和存储器单元11Ba-3彼此相邻，并且源极端子由存储器单元11Ba-2的选择晶体管22a-2和存储器单元11Ba-3的选择晶体管22a-3共用。然后，源极端子经触点62和通孔63，连接到源极线SL0。
存储元件21a-3被布置在连接配线LWP3与位线BL0相交的位置，以连接配线LWP3作为下电极，位线BL0作为上电极，把连接配线LWP3连接到位线BL0。存储元件21a-3经连接到连接配线LWP3的触点64，连接到选择晶体管22a-3的漏极端子。
另外，布置成与字线WL平行以连接多个存储器单元11B的连接配线LWP被连接到布置在外围电路单元52中的写入控制晶体管23。
如图8中图解所示，存储器单元11Ba-2和11Ba-3是在通过在基板层71上堆叠配线层72而获得的基板上形成的。
充当元件区域(有源区域)的扩散层61是在形成基板层71的P型半导体基板73内的表面区域之中，未设置元件隔离区域74的区域中形成的。另外，在配线层72中，在由层间绝缘膜75绝缘的状态下，布置多层配线。
如在图8的A中图解所示，在扩散层61中，在上层形成漏极区D，在下层形成N型阱NW。直接在漏极区D之上形成的触点64-1连接漏极区D和上层配线M1，并且形成插头触点64-1，以便将上层配线M1连接到连接配线LWP3。连接构成是这样的，以致连接配线LWP3充当存储元件21a-3的下电极，而位线BL0充当存储元件21a-3的下电极，从而存储元件21a-3连接在位线BL0和选择晶体管22a-3的漏极区D之间。
另外，连接到选择晶体管22a-3的源极线SL0是恒定间隔地布置的，以便平行于位线BL0。另外，充当下电极的连接配线LWP3是恒定间隔地布置的，以便平行于字线WL，并且如参考图6图解所示，连接到布置在外围电路单元52中的写入控制晶体管23。
如在图8的B中图解所示，在扩散层61中，把字线WL2置于其间地形成选择晶体管22a-2的源极区S和漏极区D，并且把字线WL3置于其间地形成选择晶体管22a-3的源极区S和漏极区D。此时，如上所述，源极区S由选择晶体管22a-2和选择晶体管22a-3共用。另外，直接在字线WL2之下形成栅极氧化膜76，直接在字线WL3之下形成栅极氧化膜77，然后在它们之下形成N型阱NW。
由选择晶体管22a-2和22a-3共用的源极区S经触点62，连接到上层配线M1，并且如图7中图解所示，经通孔63连接到源极线SL0。选择晶体管22a-3的漏极区D经触点64-1，连接到上层配线M1，而上层配线M1经插头触点64-2，连接到连接配线LWP3。连接配线LWP3充当存储元件21a-3的下电极，并且存储元件21a-3连接到充当上电极的位线BL0。
存储器阵列51是参考图6-8所述地构成的，充当存储元件21的下电极的连接配线LWP连接到布置在外围电路单元52中的写入控制晶体管23和读取控制晶体管24，以致能够抑制过大的电流流经存储元件21。
下面参考图9和10，说明对于存储器阵列51的存储元件21的存取操作。同时，这里只说明写入操作。
图9图解说明在其中等待存储器阵列51中的写入的备用状态下的施加电压。如图9中图解所示，在备用状态下，向字线WL、位线BL、源极线SL、写入控制配线WSL和读取控制配线RSL全部，施加低电平(L)电压。
图10图解说明数据“1”被写入存储元件21a-3时的操作例子。为了把数据“1”写入存储元件21a-3中，必须使电流从源极线SL0流到位线BL0。
于是，如图10中图解所示，向源极线SL0施加比低电平(L)高的高电平(H)电压。随后，使位线BL0维持在低电平(L)，并把位线BL1和BL2的电位设定为浮动电位(F)。即，在存储器阵列51中，使连接到除其中将被写入数据的存储元件21a-3外的存储元件21的位线BL的电位为浮动电位。另一方面，向字线WL3施加高电平(H)，并使其他字线WL0、WL1、WL2、WL3和WL5维持在低电平(L)。
此时，向写入控制配线WSL3施加低电平(L)，并把读取控制配线RSL3的电位设定为浮动电位(F)。另外，使其他的写入控制配线WSL0、WSL1、WSL2、WSL4和WSL5，以及读取控制配线RSL0、RSL1、RSL2、RSL4和RSL05维持在低电平(L)。
通过设定这样的电压，电流沿图10中图解所示的箭头R1的方向，只流经存储元件21a-3，并且存储元件21a-3的电阻值变成高电阻状态，以致数据“1”可被写入存储元件21a-3中。另外在此时，在足以破坏存储元件21a-3的过电流流动的情况下，写入控制晶体管23-3被接通，从而特定或者更大的电流被释放到写入控制配线WSL3，以致能够防止存储元件21a-3的元件击穿。
如上所述，按照本技术适用于的存储器单元11，通过把过大的写入电流释放到写入控制晶体管23，能够抑制错误写入，和扩大存储元件击穿余量。另外，在通过把读取控制晶体管24加入写入控制晶体管23而获得的存储器单元11B中，可以容易地控制读取时的位线BL和源极线SL的电源电压。结果，在存储器单元11B中，由于内部电源不是必需的，可以使用外部电源，因此可以减小存储器宏观尺寸。
此外，在存储器阵列51中，写入控制晶体管23和读取控制晶体管24可被布置在存储器单元阵列外的外围电路单元52中。此外，在存储器阵列51中，对于每个字线WL，写入控制晶体管23和读取控制晶体管24可被共用。于是，能够防止存储器单元的面积的增大。
此外，在存储器单元11和11B中，能够防止过大的电流被施加于存储元件21，以致能够提高存储器单元的耐用(重写)次数。
同时，在本实施例中，说明了其中存储器单元11和11B具备一个选择晶体管22的构成例子；然而，例如，也可采用其中设置两个或更多个选择晶体管22的构成。另外，存储元件21不限于如上所述的STT-MRAM，相反例如可以是诸如电阻式随机存取存储器(ReRAM)之类的电阻变化元件。
另外，利用如上所述的存储器单元11和11B的非易失性存储器可适用于各种电子设备。
图11是图解说明具备本技术适用于的非易失性存储器的电子设备的构成例子的方框图。
在电子设备101中，中央处理器(CPU)102、只读存储器(ROM)103、随机存取存储器(RAM)104和非易失性存储器105通过总线106相互连接。此外，输入/输出接口107连接到总线106，并且输入/输出接口107连接到外部。在按照上述方式构成的电子设备101中，例如，CPU 102通过总线106，把保存在ROM 103和非易失性存储器105中的程序加载到RAM 104上，以便执行，以致可以执行各种处理。
通过利用上述存储器单元11作为电子设备101的非易失性存储器105，例如，可以使电子设备101比常规的电子设备小，并可提高其可靠性。
(1)一种半导体存储器件，具备：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化；和
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件之际，流经电阻变化元件的电流。
(2)按照上述(1)所述的半导体存储器件，
其中所述写入控制单元是其栅极端子被短路到源极端子和漏极端子中的一个，并且所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线的晶体管。
(3)按照上述(2)所述的半导体存储器件，
其中选择晶体管和写入控制晶体管具有彼此不同的极性。
(4)按照上述(1)-(3)任意之一所述的半导体存储器件，还具备：
读取控制单元，所述读取控制单元经写入控制单元，连接到电阻变化元件，控制在从电阻变化元件读取数据时，流经电阻变化元件的电流。
(5)按照上述(4)所述的半导体存储器件，
其中所述写入控制单元是其栅极端子被短路到源极端子和漏极端子中的一个，并且所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线的晶体管，和
所述读取控制单元是其栅极端子被短路到源极端子和漏极端子中的一个，并且所述一个端子连接到写入控制晶体管和写入控制配线之间的连接点，而另一个端子连接到读取控制配线的读取控制晶体管。
(6)按照上述(5)所述的半导体存储器件，
其中选择晶体管和读取控制晶体管具有彼此不同的极性。
(7)按照上述(1)-(6)任意之一所述的半导体存储器件，
其中所述电阻变化元件具有堆叠结构，在所述堆叠结构中，在其中磁化被固定在特定方向上的固定层和其中磁化未被固定的存储层之间，设置有具有绝缘性的隧道绝缘膜。
(8)按照上述(1)-(7)任意之一所述的半导体存储器件，
其中所述写入控制单元由在其中都包含选择晶体管、电阻变化元件和写入控制单元的存储器单元被排列成阵列的存储器阵列中，布置在特定行中的多个选择晶体管和电阻变化元件共用。
(9)按照上述(4)-(7)任意之一所述的半导体存储器件，
其中所述写入控制单元和读取控制单元由在其中都包含选择晶体管、电阻变化元件、写入控制单元和读取控制单元的存储器单元被排列成阵列的存储器阵列中，布置在特定行中的多个选择晶体管和电阻变化元件共用。
(10)按照上述(1)-(9)任意之一所述的半导体存储器件，
其中当数据被写入电阻变化元件时，连接到除其中将被写入数据的预定电阻变化元件外的电阻元件的位线的电位被设定为浮动电位。
(11)一种半导体存储器件的驱动方法，所述半导体存储器件具备：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化；和
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件时，流经电阻变化元件的电流，
所述驱动方法包括：
在数据被写入电阻变化元件时，使连接到除数据将被写入的预定电阻变化元件外的电阻元件的位线的电位为浮动电位。
(12)一种电子设备，具备：
半导体存储器件，所述半导体存储器件包括：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，其电阻值因被允许流过的预定值或者更大的电流而变化；和
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件时流经电阻变化元件的电流。
同时，本实施例不限于上述实施例，可以进行各种变更，而不脱离本公开的要旨。
附图标记列表
11 存储器单元
21 存储元件
22 选择晶体管
23 写入控制晶体管
24 读取控制晶体管
31 固定层
32 隧道绝缘膜
33 存储层
51 存储器阵列
52 外围电路单元
53 列单元
61 扩散层
62 触点
63 通孔
64 触点
71 基板层
72 配线层
73 P型半导体基板
74 元件隔离区域
75 层间绝缘膜
76,77 栅极氧化膜

Claims (10)

1.一种半导体存储器件，包括：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，所述电阻变化元件的电阻值因被允许流过的预定值或者更大的电流而变化；以及
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件时流经电阻变化元件的电流，
其中所述写入控制单元是写入控制晶体管，所述写入控制晶体管的栅极端子被短路到源极端子和漏极端子中的一个端子，并且所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线，
其中选择晶体管和写入控制晶体管具有彼此不同的极性。
2.按照权利要求1所述的半导体存储器件，还包括：
读取控制单元，所述读取控制单元经由写入控制单元连接到电阻变化元件，并控制在从电阻变化元件读取数据时流经电阻变化元件的电流。
3.按照权利要求2所述的半导体存储器件，
其中所述写入控制单元是写入控制晶体管，所述写入控制晶体管的栅极端子被短路到源极端子和漏极端子中的一个端子，所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线，以及
所述读取控制单元是读取控制晶体管，所述读取控制晶体管的栅极端子被短路到源极端子和漏极端子中的一个端子，所述一个端子连接到写入控制晶体管和写入控制配线之间的连接点，而另一个端子连接到读取控制配线。
4.按照权利要求3所述的半导体存储器件，
其中选择晶体管和读取控制晶体管具有彼此不同的极性。
5.按照权利要求1所述的半导体存储器件，
其中所述电阻变化元件具有堆叠结构，在所述堆叠结构中，在磁化被固定在特定方向上的固定层和磁化未被固定的存储层之间，设置有具有绝缘性的隧道绝缘膜。
6.按照权利要求1所述的半导体存储器件，
其中所述写入控制单元由在存储器阵列中布置在特定行中的多个选择晶体管和电阻变化元件共用，在所述存储器阵列中，都包含选择晶体管、电阻变化元件以及写入控制单元的存储器单元被排列成阵列。
7.按照权利要求2所述的半导体存储器件，
其中所述写入控制单元和读取控制单元由在存储器阵列中布置在特定行中的多个选择晶体管和电阻变化元件共用，在所述存储器阵列中，都包含选择晶体管、电阻变化元件、写入控制单元以及读取控制单元的存储器单元被排列成阵列。
8.按照权利要求1所述的半导体存储器件，
其中当数据被写入电阻变化元件时，连接到除将被写入数据的预定电阻变化元件外的电阻元件的位线的电位被设定为浮动电位。
9.一种半导体存储器件的驱动方法，所述半导体存储器件具备：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，所述电阻变化元件的电阻值因被允许流过的预定值或者更大的电流而变化；以及
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件时流经电阻变化元件的电流，
所述驱动方法包括：
在数据被写入电阻变化元件时，使连接到除数据将被写入的预定电阻变化元件外的电阻元件的位线的电位为浮动电位，
其中所述写入控制单元是写入控制晶体管，所述写入控制晶体管的栅极端子被短路到源极端子和漏极端子中的一个端子，并且所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线，
其中选择晶体管和写入控制晶体管具有彼此不同的极性。
10.一种电子设备，包括：
半导体存储器件，所述半导体存储器件包括：
至少一个或多个选择晶体管；
电阻变化元件，所述电阻变化元件一端连接到位线，另一端连接到选择晶体管的漏极端子，所述电阻变化元件的电阻值因被允许流过的预定值或者更大的电流而变化；以及
写入控制单元，所述写入控制单元连接到在所述选择晶体管和电阻变化元件之间的连接点，并控制在数据被写入电阻变化元件时流经电阻变化元件的电流，
其中所述写入控制单元是写入控制晶体管，所述写入控制晶体管的栅极端子被短路到源极端子和漏极端子中的一个端子，并且所述一个端子连接到选择晶体管和电阻变化元件之间的连接点，而另一个端子连接到写入控制配线，
其中选择晶体管和写入控制晶体管具有彼此不同的极性。
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