CN106981300B - 一次编程存储器胞与存储器阵列以及相关随机码产生方法 - Google Patents

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Abstract

一次编程存储器胞与存储器阵列以及相关随机码产生方法。该一次编程的存储器胞包括：一选择电路、一第一反熔丝存储电路与一第二反熔丝存储电路。选择电路连接至一位线与一字线。第一反熔丝存储电路连接于一第一反熔丝控制线与该选择电路之间。第二反熔丝存储电路，连接于一第二反熔丝控制线与该选择电路之间。

Description

一次编程存储器胞与存储器阵列以及相关随机码产生方法
技术领域
本发明涉及一种存储器胞及存储器阵列，且特别涉及一种用于物理不可复制技术(physically unclonable function，简称PUF技术)的一次编程存储器胞与存储器阵列以及相关随机码产生方法。
背景技术
物理不可复制技术(physically unclonable function，简称PUF技术)是一种创新的方式用来保护半导体芯片内部的数据，防止半导体芯片的内部数据被窃取。根据PUF技术，半导体芯片能够提供一随机码(random code)。此随机码可作为半导体芯片(semiconductor chip)上特有的身份码(ID code)，用来保护内部的数据。
一般来说，PUF技术是利用半导体芯片的制造变异(manufacturing variation)来获得独特的随机码。此制造变异包括半导体的工艺变异(process variation)。亦即，就算有精确的工艺步骤可以制作出半导体芯片，但是其随机码几乎不可能被复制(duplicate)。因此，具有PUF技术的半导体芯片通常被运用于高安全防护的应用(applications withhigh security requirements)。
发明内容
本发明的主要目的在于提出一种用于物理不可复制技术的一次编程存储器胞与存储器阵列以及相关随机码产生方法。利用半导体的制造变异所设计出的一次编程(OTP)存储器胞与存储器胞阵列，在编程动作进行后，即具有独特的随机码。
本发明涉及一种一次编程存储器胞，包括：一选择电路，连接至一位线与一字线；一第一反熔丝存储电路，连接至一第一反熔丝控制线与该选择电路；以及一第二反熔丝存储电路，连接至一第二反熔丝控制线与该选择电路；其中，在一编程动作时，提供一选择电压至该字线，提供一接地电压至该位线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；其中，在一读取动作时，提供该选择电压至该字线，提供该接地电压至该位线，提供一读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝存储电路产生一第一读取电流至该位线，用以确认该第一反熔丝存储电路为一第一存储状态或者一第二存储状态，并据以作为一物理不可复制技术中一随机码内的一个位。
本发明涉及一种一次编程存储器胞，包括：一选择电路，连接至一位线、一反相位线与一字线；一隔离电路，连接至一隔离控制线；一第一反熔丝存储电路，连接至一第一反熔丝控制线、该隔离电路与该选择电路；以及一第二反熔丝存储电路，连接于一第二反熔丝控制线、该隔离电路与该选择电路；其中，在一编程动作时，提供一选择电压至该字线，提供一接地电压至该位线与该反相位线，提供一导通电压至该隔离控制线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该隔离电路连接该第一反熔丝存储电路与该第二反熔丝存储电路，该选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；其中，在一读取动作时，提供该选择电压至该字线，提供该接地电压至该位线以及该反相位线，提供一读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供一未导通电压至该隔离控制线，使得该第一反熔丝存储电路产生一第一读取电流至位线，该第二反熔丝存储电路产生一第二读取电流至该反相位线，并据以决定一物理不可复制技术中一随机码内的一个位。
本发明涉及一种一次编程存储器胞，包括：一第一反熔丝晶体管，具有一第一漏源端连接至一位线，一栅极连接于一第一反熔丝控制线，其中该第一反熔丝晶体管的该栅极具有一栅极氧化层，且该第一反熔丝晶体管的该栅极氧化层中一第一区域的厚度小于一第二区域的厚度；以及一第二反熔丝晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的一第二漏源端，一栅极连接于一第二反熔丝控制线，一第二漏源端连接至该位线，其中该第二反熔丝晶体管的该栅极具有一栅极氧化层，且该第二反熔丝晶体管的该栅极氧化层中一第三区域的厚度小于一第四区域的厚度；其中，在一编程动作时，提供一接地电压至该位线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；其中，在一读取动作时，提供该接地电压至该位线，提供一读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝存储电路产生一第一读取电流至该位线，用以确认该第一反熔丝存储电路为一第一存储状态或者一第二存储状态，并据以决定一物理不可复制技术中一随机码内的一个位。
本发明涉及一种一次编程存储器胞，包括：一第一反熔丝晶体管，具有一第一漏源端连接至一位线，一栅极连接于一第一反熔丝控制线，其中该第一反熔丝晶体管的该栅极具有一栅极氧化层，且该第一反熔丝晶体管的该栅极氧化层中一第一区域的厚度小于一第二区域的厚度；一隔离晶体管，具有一第一漏源端连接至该第一反熔丝晶体管的一第二漏源端，一栅极连接于一隔离控制线；以及一第二反熔丝晶体管，具有一第一漏源端连接至该隔离晶体管的一第二漏源端，一栅极连接于一第二反熔丝控制线，一第二漏源端连接至一反相位线，其中该第二反熔丝晶体管的该栅极具有一栅极氧化层，且该第二反熔丝晶体管的该栅极氧化层中一第三区域的厚度小于一第四区域的厚度；其中，在一编程动作时，提供一接地电压至该位线与该反相位线，提供一导通电压至该隔离控制线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该隔离晶体管连接该第一反熔丝晶体管与该第二反熔丝晶体管，使得该第一反熔丝晶体管与该第二反熔丝晶体管承受该编程电压，并使得该第一反熔丝晶体管与该第二反熔丝晶体管其中之一改变其存储状态；其中，在一读取动作时，提供该接地电压至该位线以及该反相位线，提供一读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供一未导通电压至该隔离控制线，使得该第一反熔丝晶体管产生一第一读取电流至位线，该第二反熔丝晶体管产生一第二读取电流至该反相位线，并据以决定一物理不可复制技术中一随机码内的一个位。
本发明涉及一种存储器阵列结构，连接至一第一位线、一第一字线、一第一反熔丝控制线与一第二反熔丝控制线，该存储器阵列结构包括一第一一次编程存储器胞与一第二一次编程存储器胞：该第一一次编程存储器胞，包括：一第一选择电路，连接至该第一位线与该第一字线；一第一反熔丝存储电路，连接至该第一反熔丝控制线与该第一选择电路；以及一第二反熔丝存储电路，连接至该第二反熔丝控制线与该第一选择电路；该第二一次编程存储器胞，包括：一第二选择电路，连接至该第一位线与一第二字线；一第三反熔丝存储电路，连接至一第三反熔丝控制线与该第二选择电路；以及一第四反熔丝存储电路，连接至一第四反熔丝控制线与该第二选择电路；其中，在一编程动作时，提供一选择电压至该第一字线，提供一接地电压至该第一位线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该第一选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；其中，在一读取动作时，提供该选择电压至该第一字线，提供该接地电压至该第一位线，提供一读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝存储电路产生一第一读取电流至该第一位线，用以确认该第一反熔丝存储电路为一第一存储状态或者一第二存储状态，并据以作为一物理不可复制技术中一随机码内的一个位。
本发明涉及一种存储器阵列结构，连接至一第一位线、一第一反相位线、一第一字线、一第一隔离线、一第一反熔丝控制线与一第二反熔丝控制线，该存储器阵列结构包括一第一一次编程存储器胞与一第二一次编程存储器胞：该第一一次编程存储器胞，包括：一第一选择电路，连接至该第一位线、该第一反相位线与该第一字线；一第一隔离电路，连接至该第一隔离控制线；一第一反熔丝存储电路，连接至该第一反熔丝控制线、该第一隔离电路与该第一选择电路；以及一第二反熔丝存储电路，连接于该第二反熔丝控制线、该第一隔离电路与该第一选择电路；该第二一次编程存储器胞，包括：一第二选择电路，连接至该第一位线、该第一反相位线与一第二字线；一第二隔离电路，连接至一第二隔离控制线；一第三反熔丝存储电路，连接至一第三反熔丝控制线、该第二隔离电路与该第二选择电路；以及一第四反熔丝存储电路，连接于一第四反熔丝控制线、该第二隔离电路与该第二选择电路；其中，在一编程动作时，提供一选择电压至该第一字线，提供一接地电压至该第一位线与该第一反相位线，提供一导通电压至该第一隔离控制线，提供一编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该第一隔离电路连接该第一反熔丝存储电路与该第二反熔丝存储电路，该第一选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；其中，在一读取动作时，提供该选择电压至该第一字线，提供该接地电压至该第一位线以及该第一反相位线，提供一读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供一未导通电压至该第一隔离控制线，使得该第一反熔丝存储电路产生一第一读取电流至第一位线，该第二反熔丝存储电路产生一第二读取电流至该第一反相位线，并据以决定一物理不可复制技术中一随机码内的一个位。
本发明涉及一种随机码的产生方法，包括下列步骤：提供一非易失性存储器胞，该非易失性存储器胞中至少包括二反熔丝存储电路；同时提供一预定电压至该至少二反熔丝存储电路，用以编程该非易失性存储器胞；记录该非易失性存储器胞中该至少二反熔丝存储电路所对应的破裂状态；以及根据该破裂状态产生一随机码。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1A所绘示为本发明第一实施例OTP存储器胞的俯视图。
图1B为本发明第一实施例OTP存储器胞沿着AA’方向的剖面图。
图1C为本发明第一实施例OTP存储器胞的等效电路图。
图2A至图2C所绘示为本发明第一实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图3A所绘示为本发明第一实施例OTP存储器胞所组成的阵列结构的俯视图。
图3B为为阵列结构的等效电路图。
图4A至图4C所绘示为本发明第一实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图5A所绘示为本发明第二实施例OTP存储器胞的俯视图。
图5B为本发明第二实施例OTP存储器胞的等效电路图。
图6A至图6B所绘示为本发明第二实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图7A所绘示为本发明第二实施例OTP存储器胞所组成的阵列结构的等效电路图。
图7B至图7C所绘示为本发明第二实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图8A所绘示为本发明第三实施例为OTP存储器胞的俯视图。
图8B为本发明第三实施例OTP存储器胞沿着AA’方向的剖面图。
图8C为本发明第三实施例OTP存储器胞的等效电路图。
图9A至图9C所绘示为本发明第三实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图10A所绘示为本发明第三实施例OTP存储器胞所组成的阵列结构的等效电路图。
图10B至图10D所绘示为本发明第三实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图11A所绘示为本发明第四实施例为OTP存储器胞的俯视图。
图11B为本发明第四实施例OTP存储器胞的等效电路图。
图12A至图12B所绘示为本发明第四实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图13A所绘示为本发明第四实施例OTP存储器胞所组成的阵列结构的等效电路图。
图13B至图13C所绘示为本发明第四实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图14A所绘示为本发明第五实施例OTP存储器胞的俯视图。
图14B为本发明第五实施例OTP存储器胞沿着AA’方向的剖面图。
图14C为本发明第五实施例OTP存储器胞的等效电路图。
图15A至图15C所绘示为本发明第五实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图16A所绘示为本发明第五实施例OTP存储器胞所组成的阵列结构的等效电路图。
图16B至图16D所绘示为本发明第五实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图17A所绘示为本发明第六实施例OTP存储器胞的俯视图。
图17B为本发明第六实施例OTP存储器胞的等效电路图。
图18A至图18B所绘示为本发明第六实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图19A所绘示为本发明第六实施例OTP存储器胞所组成的阵列结构的等效电路图。
图19B至图19C所绘示为本发明第六实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图20A所绘示为本发明第七实施例OTP存储器胞的俯视图。
图20B为本发明第七实施例OTP存储器胞沿着AA’方向的剖面图。
图20C为本发明第七实施例OTP存储器胞的等效电路图。
图21A至图21C所绘示为本发明第七实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图22A所绘示为本发明第七实施例OTP存储器胞所组成的阵列结构的等效电路图。
图22B至图22D所绘示为本发明第七实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图23A所绘示为本发明第八实施例OTP存储器胞的俯视图。
图23B为本发明第八实施例OTP存储器胞的等效电路图。
图24A至图24E所绘示为本发明第八实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
图25A所绘示为本发明第八实施例OTP存储器胞所组成的阵列结构的等效电路图。
图25B图至图25F所绘示为本发明第八实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。
图26所绘示为第一种类型的OTP存储器胞。
图27所绘示为第二种类型的OTP存储器胞。
【符号说明】
110、120、130、140、150：掺杂区
115、125、135、145：栅极
152：栅极氧化层
160、170：金属层
210、220、230、240、250、260：掺杂区
215、225、235、245、255：栅极
270、272、274：金属层
310、320、330：掺杂区
315、325：栅极
352、352a：栅极氧化层
360：金属层
410、420、430、440：掺杂区
415、425、435：栅极
452a：栅极氧化层
460、462：金属层
510、520、530、540、550、560、570：掺杂区
515、525、535、545、555、565：栅极
572、574：金属层
580：栅极氧化层
610、620、630、640、650、660、670、680：掺杂区
615、625、635、645、655、665、675：栅极
692、694、696、698：金属层
710、720：掺杂区
715、725、735：栅极
730：栅极氧化层
740：金属层
810、820、830：掺杂区
812、814、816、822、824、826：栅极
840、842：金属层
900、910：选择电路
902、912：第一反熔丝存储电路
904、914：第二反熔丝存储电路
916：隔离电路
具体实施方式
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。非易失性存储器中的一次编程存储器(one time programming memory，简称OTP存储器)仅可以让使用者编程一次，一旦OTP存储器编程完成之后，其存储数据将无法修改。
OTP存储器根据其特性可区分为熔丝型(fuse type)OTP存储器与反熔丝型(antifuse-type)OTP存储器。反熔丝型OTP存储器胞(memory cell)尚未进行编程(program)时，其为高电阻值的存储状态；而进行编程之后的存储器胞，其具备低电阻值的存储状态。本发明属于一种反熔丝型OTP存储器胞，以下详细介绍。
第一实施例
请参照图1A，其所绘示为本发明第一实施例一次编程存储器胞(以下简称为OTP存储器胞)的俯视图。图1B为本发明第一实施例OTP存储器胞沿着AA’方向的剖面图。图1C为本发明第一实施例OTP存储器胞的等效电路图。
如图1A与图1B所示，OTP存储器胞c1制作于P型井区(P-Well)PW。P 型井区PW的表面具有一栅极氧化层(gate oxide layer)152。在进行蚀刻工艺 (etching process)并在栅极氧化层152上形成开口(openig)后，可在P型井区PW 的表面下方形成第一掺杂区110、第二掺杂区120、第三掺杂区130、第四掺杂区140、第五掺杂区150。其中，上述五个掺杂区110、120、130、140、 150为N型掺杂区。本发明的第一实施例将OTP存储器胞c1制作于P型井区PW，然而在此领域的技术人员也可以将OTP存储器胞c1制作于N型井区(N-Well)，而五个掺杂区为P型掺杂区，也可以实现本发明。
第一栅极115形成于第一掺杂区110与第二掺杂区120之间的栅极氧化层152上方，第一栅极115连接至OTP存储器胞c1的字线(word line)WL。第二栅极125形成于第二掺杂区120与第三掺杂区130之间的栅极氧化层152 上方，第二栅极125连接至OTP存储器胞c1的第一反熔丝控制线(antifuse control line)AF1。第三栅极135形成于第三掺杂区130与第四掺杂区140之间的栅极氧化层152上方，第三栅极135连接至OTP存储器胞c1的第二反熔丝控制线AF2。第四栅极145形成于第四掺杂区140与第五掺杂区150之间的栅极氧化层152上方，第四栅极145连接至OTP存储器胞c1的字线(WL)。再者，上述四个栅极115、125、135、145为多晶硅栅极(poly-silicon gte)或者金属栅极(metal gate)。
另外，第一金属层160位于四个栅极115、125、135、145的上方，经由二个穿透洞(via)连接至第一掺杂区110与第五掺杂区150，第一金属层160 作为OTP存储器胞c1的位线(bit line)BL。再者，第二金属层170连接于第一栅极115与第四栅极145。
如图1C所示，第一掺杂区110、第二掺杂区120与第一栅极115形成第一选择晶体管(select transistor)S1；第二掺杂区120、第三掺杂区130与第二栅极125形成第一反熔丝晶体管(antifuse transistor)A1；第三掺杂区130、第四掺杂区140与第三栅极135形成第二反熔丝晶体管A2；第四掺杂区140、第五掺杂区150与第四栅极145形成第二选择晶体管S2。
再者，第一选择晶体管S1的第一漏源端(drain/source terminal)连接至位线BL，第一选择晶体管S1的栅极端(gate terminal)连接至字线WL；第一反熔丝晶体管A1的第一漏源端连接至第一选择晶体管S1的第二漏源端，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的第一漏源端连接至第一反熔丝晶体管A1的第二漏源端，第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2；第二选择晶体管S2的第一漏源端连接至第二反熔丝晶体管A2的第二漏源端，第二选择晶体管S2的栅极端连接至字线WL，第二选择晶体管S2的第二漏源端连接至位线BL。
根据本发明的第一实施例，OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压 (voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层152破裂(rupture)而改变存储状态。在进行读取动作时，依序读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并以第一反熔丝晶体管A1的存储状态做为PUF技术的随机码。另外，此处所谓的存储状态代表反熔丝晶体管的破裂状态(ruptured condition)。举例来说，第一存储状态代表反熔丝晶体管的栅极氧化层已破裂；第二存储状态代表反熔丝晶体管的栅极氧化层未破裂。
请参照图2A至图2C，其所绘示为本发明第一实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图2A所示，在编程动作时，提供接地电压(0V)至位线BL，提供选择电压(selectvoltage)Vdd至字线WL，并同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，选择电压Vdd约为0.75V～3.6V，编程电压Vpp约为3.6V～11V。
当字线WL接收选择电压Vdd，位线BL接收接地电压时，第一选择晶体管S1与第二选择晶体管S2开启，使得第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图2A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。也就是说，被编程后的反熔丝晶体管，其破裂状态是因为制造变异所造成。
再者，当OTP存储器胞c1编程动作完成后，可进行二次读取动作来确认二个存储电路中的存储状态。如图2B所示，在第一次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层已经破裂，因此在位线BL上接收到大数值的第一读取电流Ir1，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图2C所示，在第二次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供接地电压(0V)至第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线AF2。
由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在位线BL上接收到数值接近0的第二读取电流Ir2，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
请参照图3A，其所绘示为本发明第一实施例OTP存储器胞所组成的阵列结构的俯视图。图3B为为阵列结构的等效电路图。
如图3A与图3B所示，阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图1A。相同地，每一个OTP存储器胞c11～c22中皆包括一第一选择晶体管S1、一第二选择晶体管S2、一第一反熔丝晶体管A1与一第二反熔丝晶体管A2。
以下以第一位线BL1所连接的一列(row)OTP存储器胞c11、c12来作说明其连接关系。而第二位线BL2连接至OTP存储器胞c21、c22也具有类似的结构。
如图3B所示，OTP存储器胞c11中，第一选择晶体管S1的第一漏源端连接至第一位线BL1，第一选择晶体管S1的栅极端连接至第一字线WL1；第一反熔丝晶体管A1的第一漏源端连接至第一选择晶体管S1的第二漏源端，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的第一漏源端连接至第一反熔丝晶体管A1的第二漏源端，第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2；第二选择晶体管S2的第一漏源端连接至第二反熔丝晶体管A2的第二漏源端，第二选择晶体管S2的栅极端连接至第一字线WL1，第二选择晶体管S2的第二漏源端连接至第一位线BL1。
OTP存储器胞c12中，第一选择晶体管S1的第一漏源端连接至第一位线 BL1，第一选择晶体管S1的栅极端连接至第二字线WL2；第一反熔丝晶体管 A1的第一漏源端连接至第一选择晶体管S1的第二漏源端，第一反熔丝晶体管A1的栅极端连接至第三反熔丝控制线AF3；第二反熔丝晶体管A2的第一漏源端连接至第一反熔丝晶体管A1的第二漏源端，第二反熔丝晶体管A2的栅极端连接至第四反熔丝控制线AF4；第二选择晶体管S2的第一漏源端连接至第二反熔丝晶体管A2的第二漏源端，第二选择晶体管S2的栅极端连接至第二字线WL2，第二选择晶体管S2的第二漏源端连接至第一位线BL1。
请参照图4A至图4C，其所绘示为本发明第一实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c11为选定存储器胞(selected memory cell)来说明。
如图4A所示，对选定存储器胞c11进行编程动作时，提供接地电压(0V) 至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供编程电压 Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，选择电压 Vdd约为0.75V～3.6V，编程电压Vpp约为3.6V～11V。
再者，针对未选定存储器胞c12、c21、c22，提供一第一电压V1至第二位线BL2，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，第一电压V1大于等于选择电压Vdd，且第一电压V1小于编程电压Vpp的一半(Vpp/2)。亦即， Vdd≤V1<Vpp/2。
如图4A所示，选定存储器胞c11中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图4A所示的选定存储器胞c11，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
同理，可以依序将OTP存储器胞c12、c21、c22设定为选定存储器胞并进行编程动作。详细动作不再赘述。
当选定存储器胞c11编程动作完成后，可进行二次读取动作来确认选定存储器胞c11中二个存储电路中的存储状态。如图4B所示，针对选定存储器胞c11进行第一次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第一反熔丝控制线 AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为 0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c11中，由于第一反熔丝晶体管A1的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第一读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态。
如图4C所示，针对选定存储器胞c11进行第二次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供接地电压0V第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线 AF2。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c11中，由于第二反熔丝晶体管A1的栅极氧化层已经破裂，因此于第一位线BL1上接收到大数值的第二读取电流，并据以判定第二反熔丝晶体管A2(第二存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第二实施例
请参照图5A，其所绘示为本发明第二实施例OTP存储器胞的俯视图。图5B为本发明第二实施例OTP存储器胞的等效电路图。第二实施例的OTP 存储器胞将第一实施例的OTP存储器胞修正为OTP差动存储器胞(differential memory cell)。
如图5A所示，OTP存储器胞c1包括第一掺杂区210、第二掺杂区220、第三掺杂区230、第四掺杂区240、第五掺杂区250、第六掺杂区260。再者，第一栅极215形成于第一掺杂区210与第二掺杂区220之间的栅极氧化层上方，第一栅极215连接至OTP存储器胞c1的字线WL。第二栅极225形成于第二掺杂区220与第三掺杂区230之间的栅极氧化层上方，第二栅极225连接至OTP存储器胞c1的第一反熔丝控制线AF1。第三栅极235形成于第三掺杂区230与第四掺杂区240之间的栅极氧化层上方，第三栅极235连接至 OTP存储器胞c1的隔离控制线(isolation control line)IG。第四栅极245形成于第四掺杂区240与第五掺杂区250之间的栅极氧化层上方，第四栅极245连接至OTP存储器胞c1的第二反熔丝控制线AF2。第五栅极255形成于第五掺杂区250与第六掺杂区260之间的栅极氧化层上方，第五栅极255连接至OTP存储器胞c1的字线(WL)。再者，上述五个栅极215、225、235、245、 255为多晶硅栅极或者金属栅极。
另外，第一金属层272经由穿透洞(via)连接至第一掺杂区210，且第一金属层272作为OTP存储器胞c1的位线(bit line)BL。第二金属层274经由穿透洞连接至第六掺杂区260，且第二金属层274作为OTP存储器胞c1的反相位线
Figure GDA0002677684590000153
再者，第三金属层270连接于第一栅极215与第五栅极255。
如图5B所示，第一掺杂区210、第二掺杂区220与第一栅极215形成第一选择晶体管S1；第二掺杂区220、第三掺杂区230与第二栅极225形成第一反熔丝晶体管A1；第三掺杂区230、第四掺杂区240与第三栅极235形成一隔离晶体管(isolation transistor)O；第四掺杂区240、第五掺杂区250与第四栅极245形成第二反熔丝晶体管A2；第五掺杂区250、第六掺杂区260与第五栅极255形成第二选择晶体管S2。
再者，第一选择晶体管S1、第一反熔丝晶体管A1、隔离晶体管O、第二反熔丝晶体管A2、第二选择晶体管S2串接于位线BL与反相位线
Figure GDA0002677684590000152
之间。另外，第一选择晶体管S1的栅极端连接至字线WL；第一反熔丝晶体管A1 的栅极端连接至第一反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2；第二选择晶体管S2的栅极端连接至字线WL。
同理，第二实施例的OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压(voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层破裂(rupture)而改变存储状态。在进行读取动作时，直接读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并做为PUF技术的随机码。
请参照图6A至图6B，其所绘示为本发明第二实施例OTP存储器胞用于 PUF技术时的编程动作以及读取动作的示意图。
如图6A所示，在编程动作时，提供接地电压(0V)至位线BL与反相位线
Figure GDA0002677684590000161
提供选择电压Vdd至字线WL，并同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供第二电压V2至隔离控制线IG。其中，选择电压Vdd约为0.75V～3.6V，编程电压Vpp约为3.6V～11V，第二电压V2大于等于选择电压Vdd，小于编程电压的3/4倍(3Vpp/4)。亦即，Vdd ≤V2<3Vpp/4。
在编程动作时，隔离晶体管O开启(turn on)使得第三掺杂区230与第四掺杂区240互相连接，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2 的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图6A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行一次读取动作来确认二个存储电路中的存储状态。如图6B所示，在读取动作时，提供接地电压 (0V)至位线BL与反相位线
Figure GDA0002677684590000162
提供选择电压(select voltage)Vdd至字线WL，提供读取电压Vr至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供接地电压(0V)至隔离控制线IG。其中，读取电压Vr约为0.75V～3.6V。
由于隔离晶体管O关闭(turn off)，使得第三掺杂区230与第四掺杂区240 被隔离。因此，第一反熔丝晶体管A1产生数值接近0的第一读取电流Ir1至位线BL，第二反熔丝晶体管A2产生数值较大的第二读取电流Ir2至反相位线
Figure GDA0002677684590000163
再者，根据第一读取电流Ir1与第二读取电流Ir2的大小可以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管A2(第二存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于PUF技术。
另外，利用差动感测运算(differential sensing operation)，也可以用来决定随机码中的一个位(one bit)。举例来说，当第一读取电流Ir1大于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第一存储状态；反之，当第一读取电流Ir1小于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第二存储状态。
请参照图7A，其所绘示为本发明第二实施例OTP存储器胞所组成的阵列结构的等效电路图。阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图6A。相同地，每一个 OTP存储器胞c11～c22中皆包括一第一选择晶体管S1、一第二选择晶体管S2、一第一反熔丝晶体管A1与一第二反熔丝晶体管A2、一隔离晶体管O。
图7B至图7C，其所绘示为本发明第二实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以 OTP存储器胞c22为选定存储器胞来说明对存储器阵列结构进行编程动作以及读取动作。
如图7B所示，对选定存储器胞c22进行编程动作时，提供接地电压(0V) 至第二位线BL2以及第二反相位线
Figure GDA0002677684590000172
提供选择电压Vdd至第二字线WL2，并同时提供编程电压Vpp至第三反熔丝控制线AF3与第四反熔丝控制线 AF4，提供第二电压V2至第二隔离控制线IG2。其中，选择电压Vdd约为 0.75V～3.6V，编程电压Vpp约为3.6V～11V，第二电压V2大于等于选择电压 Vdd，小于编程电压的3/4倍(3Vpp/4)。亦即，Vdd≤V2<3Vpp/4。
再者，针对未选定存储器胞c12、c21、c22，提供一第一电压V1至第一位线BL1以及第一反相位线
Figure GDA0002677684590000171
提供接地电压0V至第一字线WL1，并同时提供接地电压0V至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第一隔离控制线IG1。其中，第一电压V1大于等于选择电压Vdd，且第一电压 V1小于编程电压Vpp的一半(Vpp/2)。亦即，Vdd≤V1<Vpp/2。
如图7B所示，选定存储器胞c22中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图7B所示的选定存储器胞c22，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
同理，可以依序将OTP存储器胞c11、c12、c21设定为选定存储器胞并进行编程动作。此处不再赘述。
当选定存储器胞c22编程动作完成后，可进行一次读取动作来确认选定存储器胞c22中二个存储电路中的存储状态。如图7C所示，针对选定存储器胞c22进行读取动作时，提供接地电压(0V)至第二位线BL2与第二反相位线
Figure GDA0002677684590000181
提供选择电压Vdd至第二字线WL2，并同时提供读取电压Vr至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供接地电压(0V)至第二隔离控制线IG2。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c11、c12、c21，将第一位线BL1与第一反相位线
Figure GDA0002677684590000182
浮接(floating)，提供接地电压0V至第一字线WL1，并同时提供接地电压0V至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第一隔离控制线IG1。
在选定存储器胞c22中，由于第一反熔丝晶体管A1的栅极氧化层未破裂，因此在第二位线BL2上接收到数值约为0的第一读取电流，第二反相位线
Figure GDA0002677684590000183
上接收到数值较大的第二读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管A2(第二存储电路) 为低电阻值的第一存储状态。
根据以上的说明，利用一次的读取动作来即可确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第三实施例
请参照图8A，其所绘示为本发明第三实施例为OTP存储器胞的俯视图。图8B为本发明第三实施例OTP存储器胞沿着AA’方向的剖面图。图8C为本发明第三实施例OTP存储器胞的等效电路图。
如图8A与图8B所示，OTP存储器胞c1制作于P型井区(P-Well)PW。P 型井区PW的表面具有一栅极氧化层352。进行第一次蚀刻工艺，先控制栅极氧化层352具有较薄的厚度，再进行第二次蚀刻工艺，在栅极氧化层352 上形成开口(openig)后，在P型井区PW的表面下方形成第一掺杂区310、第二掺杂区320、第三掺杂区330。因此，P型井区PW的表面上方的栅极氧化层352中有一区域352a的厚度较薄。其中，上述三个掺杂区310、320、330 为N型掺杂区。
再者，第一栅极315形成于第一掺杂区310与第二掺杂区320之间的栅极氧化层352上方，第一栅极315连接至OTP存储器胞c1的第一反熔丝控制线AF1。第二栅极325形成于第二掺杂区320与第三掺杂区330之间的栅极氧化层352上方，第二栅极325连接至OTP存储器胞c1的第二反熔丝控制线AF2。再者，上述二个栅极315、325为多晶硅栅极或者金属栅极。
另外，金属层360位于二个栅极315、325的上方，经由二个穿透洞(via) 连接至第一掺杂区310与第三掺杂区330，金属层360作为OTP存储器胞c1 的位线(bit line)BL。
如图8C所示，第一掺杂区310、第二掺杂区320与第一栅极315形成第一反熔丝选择晶体管A1；第二掺杂区320、第三掺杂区330与第二栅极325 形成第二反熔丝晶体管A2。再者，第一栅极315下方覆盖第一部分较厚的栅极氧化层352以及第二部分厚度较薄的栅极氧化层352a；第二栅极325下方覆盖第一部分较厚的栅极氧化层352以及第二部分厚度较薄的栅极氧化层 352a。
再者，第一反熔丝晶体管A1的第一漏源端连接至位线BL，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的第一漏源端连接至第一反熔丝晶体管A1的第二漏源端，第二反熔丝晶体管 A2的栅极端连接至第二反熔丝控制线AF2，第二反熔丝晶体管A2的第二漏源端连接至位线BL。
根据本发明的第三实施例，OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压 (voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层352破裂(rupture)而改变存储状态。基本上，当栅极氧化层 352破裂时，会由较薄的栅极氧化层352a的区域破裂。
再者，在进行读取动作时，依序读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并以第一反熔丝晶体管A1的存储状态做为PUF 技术的随机码。
请参照图9A至图9C，其所绘示为本发明第三实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图9A所示，在编程动作时，提供接地电压(0V)至位线BL，同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，编程电压Vpp约为3.6V～11V。
由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。基本上，当栅极氧化层破裂时，会由较薄的栅极氧化层的区域破裂。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图9A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行二次读取动作来确认二个存储电路中的存储状态。如图9B所示，在第一次读取动作时，提供接地电压(0V)至位线BL，提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层已经破裂，因此在位线BL上接收到大数值的第一读取电流Ir1，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图9C所示，在第二次读取动作时，提供接地电压(0V)至位线BL，提供接地电压(0V)至第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线AF2。
由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在位线BL上接收到数值接近0的第二读取电流Ir2，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。同理，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
请参照图10A，其所绘示为本发明第三实施例OTP存储器胞所组成的阵列结构的等效电路图。阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图9A。相同地，每一个 OTP存储器胞c11～c22中皆包括一第一反熔丝晶体管A1与一第二反熔丝晶体管A2。
请参照图10B至图10D，其所绘示为本发明第三实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c12为选定存储器胞来说明。
如图10B所示，对选定存储器胞c12进行编程动作时，提供接地电压(0V) 至第一位线BL1，并同时提供编程电压Vpp至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，编程电压Vpp约为3.6V～11V。
再者，针对未选定存储器胞c11、c21、c22，提供一第一电压V1至第二位线BL2，提供接地电压0V至第一反熔丝控制线AF1与第二反熔丝控制线 AF2。其中，且第一电压V1约等于编程电压Vpp。
如图10B所示，选定存储器胞c12中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图10B所示的选定存储器胞c12，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。基本上，当栅极氧化层破裂时，会由较薄的栅极氧化层的区域破裂。
同理，可以依序将OTP存储器胞c11、c21、c22设定为选定存储器胞并进行编程动作。详细运作原理不再赘述。
当选定存储器胞c12编程动作完成后，可进行二次读取动作来确认选定存储器胞c12中二个存储电路中的存储状态。如图10C所示，针对选定存储器胞c12进行第一次读取动作时，提供接地电压(0V)至第一位线BL1，提供读取电压Vr至第三反熔丝控制线AF3，提供接地电压(0V)至第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c11、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第一反熔丝控制线AF1与第二反熔丝控制线AF2。
在选定存储器胞c12中，由于第一反熔丝晶体管A1的栅极氧化层破裂，因此在第一位线BL1上接收到数值较大的第一读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图10D所示，针对选定存储器胞c12进行第二次读取动作时，提供接地电压(0V)至第一位线BL1，提供接地电压0V第三反熔丝控制线AF3，提供读取电压Vr至第四反熔丝控制线AF4。
再者，针对未选定存储器胞c11、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第一反熔丝控制线AF1与第二反熔丝控制线AF2。
在选定存储器胞c12中，由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第二读取电流，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第四实施例
请参照图11A，其所绘示为本发明第四实施例为OTP存储器胞的俯视图。图11B为本发明第四实施例OTP存储器胞的等效电路图。相较于第三实施例，第四实施例的OTP存储器胞为OTP差动存储器胞。
如图11A所示，OTP存储器胞c1包括第一掺杂区410、第二掺杂区420、第三掺杂区430、第四掺杂区440。再者，第一栅极415形成于第一掺杂区 410与第二掺杂区420之间的栅极氧化层上方，第一栅极415连接至OTP存储器胞c1的第一反熔丝控制线AF1。第二栅极425形成于第二掺杂区420与第三掺杂区430之间的栅极氧化层上方，第二栅极425连接至OTP存储器胞 c1的隔离控制线IG。第三栅极435形成于第三掺杂区430与第四杂区440之间的栅极氧化层上方，第三栅极435连接至OTP存储器胞c1的第二反熔丝控制线AF2。再者，上述三个栅极415、425、435为多晶硅栅极或者金属栅极。
另外，第一金属层460经由穿透洞(via)连接至第一掺杂区410，且第一金属层460作为OTP存储器胞c1的位线(bit line)BL。第二金属层462经由穿透洞连接至第四掺杂区440，且第二金属层462作为OTP存储器胞c1的反相位线
Figure GDA0002677684590000232
如图11B所示，第一掺杂区410、第二掺杂区420与第一栅极415形成第一反熔丝选择晶体管A1；第二掺杂区420、第三掺杂区430与第二栅极425 形成隔离晶体管O；第三掺杂区430、第四掺杂区440与第三栅极435形成第二反熔丝晶体管A2。再者，第一栅极415下方覆盖第一部分较厚的栅极氧化层以及第二部分厚度较薄的栅极氧化层452a；第三栅极下方覆盖第一部分较厚的栅极氧化层以及第二部分厚度较薄的栅极氧化层452a。
再者，第一反熔丝晶体管A1、隔离晶体管O、第二反熔丝晶体管A2串接于位线BL与反相位线
Figure GDA0002677684590000231
之间。另外，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2。
同理，第四实施例的OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压(voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层破裂(rupture)而改变存储状态。基本上，当栅极氧化层破裂时，会由较薄的栅极氧化层452a的区域破裂。
再者，在进行读取动作时，直接读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并做为PUF技术的随机码。
请参照图12A至图12B，其所绘示为本发明第四实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图12A所示，在编程动作时，提供接地电压(0V)至位线BL与反相位线
Figure GDA0002677684590000233
同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供第二电压V2至隔离控制线IG。其中，编程电压Vpp约为 3.6V～11V，第二电压V2大于等于选择电压Vdd，且第二电压V2小于编程电压Vpp的3/4(3Vpp/4)。亦即，Vdd≤V2<3Vpp/4。
由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。基本上，当栅极氧化层破裂时，会由较薄的栅极氧化层的区域破裂。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图12A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行一次读取动作来确认二个存储电路中的存储状态。如图12B所示，在读取动作时，提供接地电压(0V)至位线BL与反相位线
Figure GDA0002677684590000241
提供读取电压Vr至第一反熔丝控制线AF1 与第二反熔丝控制线AF2，提供接地电压(0V)至隔离控制线IG。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层未破裂，第二反熔丝晶体管A2 的栅极氧化层破裂，因此在位线BL上接收到数值约为0的第一读取电流Ir1，在反相位线
Figure GDA0002677684590000242
上接收到数值较大的第二读取电流Ir2，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管 A2(第二存储电路)为低电阻值的第一存储状态。
根据以上的说明，利用读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。
另外，利用差动感测运算(differential sensing operation)，也可以用来决定随机码中的一个位(one bit)。举例来说，当第一读取电流Ir1大于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第一存储状态；反之，当第一读取电流Ir1小于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第二存储状态。
请参照图13A，其所绘示为本发明第四实施例OTP存储器胞所组成的阵列结构的等效电路图。阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图11A。相同地，每一个 OTP存储器胞c11～c22中皆包括一第一反熔丝晶体管A1、一第二反熔丝晶体管A2与一隔离晶体管O。
请参照图13B至图13C，其所绘示为本发明第四实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c21为选定存储器胞来说明。
如图13B所示，对选定存储器胞c21进行编程动作时，提供接地电压(0V) 至第二位线BL2与第二反相位线
Figure GDA0002677684590000251
并同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供第二电压V2至第一隔离控制线IG1。其中，编程电压Vpp约为3.6V～11V，第二电压V2大于等于选择电压Vdd，且第二电压V2小于编程电压Vpp的3/4(3Vpp/4)。亦即，Vdd≤V2< 3Vpp/4。
再者，针对未选定存储器胞c11、c12、c22，提供一第一电压V1至第一位线BL1与第一反相位线
Figure GDA0002677684590000252
提供接地电压0V至第三反熔丝控制线AF3、第四反熔丝控制线AF4与第二隔离控制线IG2。其中，第一电压V1约等于编程电压Vpp。
如图13B所示，选定存储器胞c21中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图13B所示的选定存储器胞c21，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。基本上，当栅极氧化层破裂时，会由较薄的栅极氧化层的区域破裂。
同理，可以依序将OTP存储器胞c11、c12、c22设定为选定存储器胞并进行编程动作。详细运作原理不再赘述。
当选定存储器胞c21编程动作完成后，可进行读取动作来确认选定存储器胞c21中二个存储电路中的存储状态。如图13C所示，针对选定存储器胞 c21进行读取动作时，提供接地电压(0V)至第二位线BL2与第二反相位线
Figure GDA0002677684590000253
提供读取电压Vr至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供接地电压(0V)至第一隔离控制线IG1。其中，读取电压Vr约为 0.75V～3.6V。
再者，针对未选定存储器胞c11、c12、c22，将第一位线BL1与第一反相位线
Figure GDA0002677684590000254
浮接(floating)，提供接地电压0V至第三反熔丝控制线AF3、第四反熔丝控制线AF4与第二隔离控制线IG2。
在选定存储器胞c21中，由于第一反熔丝晶体管A1的栅极氧化层未破裂，第二反熔丝晶体管A2的栅极氧化层破裂，因此在第二位线BL2上接收到数值约为0的第一读取电流，第二反相位线
Figure GDA0002677684590000261
上接收到数值较大的第二读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管A2(第二存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于PUF技术。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第五实施例
请参照图14A，其所绘示为本发明第五实施例OTP存储器胞的俯视图。图14B为本发明第五实施例OTP存储器胞沿着AA’方向的剖面图。图14C为本发明第五实施例OTP存储器胞的等效电路图。
如图14A与图14B所示，OTP存储器胞c1制作于P型井区(P-Well)PW。 P型井区PW的表面具有一栅极氧化层(gate oxide layer)580。在进行蚀刻工艺 (etching process)并在栅极氧化层580上形成开口(openig)后，在P型井区PW 的表面下方形成第一掺杂区510、第二掺杂区520、第三掺杂区530、第四掺杂区540、第五掺杂区550、第六掺杂区560、第七掺杂区570。其中，上述七个掺杂区510、520、530、540、550、560、570为N型掺杂区。
再者，第一栅极515形成于第一掺杂区510与第二掺杂区520之间的栅极氧化层580上方，第一栅极515连接至OTP存储器胞c1的字线(word line)WL。第二栅极525形成于第二掺杂区520与第三掺杂区530之间的栅极氧化层580上方，第二栅极525连接至OTP存储器胞c1的开关控制线(switch control line)SW。第三栅极535形成于第三掺杂区530与第四掺杂区540之间的栅极氧化层580上方，第三栅极535连接至OTP存储器胞c1的第一反熔丝控制线AF1。第四栅极545形成于第四掺杂区540与第五掺杂区550之间的栅极氧化层580上方，第四栅极545连接至OTP存储器胞c1的第二反熔丝控制线AF2。第五栅极555形成于第五掺杂区550与第六掺杂区560之间的栅极氧化层580上方，第五栅极555连接至OTP存储器胞c1的开关控制线SW。第六栅极565形成于第六掺杂区560与第七掺杂区570之间的栅极氧化层580上方，第六栅极560连接至OTP存储器胞c1的字线(WL)。
另外，第一金属层572位于六个栅极515、525、535、545、555、565的上方，经由二个穿透洞(via)连接至第一掺杂区510与第七掺杂区570，第一金属层572作为OTP存储器胞c1的位线BL。再者，第二金属层574连接于第一栅极515与第六栅极565，第三金属层576连接于第二栅极525与第五栅极555。
如图14C所示，第一掺杂区510、第二掺杂区520与第一栅极515形成第一选择晶体管(select transistor)S1；第二掺杂区520、第三掺杂区530与第二栅极525形成第一开关晶体管(switch transistor)W1；第三掺杂区530、第四掺杂区540与第三栅极535形成第一反熔丝晶体管A1；第四掺杂区540、第五掺杂区550与第四栅极545形成第二反熔丝晶体管A2；第五掺杂区550、第六掺杂区560与第五栅极555形成第二开关晶体管W2；第六掺杂区560、第七掺杂区570与第六栅极565形成第二选择晶体管S2。
再者，第一选择晶体管S1的栅极端连接至字线WL；第一开关晶体管 W1的栅极端连接至开关控制线SW；第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2；第二开关晶体管W2的栅极端连接至开关控制线SW；第二选择晶体管S2的栅极端连接至字线WL。
根据本发明的第五实施例，OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压 (voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层破裂(rupture)而改变存储状态。在进行读取动作时，依序读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并以第一反熔丝晶体管A1的存储状态做为PUF技术的随机码。
请参照图15A至图15C，其所绘示为本发明第五实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图15A所示，在编程动作时，提供接地电压(0V)至位线BL，提供选择电压(selectvoltage)Vdd至字线WL，提供第二电压V2至开关控制线SW，并同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，选择电压Vdd约为0.75V～3.6V，编程电压Vpp约为3.6V～11V，且第二电压V2大于等于选择电压Vdd，第二电压V2小于编程电压Vpp的3/4(3Vpp/4)。亦即，Vdd≤V2<3Vpp/4。
当字线WL接收选择电压Vdd，开关控制线SW接收第二电压V2，位线BL接收接地电压时，第一选择晶体管S1、第二选择晶体管S2、第一开关晶体管W1、第二开关晶体管W2开启，使得第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp 已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图15A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行二次读取动作来确认二个存储电路中的存储状态。如图15B所示，在第一次读取动作时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WL，提供第二电压V2 至开关控制线SW，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层已经破裂，因此在位线BL上接收到大数值的第一读取电流Ir1，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图15C所示，在第二次读取动作时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WL，提供第二电压V2至开关控制线SW，并同时提供接地电压(0V)至第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线AF2。
由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在位线BL上接收到数值接近0的第二读取电流Ir2，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
请参照图16A，其所绘示为本发明第五实施例OTP存储器胞所组成的阵列结构的等效电路图。
如图16A，阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图15A。相同地，每一个OTP存储器胞c11～c22中皆包括一第一选择晶体管S1、一第二选择晶体管S2、一第一反熔丝晶体管A1与一第二反熔丝晶体管A2、第一开关晶体管W1、第二开关晶体管W2。
请参照图16B至图16D，其所绘示为本发明第五实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c11为选定存储器胞(selected memory cell)来说明。
如图16B所示，对选定存储器胞c11进行编程动作时，提供接地电压(0V) 至第一位线BL1，提供选择电压Vdd至第一字线WL1，提供第二电压V2至第一开关控制线SW1，并同时提供编程电压Vpp至第一反熔丝控制线AF1 与第二反熔丝控制线AF2。其中，选择电压Vdd约为0.75V～3.6V，编程电压 Vpp约为3.6V～11V，第二电压V2大于等于选择电压Vdd，且第二电压V2 小于编程电压Vpp的3/4(3Vpp/4)。亦即，Vdd≤V2<3Vpp/4。
再者，针对未选定存储器胞c12、c21、c22，提供一第一电压V1至第二位线BL2，提供接地电压0V至第二字线WL2与第二开关控制线SW2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，第一电压V1大于等于选择电压Vdd，且第一电压V1小于编程电压 Vpp的一半(Vpp/2)。亦即，Vdd≤V1<Vpp/2。
如图16B所示，选定存储器胞c11中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图16B所示的选定存储器胞c11，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。
同理，可以依序将OTP存储器胞c12、c21、c22设定为选定存储器胞并进行编程动作。其运作原理不再赘述。
当选定存储器胞c11编程动作完成后，可进行二次读取动作来确认选定存储器胞c11中二个存储电路中的存储状态。如图16C所示，针对选定存储器胞c11进行第一次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，提供第二电压V2至第一开关控制线SW1，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2与第二开关控制线SW2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c11中，由于第一反熔丝晶体管A1的栅极氧化层破裂，因此在第一位线BL1上接收到大数值的第一读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图16D所示，针对选定存储器胞c11进行第二次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，提供第二电压V2至第一开关控制线SW1，并同时提供接地电压0V第一反熔丝控制线 AF1，提供读取电压Vr至第二反熔丝控制线AF2。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2与第二开关控制线SW2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c11中，由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第二读取电流，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第六实施例
请参照图17A，其所绘示为本发明第六实施例OTP存储器胞的俯视图。图17B为本发明第六实施例OTP存储器胞的等效电路图。第六实施例的OTP 存储器胞将第五实施例的OTP存储器胞修正为OTP差动存储器胞(differential memory cell)。
如图17A所示，OTP存储器胞c1包括第一掺杂区610、第二掺杂区620、第三掺杂区630、第四掺杂区640、第五掺杂区650、第六掺杂区660、第七掺杂区670、第八掺杂区680。再者，第一栅极615形成于第一掺杂区610与第二掺杂区620之间的栅极氧化层上方，第一栅极615连接至OTP存储器胞 c1的字线(word line)WL。第二栅极625形成于第二掺杂区620与第三掺杂区 630之间的栅极氧化层上方，第二栅极625连接至OTP存储器胞c1的开关控制线(switch control line)SW。第三栅极635形成于第三掺杂区630与第四掺杂区640之间的栅极氧化层上方，第三栅极635连接至OTP存储器胞c1的第一反熔丝控制线AF1。第四栅极645形成于第四掺杂区640与第五掺杂区650 之间的栅极氧化层上方，第四栅极645连接至OTP存储器胞c1的隔离控制线IG。第五栅极655形成于第五掺杂区650与第六掺杂区660之间的栅极氧化层上方，第五栅极655连接至OTP存储器胞c1的第二反熔丝控制线AF2。第六栅极665形成于第六掺杂区560与第七掺杂区670之间的栅极氧化层上方，第六栅极665连接至OTP存储器胞c1的开关控制线SW。第七栅极675 形成于第七掺杂区670与第八掺杂区680之间的栅极氧化层上方，第七栅极 675连接至OTP存储器胞c1的字线(WL)。
另外，第一金属层692，经由穿透洞(via)连接至第一掺杂区610，第一金属层692作为OTP存储器胞c1的位线BL。第二金属层694，经由穿透洞(via) 连接至第八掺杂区680，第二金属层694作为OTP存储器胞c1的反相位线
Figure GDA0002677684590000311
第三金属层696连接于第一栅极615与第七栅极675，第四金属层698连接于第二栅极625与第六栅极665。
如图17B所示，第一掺杂区610、第二掺杂区620与第一栅极615形成第一选择晶体管S1；第二掺杂区620、第三掺杂区630与第二栅极625形成第一开关晶体管W1；第三掺杂区630、第四掺杂区640与第三栅极635形成第一反熔丝晶体管A1；第四掺杂区640、第五掺杂区650与第四栅极645形成隔离晶体管O；第五掺杂区650、第六掺杂区660与第五栅极655形成第二反熔丝晶体管A2；第六掺杂区660、第七掺杂区670与第六栅极665形成第二开关晶体管W2；第七掺杂区670、第八掺杂区680与第七栅极675形成第二选择晶体管S2。
再者，第一选择晶体管S1的栅极端连接至字线WL；第一开关晶体管 W1的栅极端连接至开关控制线SW；第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2；第二开关晶体管 W2的栅极端连接至开关控制线SW；第二选择晶体管S2的栅极端连接至字线WL。
根据本发明的第六实施例，OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压 (voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层破裂(rupture)而改变存储状态。在进行读取动作时，直接读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并做为PUF技术的随机码。
请参照图18A至图18B，其所绘示为本发明第六实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图18A所示，在编程动作时，提供接地电压(0V)至位线BL与反相位线
Figure GDA0002677684590000321
提供选择电压(select voltage)Vdd至字线WL，提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供第二电压V2至开关控制线SW，提供第三电压V3至隔离控制线IG。其中，选择电压Vdd约为 0.75V～3.6V。编程电压Vpp约为3.6V～11V。第二电压V2大于等于选择电压 Vdd且第二电压V2小于编程电压Vpp的3/4(3Vpp/4)，亦即Vdd≤V2< 3Vpp/4。第三电压V3大于等于选择电压Vdd且第三电压V2小于编程电压 Vpp的3/4(3Vpp/4)，亦即Vdd≤V3<3Vpp/4。
当字线WL接收选择电压Vdd，开关控制线SW接收第二电压V2，隔离控制线IG接收第三电压V3，位线BL接收接地电压时，第一选择晶体管 S1、第二选择晶体管S2、第一开关晶体管W1、第二开关晶体管W2、隔离晶体管O开启，使得第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图18A所示的OTP存储器胞c1，于编程动作时，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行读取动作来确认二个存储电路中的存储状态。如图18B所示，在读取动作时，提供接地电压(0V) 至位线BL与反相位线
Figure GDA0002677684590000331
提供接地电压(0V)至隔离控制线IG，提供选择电压Vdd至字线WL，提供第二电压V2至开关控制线SW，并同时提供读取电压Vr至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，读取电压 Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层未破裂，第二反熔丝晶体管A2 的栅极氧化层破裂，因此在位线BL上接收到数值约为0的第一读取电流Ir1，于反相位线
Figure GDA0002677684590000332
上接收到数值较大的第二读取电流Ir2，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管 A2(第二存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
另外，利用差动感测运算(differential sensing operation)，也可以用来决定随机码中的一个位(one bit)。举例来说，当第一读取电流Ir1大于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第一存储状态；反之，当第一读取电流Ir1小于第二读取电流Ir2时，OTP存储器胞c1可被决定为具有第二存储状态。
请参照图19A，其所绘示为本发明第六实施例OTP存储器胞所组成的阵列结构的等效电路图。
如图19A，阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图17A。相同地，每一个OTP存储器胞c11～c22中皆包括一第一选择晶体管S1、一第二选择晶体管S2、一第一反熔丝晶体管A1与一第二反熔丝晶体管A2、第一开关晶体管W1、第二开关晶体管W2、隔离晶体管O。
请参照图19B至图19C，其所绘示为本发明第六实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c12为选定存储器胞(selected memory cell)来说明。
如图19B所示，对选定存储器胞c12进行编程动作时，提供接地电压(0V) 至第一位线BL1与第一反相位线
Figure GDA0002677684590000342
提供选择电压Vdd至第二字线WL2，提供第二电压V2至第二开关控制线SW2，提供第三电压V3至第二隔离控制线IG2，并同时提供编程电压Vpp至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，选择电压Vdd约为0.75V～3.6V。编程电压Vpp约为 3.6V～11V。第二电压V2大于等于选择电压Vdd且第二电压V2小于编程电压Vpp的3/4(3Vpp/4)，亦即Vdd≤V2<3Vpp/4。第三电压V3大于等于选择电压Vdd且第三电压V3小于编程电压Vpp的3/4(3Vpp/4)，亦即Vdd≤V3< 3Vpp/4。
再者，针对未选定存储器胞c11、c21、c22，提供第一电压V1至第二位线BL2与第二反相位线
Figure GDA0002677684590000341
提供接地电压(0V)至第一隔离控制线IG1、第一字线WL1与第一开关控制线SW1，并同时提供接地电压0V至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，第一电压V1大于等于选择电压Vdd，且第一电压V1小于编程电压Vpp的一半(Vpp/2)，亦即Vdd≤V1< Vpp/2。
如图19B所示，选定存储器胞c12中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图19B所示的选定存储器胞c12，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
同理，可以依序将OTP存储器胞c11、c21、c22设定为选定存储器胞并进行编程动作。详细运作原理不再赘述。
当选定存储器胞c12编程动作完成后，可进行读取动作来确认选定存储器胞c12中二个存储电路中的存储状态。如图19C所示，针对选定存储器胞 c12进行读取动作时，提供接地电压(0V)至第一位线BL1与第一反相位线
Figure GDA0002677684590000351
提供选择电压Vdd至第二字线WL2，提供第二电压V2至第二开关控制线 SW2，提供接地电压(0V)至第二隔离控制线IG2，并同时提供读取电压Vr至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c11、c21、c22，将第二位线BL2与第二反相位线
Figure GDA0002677684590000352
浮接(floating)，提供接地电压(0V)至第二字线WL2与第二开关控制线SW2，并同时提供接地电压0V至第一隔离控制线IG1、第一反熔丝控制线AF1与第二反熔丝控制线AF2。
在选定存储器胞c12中，由于第一反熔丝晶体管A1的栅极氧化层未破裂，因此于第一位线BL1上接收到数值约为0的第一读取电流，第一反相位线
Figure GDA0002677684590000353
上接收到数值较大的第二读取电流并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态，第二反熔丝晶体管A2(第二存储电路) 为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第七实施例
请参照图20A，其所绘示为本发明第七实施例OTP存储器胞的俯视图。图20B为本发明第七实施例OTP存储器胞沿着AA’方向的剖面图。图20C为本发明第七实施例OTP存储器胞的等效电路图。
如图20A与图20B所示，OTP存储器胞c1制作于P型井区(P-Well)PW。 P型井区PW的表面具有一栅极氧化层(gate oxide layer)730。在进行蚀刻工艺 (etching process)并在栅极氧化层730上形成开口(openig)后，在P型井区PW 的表面下方形成第一掺杂区710与第二掺杂区720。其中，上述二个掺杂区 710、720为N型掺杂区。本发明的第七实施例将OTP存储器胞c1制作于P 型井区PW，然而在此领域的技术人员也可以将OTP存储器胞c1制作于N型井区，而二个掺杂区为P型掺杂区，也可以实现本发明。
再者，第一栅极715形成于第一掺杂区710与第二掺杂区720之间的栅极氧化层730上方，第一栅极715连接至OTP存储器胞c1的字线(word line)WL。第二栅极725周围为第二掺杂区720，第二栅极725连接至OTP存储器胞c1的第一反熔丝控制线AF1。第三栅极735周围为第二掺杂区720，第三栅极735连接至OTP存储器胞c1的第二反熔丝控制线AF2。再者，上述三个栅极715、725、735为多晶硅(poly-silicon)栅极或者金属栅极。
另外，第一金属层740经由穿透洞(via)连接至第一掺杂区710，第一金属层740作为OTP存储器胞c1的位线(bit line)BL。
如图20C所示，第一掺杂区710、第二掺杂区720与第一栅极715形成选择晶体管(select transistor)S；第二掺杂区720与第二栅极725形成第一反熔丝晶体管A1；第二掺杂区720与第三栅极735形成第二反熔丝晶体管A2。其中，第一反熔丝晶体管A1的漏极端(drain)与源极端(source)相互连接，第二反熔丝晶体管A2的漏极端(drain)与源极端(source)相互连接。再者，由于漏极端(drain)与源极端(source)相互连接，所以第一反熔丝晶体管A1可视为一电容器(capacitor)。同理，第二反熔丝晶体管A2也可视为另一电容器。
再者，选择晶体管S的第一漏源端连接至位线BL，选择晶体管S的栅极端连接至字线WL；第一反熔丝晶体管A1的第一漏源端与第二漏源端连接至选择晶体管S的第二漏源端，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的第一漏源端与第二漏源端连接至选择晶体管的第二漏源端，第二反熔丝晶体管A2的栅极端连接至第二反熔丝控制线AF2。
根据本发明的第七实施例，OTP存储器胞c1中有二个存储电路，即第一反熔丝晶体管A1与第二反熔丝晶体管A2。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1与第二反熔丝晶体管A2会同时承受高电压 (voltage stress)，并使得第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层730破裂(rupture)而改变存储状态。在进行读取动作时，依序读取第一反熔丝晶体管A1与第二反熔丝晶体管A2的存储状态，并以第一反熔丝晶体管A1的存储状态做为PUF技术的随机码。
请参照图21A至图21C，其所绘示为本发明第七实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图21A所示，在编程动作时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WL，并同时提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，选择电压Vdd约在0.75V与(2Vpp/3)之间，编程电压Vpp约为3.6V～11V。
当字线WL接收选择电压Vdd，位线BL接收接地电压时，选择晶体管S 开启，使得第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图21A所示的OTP存储器胞c1，在编程动作时，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2的栅极氧化层未破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行二次读取动作来确认二个存储电路中的存储状态。如图21B所示，在第一次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层已经破裂，因此在位线BL上接收到大数值的第一读取电流Ir1，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图21C所示，在第二次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供接地电压(0V)至第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线AF2。
由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在位线BL上接收到数值接近0的第二读取电流Ir2，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
请参照图22A，其所绘示为本发明第七实施例OTP存储器胞所组成的阵列结构的等效电路图。阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图20A。相同地，每一个 OTP存储器胞c11～c22中皆包括一选择晶体管、一第一反熔丝晶体管A1与一第二反熔丝晶体管A2。
请参照图22B至图22D，其所绘示为本发明第七实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c21为选定存储器胞(selected memory cell)来说明。
如图22B所示，对选定存储器胞c21进行编程动作时，提供接地电压(0V) 至第二位线BL2，提供选择电压Vdd至第一字线WL1，并同时提供编程电压 Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。其中，选择电压 Vdd约在0.75V与(2Vpp/3)之间，编程电压Vpp约为3.6V～11V。
再者，针对未选定存储器胞c11、c12、c22，提供一第一电压V1至第一位线BL1，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，第一电压V1大于等于选择电压Vdd，且第一电压V1小于编程电压Vpp的一半(Vpp/2)。亦即， Vdd≤V1<Vpp/2。
如图22B所示，选定存储器胞c21中，第一反熔丝晶体管A1与第二反熔丝晶体管A2的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1与第二反熔丝晶体管A2其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图22B所示的选定存储器胞c21，第一反熔丝晶体管A1的栅极氧化层未破裂，而第二反熔丝晶体管A2的栅极氧化层破裂。
同理，可以依序将OTP存储器胞c11、c12、c22设定为选定存储器胞并进行编程动作。详细运作原理不再赘述。
当选定存储器胞c21编程动作完成后，可进行二次读取动作来确认选定存储器胞c21中二个存储电路中的存储状态。如图22C所示，针对选定存储器胞c21进行第一次读取动作时，提供接地电压(0V)至第二位线BL2，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c11、c12、c22，将第一位线BL1浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c21中，由于第一反熔丝晶体管A1的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第一读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态。
如图22D所示，针对选定存储器胞c21进行第二次读取动作时，提供接地电压(0V)至第二位线BL2，提供选择电压Vdd至第一字线WL1，并同时提供接地电压0V第一反熔丝控制线AF1，提供读取电压Vr至第二反熔丝控制线AF2。
再者，针对未选定存储器胞c11、c12、c22，将第一位线BL1浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第三反熔丝控制线AF3与第四反熔丝控制线AF4。
在选定存储器胞c21中，由于第二反熔丝晶体管A2的栅极氧化层已经破裂，因此在第一位线BL1上接收到大数值的第二读取电流，并据以判定第二反熔丝晶体管A2(第二存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)以及第二反熔丝晶体管A2(第二存储电路)的存储状态决定随机码中的一个位(one bit)，并用于 PUF技术。
根据以上的说明，利用二次的读取动作来分别确认二个存储电路的存储状态，并据以决定随机码中的一个位(one bit)。然而，由于二个存储电路的存储状态为互补的存储状态，所以也可以仅读取单一个存储电路的存储状态，即决定随机码中的一个位。
再者，当存储器胞阵列结构中的4个OTP存储器胞c11～c22皆进行编程动作以及读取动作之后，即可产生4个位的随机码，用于PUF技术。
第八实施例
请参照图23A，其所绘示为本发明第八实施例OTP存储器胞的俯视图。图23B为本发明第八实施例OTP存储器胞的等效电路图。
如图23A，OTP存储器胞c1包括一P型井区PW，且P型井区PW的表面具有一栅极氧化层(未绘示)。OTP存储器胞c1中的第一掺杂区810、第二掺杂区820与第三掺杂区830形成于P型井区PW的表面下方。另外，第一栅极812形成于第一掺杂区810与第二掺杂区820之间的栅极氧化层上方，第一栅极812连接至OTP存储器胞c1的字线(word line)WL。第二栅极814、第三栅极816、第四栅极822、第五栅极824周围为第二掺杂区820，第二栅极814连接至OTP存储器胞c1的第一反熔丝控制线AF1，第三栅极816连接至OTP存储器胞c1的第二反熔丝控制线AF2，第四栅极822连接至OTP 存储器胞c1的第三反熔丝控制线AF3，第五栅极824连接至OTP存储器胞 c1的第四反熔丝控制线AF4。第六栅极826形成于第二掺杂区820与第三掺杂区830之间的栅极氧化层上方，第六栅极826连接至OTP存储器胞c1的字线WL。
另外，第一金属层840经由二个穿透洞(via)连接至第一掺杂区810与第三掺杂区域830，第一金属层840作为OTP存储器胞c1的位线(bit line)BL。第二金属层842连接至第栅极812与第六栅极826。
如图23B所示，第一掺杂区810、第二掺杂区820与第一栅极812形成第一选择晶体管(select transistor)S1；第二掺杂区820、第三掺杂区830与第六栅极826形成第二选择晶体管(select transistor)S2。第二掺杂区820与第二栅极814形成第一反熔丝晶体管A1；第二掺杂区820与第三栅极816形成第二反熔丝晶体管A2；第二掺杂区820与第四栅极822形成第三反熔丝晶体管 A3；第二掺杂区820与第五栅极824形成第四反熔丝晶体管A4。其中，第一反熔丝晶体管A1的漏极端与源极端相互连接，第二反熔丝晶体管A2的漏极端与源极端相互连接，第三反熔丝晶体管A3的漏极端与源极端相互连接，第四反熔丝晶体管A4的漏极端与源极端相互连接。再者，四个熔丝晶体管 A1～A4可视为四个电容器。
再者，第一选择晶体管S1的第一漏源端连接至位线BL，第一选择晶体管S1的栅极端连接至字线WL；第一反熔丝晶体管A1的第一漏源端与第二漏源端连接至第一选择晶体管S1的第二漏源端，第一反熔丝晶体管A1的栅极端连接至第一反熔丝控制线AF1；第二反熔丝晶体管A2的第一漏源端与第二漏源端连接至第一选择晶体管S1的第二漏源端，第二反熔丝晶体管A2 的栅极端连接至第二反熔丝控制线AF2。第二选择晶体管S2的第一漏源端连接至位线BL，第二选择晶体管S2的栅极端连接至字线WL；第三反熔丝晶体管A3的第一漏源端与第二漏源端连接至第二选择晶体管S2的第二漏源端，第三反熔丝晶体管A3的栅极端连接至第三反熔丝控制线AF3；第四反熔丝晶体管A4的第一漏源端与第二漏源端连接至第二选择晶体管S2的第二漏源端，第四反熔丝晶体管A4的栅极端连接至第四反熔丝控制线AF4。
根据本发明的第八实施例，OTP存储器胞c1中有四个存储电路，即第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4。当OTP存储器胞c1进行编程动作时，第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4会同时承受高电压(voltage stress)，并使得第一反熔丝晶体管A1、第二反熔丝晶体管 A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4其中之一的栅极氧化层裂(rupture)而改变存储状态。在进行读取动作时，依序读取第一反熔丝晶体管 A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4 的存储状态，并决定PUF技术的随机码。
请参照图24A至图24E，其所绘示为本发明第八实施例OTP存储器胞用于PUF技术时的编程动作以及读取动作的示意图。
如图24A所示，在编程动作时，提供接地电压(0V)至位线BL，提供选择电压Vdd至字线WL，并同时提供编程电压Vpp至第一反熔丝控制线AF1、第二反熔丝控制线AF2、第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，选择电压Vdd约在0.75V至(2Vpp/3)之间，编程电压Vpp约为3.6V～11V。
当字线WL接收选择电压Vdd，位线BL接收接地电压时，第一选择晶体管S1与第二选择晶体管S2开启，使得第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4的栅极氧化层上同时承受了Vpp的偏压。由于编程电压Vpp已超过栅极氧化层的耐压范围，所以第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3、第四反熔丝晶体管A4其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。
由于OTP存储器胞c1的制造变异，在编程动作时，并无法预测OTP存储器胞c1中哪个反熔丝晶体管的栅极氧化层会破裂，因此本发明的OTP存储器胞c1可运用于PUF技术。举例来说，如图24A所示的OTP存储器胞c1，在编程动作时，第四反熔丝晶体管A4的栅极氧化层破裂，而第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3的栅极氧化层未破裂。
再者，当OTP存储器胞c1编程动作完成后，可进行四次读取动作来确认四个存储电路中的存储状态。如图24B所示，在第一次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2、第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
由于第一反熔丝晶体管A1的栅极氧化层未破裂，因此在位线BL上接收到数值约为0的第一读取电流Ir1，并据以判定第一反熔丝晶体管A1(第一存储电路)为高电阻值的第二存储状态。
如图24C所示，在第二次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第二反熔丝控制线AF2，提供接地电压(0V)至第一反熔丝控制线AF1、第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在位线BL上接收到数值约为0的第二读取电流Ir2，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
如图24D所示，在第三次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第三反熔丝控制线AF3，提供接地电压(0V)至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
由于第三反熔丝晶体管A3的栅极氧化层未破裂，因此在位线BL上接收到数值约为0的第一读取电流Ir3，并据以判定第三反熔丝晶体管A3(第三存储电路)为高电阻值的第二存储状态。
如图24E所示，在第四次读取动作时，提供接地电压(0V)至位线BL，提供选择电压(select voltage)Vdd至字线WL，并同时提供读取电压Vr至第四反熔丝控制线AF4，提供接地电压(0V)至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第三反熔丝控制线AF3。其中，读取电压Vr约为0.75V～3.6V。
由于第四反熔丝晶体管A4的栅极氧化层破裂，因此在位线BL上接收到数值较大的第四读取电流Ir4，并据以判定第四反熔丝晶体管A4(第四存储电路)为低电阻值的第一存储状态。
接着，即可根据第一反熔丝晶体管A1(第一存储电路)、第二反熔丝晶体管A2(第二存储电路)、第三反熔丝晶体管A3(第三存储电路)以及第四反熔丝晶体管A4(第四存储电路的存储状态决定随机码中的二个位(two bit)，并用于 PUF技术。
根据以上的说明，利用四次的读取动作来决定随机码中的二个位。
请参照图25A，其所绘示为本发明第八实施例OTP存储器胞所组成的阵列结构的等效电路图。
如图25A所示，阵列结构由2×2个OTP存储器胞c11～c22所组成。基本上，每个OTP存储器胞c11～c22的构造类似于图23A。相同地，每一个 OTP存储器胞c11～c22中皆包括一第一选择晶体管S1、一第二选择晶体管S2、一第一反熔丝晶体管A1、一第二反熔丝晶体管A2、一第三反熔丝晶体管A3 与一第四反熔丝晶体管A4。
请参照图25B至图25F，其所绘示为本发明第八实施例OTP存储器胞所组成的存储器胞阵列结构用于PUF技术时的编程动作以及读取动作的示意图。以下以OTP存储器胞c11为选定存储器胞(selected memory cell)来说明。
如图25B所示，对选定存储器胞c11进行编程动作时，提供接地电压(0V) 至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供编程电压 Vpp至第一反熔丝控制线AF1、第二反熔丝控制线AF2、第三反熔丝控制线 AF3与第四反熔丝控制线AF4。其中，选择电压Vdd约在0.75V至(2Vpp/3) 之间，编程电压Vpp约为3.6V～11V。
再者，针对未选定存储器胞c12、c21、c22，提供一第一电压V1至第二位线BL1，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第五反熔丝控制线AF5、第六反熔丝控制线AF6、第七反熔丝控制线AF7与第八反熔丝控制线AF8。其中，第一电压V1大于等于选择电压Vdd，且第一电压V1小于编程电压Vpp的一半(Vpp/2)。亦即，Vdd≤V1<Vpp/2。
如图25B所示，选定存储器胞c11中，第一反熔丝晶体管A1、第二反熔丝晶体管A2、第三反熔丝晶体管A3与第四反熔丝晶体管A4的栅极氧化层上同时承受了Vpp的偏压。因此，第一反熔丝晶体管A1、第二反熔丝晶体管 A2、第三反熔丝晶体管A3与第四反熔丝晶体管A4其中之一的栅极氧化层会破裂，而破裂的栅极氧化层即形成一低电阻。举例来说，如图25B所示的选定存储器胞c11，第一反熔丝晶体管A1的栅极氧化层破裂，而第二反熔丝晶体管A2、第三反熔丝晶体管A3与第四反熔丝晶体管A4的栅极氧化层未破裂。
同理，可以依序将OTP存储器胞c12、c21、c22设定为选定存储器胞并进行编程动作。详细运作原理不再赘述。
当选定存储器胞c11编程动作完成后，可进行四次读取动作来确认选定存储器胞c11中四个存储电路中的存储状态。如图25C所示，针对选定存储器胞c11进行第一次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压(0V)至第二反熔丝控制线AF2、第三反熔丝控制线AF3 与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第五反熔丝控制线AF5、第六反熔丝控制线AF6、第七反熔丝控制线AF7与第八反熔丝控制线AF8。
在选定存储器胞c11中，由于第一反熔丝晶体管A1的栅极氧化层破裂，因此在第一位线BL1上接收到数值较大的第一读取电流，并据以判定第一反熔丝晶体管A1(第一存储电路)为低电阻值的第一存储状态。
如图25D所示，针对选定存储器胞c11进行第二次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第二反熔丝控制线AF2，提供接地电压(0V)至第一反熔丝控制线AF1、第三反熔丝控制线AF3与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第五反熔丝控制线AF5、第六反熔丝控制线AF6、第七反熔丝控制线AF7与第八反熔丝控制线AF8。
在选定存储器胞c11中，由于第二反熔丝晶体管A2的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第二读取电流，并据以判定第二反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
如图25E所示，针对选定存储器胞c11进行第三次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第三反熔丝控制线AF3，提供接地电压(0V)至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第四反熔丝控制线AF4。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第五反熔丝控制线AF5、第六反熔丝控制线AF6、第七反熔丝控制线AF7与第八反熔丝控制线AF8。
在选定存储器胞c11中，由于第三反熔丝晶体管A3的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第三读取电流，并据以判定第三反熔丝晶体管A3(第三存储电路)为高电阻值的第二存储状态。
如图25F所示，针对选定存储器胞c11进行第四次读取动作时，提供接地电压(0V)至第一位线BL1，提供选择电压Vdd至第一字线WL1，并同时提供读取电压Vr至第四反熔丝控制线AF4，提供接地电压(0V)至第一反熔丝控制线AF1、第二反熔丝控制线AF2与第三反熔丝控制线AF3。其中，读取电压Vr约为0.75V～3.6V。
再者，针对未选定存储器胞c12、c21、c22，将第二位线BL2浮接(floating)，提供接地电压0V至第二字线WL2，并同时提供接地电压0V至第五反熔丝控制线AF5、第六反熔丝控制线AF6、第七反熔丝控制线AF7与第八反熔丝控制线AF8。
在选定存储器胞c11中，由于第四反熔丝晶体管A4的栅极氧化层未破裂，因此在第一位线BL1上接收到数值约为0的第四读取电流，并据以判定第四反熔丝晶体管A2(第二存储电路)为高电阻值的第二存储状态。
综上所述，本发明提出一种用于物理不可复制(PUF)技术的OTP存储器胞及其阵列结构。在上述的各种实施例中，可以归纳为二种类型的OTP存储器胞。请参照图26，其所绘示为第一种类型的OTP存储器胞。本发明的第一实施例、第五实施例、第七实施例、第八实施例皆属于第一种类型的OTP存储器胞。
如图26所示，OTP存储器胞c1中包括一选择电路900、一第一反熔丝存储电路902与一第二反熔丝存储电路904。选择电路900连接至一位线BL 与一字线WL。另外，选择电路900至少连接至二个反熔丝存储电路。如图 26所示，第一反熔丝存储电路902连接至第一反熔丝控制线AF1与选择电路 900；第二反熔丝存储电路904连接至第二反熔丝控制线AF2与选择电路900。
由本发明的实施例可知，第一反熔丝存储电路902与第二反熔丝存储电路904在半导体中设计为互相对称的配置。再者，选择电路900包括至少一选择晶体管；且每一个反熔丝存储电路902、904中包括至少一反熔丝晶体管。当然，选择电路900中也可以包括选择晶体管与开关晶体管，而每一个反熔丝存储电路902、904中包括更多的反熔丝晶体管连接至对应的反熔丝控制线。
当OTP存储器胞c1进行编程动作时，提供选择电压Vdd至字线WL，提供接地电压0V至位线BL，提供编程电压Vpp至第一反熔丝控制线AF1 与第二反熔丝控制线AF2。选择电路900提供接地电压0V至第一反熔丝存储电路902与第二反熔丝存储电路904，使得第一反熔丝存储电路902与第二反熔丝存储电路904承受编程电压，并使得第一反熔丝存储电路902与第二反熔丝存储电路904其中之一改变其存储状态。
当OTP存储器胞c1进行读取动作时，提供选择电压Vdd至字线WL，提供接地电压0V至位线BL，提供读取电压Vr至第一反熔丝控制线AF1，提供接地电压0V至第二反熔丝控制线AF2。使得第一反熔丝存储电路902 产生第一读取电流至位线BL，用以确认第一反熔丝存储电路902为一第一存储状态或者一第二存储状态，并据以作为PUF技术中随机码的一个位。除此之外，也可经由测量存储电路中反熔丝晶体管的栅极氧化层的电压降(voltage drop)来决定存储电路的存储状态。
换句话说，对OTP存储器胞c1进行编程动作时，所有的反熔丝存储电路会接收相同的预定电压，使得这些反熔丝存储电路中的其中之一改变存储状态。再者，对OTP存储器胞c1进行读取动作时，所有反熔丝存储电路会被读取并记录其存储状态。亦即，所有反熔丝存储电路的破裂状态(ruptured condition)会被确认。在本发明中，由于制造变异，造成编程OTP存储器胞时的各种无法预期的破裂状态发生。因此，随机码即可根据破裂状态来产生。
请参照图27，其所绘示为第二种类型的OTP存储器胞。本发明的第二实施例、第六实施例皆属于第二种类型的OTP存储器胞。
OTP存储器胞c1中包括一选择电路910、一第一反熔丝存储电路912、一第二反熔丝存储电路914与一隔离电路916。选择电路910连接至一位线 BL、一反相位线
Figure GDA0002677684590000471
与一字线WL。选择电路910至少连接至二个反熔丝存储电路。如图27所示，第一反熔丝存储电路912连接于第一反熔丝控制线AF1、隔离电路916与选择电路910；第二反熔丝存储电路914连接于第二反熔丝控制线AF2、隔离电路916、与选择电路910。
由本发明的实施例可知，第一反熔丝存储电路912与第二反熔丝存储电路914在半导体中设计为互相对称的配置。再者，选择电路910包括至少一选择晶体管；且每一个反熔丝存储电路912、914中包括至少一反熔丝晶体管；且隔离电路916包括一隔离晶体管。当然，选择电路中也可以包括选择晶体管与开关晶体管，而每一个反熔丝存储电路902、904中包括更多的反熔丝晶体管连接至对应的反熔丝控制线，隔离电路916包括更多的隔离晶体管。
当OTP存储器胞c1进行编程动作时，提供选择电压Vdd至字线WL，提供接地电压0V至位线BL与反相位线
Figure GDA0002677684590000472
提供导通电压至隔离控制线IG，提供编程电压Vpp至第一反熔丝控制线AF1与第二反熔丝控制线AF2。
隔离电路916连接第一反熔丝存储电路912与第二反熔丝存储电路914。且选择电路910提供接地电压0V至第一反熔丝存储电路912与第二反熔丝存储电路914，使得第一反熔丝存储电路912与第二反熔丝存储电路914承受编程电压，并使得第一反熔丝存储电路912与第二反熔丝存储电路914其中之一改变其存储状态。
当OTP存储器胞c1进行读取动作时，提供选择电压Vdd至字线WL，提供接地电压0V至位线BL以及反相位线
Figure GDA0002677684590000473
提供读取电压Vr至第一反熔丝控制线AF1与第二反熔丝控制线AF2，提供未导通电压至隔离控制线IG，用以隔离两个反熔丝存储电路912、914。使得第一反熔丝存储电路912产生第一读取电流至位线BL，用以确认第一反熔丝存储电路912为一第一存储状态，使得第二反熔丝存储电路914产生第二读取电流至反相位线
Figure GDA0002677684590000474
用以确认第二反熔丝存储电路914为一第二存储状态。并以第一反熔丝存储电路912 的第一存储状态作为PUF技术中随机码的一个位。
另外，利用差动感测运算(differential sensing operation)来比较OTP存储器胞c1中第一读取电流Ir1与第二读取电流Ir2的大小，也可以用来决定随机码中的一个位(one bit)。
相同地，对OTP存储器胞c1进行编程动作时，所有的反熔丝存储电路会接收相同的预定电压，使得这些反熔丝存储电路中的其中之一改变存储状态。再者，对OTP存储器胞c1进行读取动作时，所有反熔丝存储电路会被读取并记录其存储状态。亦即，所有反熔丝存储电路的破裂状态(ruptured condition)会被确认。在本发明中，由于制造变异，造成编程OTP存储器胞时的各种无法预期的破裂状态发生。因此，随机码即可根据破裂状态来产生。
再者，上述的破裂状态(ruptured condition)可直接用来作为随机码。或者，可进一步处理破裂状态而成为随机码。例如，将破裂状态输入一对应表 (look-up table)后，产生随机码。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (20)

1.一种一次编程存储器胞，包括：
选择电路，连接至位线与字线；
第一反熔丝存储电路，连接至第一反熔丝控制线与该选择电路；以及
第二反熔丝存储电路，连接至第二反熔丝控制线与该选择电路；
其中，在编程动作时，提供选择电压至该字线，提供接地电压至该位线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；
其中，在读取动作时，提供该选择电压至该字线，提供该接地电压至该位线，提供读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝存储电路产生第一读取电流至该位线，用以确认该第一反熔丝存储电路为第一存储状态或者第二存储状态，并据以作为物理不可复制技术中随机码内的一个位。
2.如权利要求1所述的一次编程存储器胞，其中该选择电路包括第一选择晶体管与第二选择晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管；以及
其中，该第一选择晶体管的第一漏源端连接至该位线，该第一选择晶体管的栅极端连接至该字线，该第一反熔丝晶体管的第一漏源端连接至该第一选择晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第一漏源端连接至该第一反熔丝晶体管的第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线，该第二选择晶体管的第一漏源端连接至该第二反熔丝晶体管的第二漏源端，该第二选择晶体管的栅极端连接至该字线，该第二选择晶体管的第二漏源端连接至该位线。
3.如权利要求1所述的一次编程存储器胞，其中该选择电路包括第一选择晶体管、第二选择晶体管、第一开关晶体管与第二开关晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管；以及
其中，该第一选择晶体管的第一漏源端连接至该位线，该第一选择晶体管的栅极端连接至该字线，该第一开关晶体管的第一漏源端连接至该第一选择晶体管的第二漏源端，该第一开关晶体管的栅极端连接至开关控制线，该第一反熔丝晶体管的第一漏源端连接至该第一开关晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第一漏源端连接至该第一反熔丝晶体管的第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线，该第二开关晶体管的第一漏源端连接至该第二反熔丝晶体管的第二漏源端，该第二开关晶体管的栅极端连接至该开关控制线，该第二选择晶体管的第一漏源端连接至该第二开关晶体管的第二漏源端，该第二选择晶体管的栅极端连接至该字线，该第二选择晶体管的第二漏源端连接至该位线。
4.如权利要求1所述的一次编程存储器胞，其中该选择电路包括选择晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管；以及
其中，该选择晶体管的第一漏源端连接至该位线，该选择晶体管的栅极端连接至该字线，该第一反熔丝晶体管的第一漏源端与第二漏源端连接至该选择晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第一漏源端与第二漏源端连接至该选择晶体管的该第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线。
5.如权利要求1所述的一次编程存储器胞，其中该选择电路包括第一选择晶体管与第二选择晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管，该一次编程存储器胞还包括第三反熔丝晶体管与第四反熔丝晶体管；
其中，该第一选择晶体管的第一漏源端连接至该位线，该第一选择晶体管的栅极端连接至该字线，该第一反熔丝晶体管的第一漏源端与第二漏源端连接至该第一选择晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该第二反熔丝晶体管的第一漏源端与第二漏源端连接至该第一选择晶体管的该第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线；以及
其中，该第二选择晶体管的第一漏源端连接至该位线，该第二选择晶体管的栅极端连接至该字线，该第三反熔丝晶体管的第一漏源端与第二漏源端连接至该第二选择晶体管的第二漏源端，该第三反熔丝晶体管的栅极端连接至第三反熔丝控制线，该第四反熔丝晶体管的第一漏源端与第二漏源端连接至该第二选择晶体管的该第二漏源端，该第四反熔丝晶体管的栅极端连接至第四反熔丝控制线。
6.如权利要求1所述的一次编程存储器胞，其中该第一反熔丝存储电路与该第二反熔丝存储电路在半导体中设计为互相对称的配置。
7.一种一次编程存储器胞，包括：
选择电路，连接至位线、反相位线与字线；
隔离电路，连接至隔离控制线；
第一反熔丝存储电路，连接至第一反熔丝控制线、该隔离电路与该选择电路；以及
第二反熔丝存储电路，连接于第二反熔丝控制线、该隔离电路与该选择电路；
其中，在编程动作时，提供选择电压至该字线，提供接地电压至该位线与该反相位线，提供导通电压至该隔离控制线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该隔离电路连接该第一反熔丝存储电路与该第二反熔丝存储电路，该选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；
其中，在读取动作时，提供该选择电压至该字线，提供该接地电压至该位线以及该反相位线，提供读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供未导通电压至该隔离控制线，使得该第一反熔丝存储电路产生第一读取电流至位线，该第二反熔丝存储电路产生第二读取电流至该反相位线，并据以决定物理不可复制技术中随机码内的一个位。
8.如权利要求7所述的一次编程存储器胞，其中该选择电路包括第一选择晶体管与第二选择晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管，该隔离电路包括隔离晶体管；以及
其中，该第一选择晶体管的第一漏源端连接至该位线，该第一选择晶体管的栅极端连接至该字线，该第一反熔丝晶体管的第一漏源端连接至该第一选择晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该隔离晶体管的漏源端连接至该第一反熔丝晶体管的第二漏源端，该隔离晶体管的栅极连接至该隔离控制线；该第二反熔丝晶体管的第一漏源端连接至该隔离晶体管的第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线，该第二选择晶体管的第一漏源端连接至该第二反熔丝晶体管的第二漏源端，该第二选择晶体管的栅极端连接至该字线，该第二选择晶体管的第二漏源端连接至该反相位线。
9.如权利要求7所述的一次编程存储器胞，其中该选择电路包括第一选择晶体管、第二选择晶体管、第一开关晶体管与第二开关晶体管，该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管，该隔离电路包括隔离晶体管；以及
其中，该第一选择晶体管的第一漏源端连接至该位线，该第一选择晶体管的栅极端连接至该字线，该第一开关晶体管的第一漏源端连接至该第一选择晶体管的第二漏源端，该第一开关晶体管的栅极端连接至开关控制线，该第一反熔丝晶体管的第一漏源端连接至该第一开关晶体管的第二漏源端，该第一反熔丝晶体管的栅极端连接至该第一反熔丝控制线，该隔离晶体管的第一漏源端连接至该第一反熔丝晶体管的第二漏源端，该隔离晶体管的栅极端连接至该隔离控制线，该第二反熔丝晶体管的第一漏源端连接至该隔离晶体管的第二漏源端，该第二反熔丝晶体管的栅极端连接至该第二反熔丝控制线，该第二开关晶体管的第一漏源端连接至该第二反熔丝晶体管的第二漏源端，该第二开关晶体管的栅极端连接至开关控制线，该第二选择晶体管的第一漏源端连接至该第二开关晶体管的第二漏源端，该第二选择晶体管的栅极端连接至该字线，该第二选择晶体管的第二漏源端连接至该反相位线。
10.如权利要求7所述的一次编程存储器胞，其中该第一反熔丝存储电路与该第二反熔丝存储电路在半导体中设计为互相对称的配置。
11.一种一次编程存储器胞，包括：
第一反熔丝晶体管，具有第一漏源端连接至位线，栅极连接于第一反熔丝控制线，其中该第一反熔丝晶体管的该栅极具有栅极氧化层，且该第一反熔丝晶体管的该栅极氧化层中第一区域的厚度小于第二区域的厚度；以及
第二反熔丝晶体管，具有第一漏源端连接至该第一反熔丝晶体管的第二漏源端，栅极连接于第二反熔丝控制线 ，第二漏源端连接至该位线，其中该第二反熔丝晶体管的该栅极具有栅极氧化层，且该第二反熔丝晶体管的该栅极氧化层中第三区域的厚度小于第四区域的厚度；
其中，在编程动作时，提供接地电压至该位线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，使得该第一反熔丝晶体管与该第二反熔丝晶体管承受该编程电压，并使得该第一反熔丝晶体管与该第二反熔丝晶体管其中之一改变其存储状态；
其中，在读取动作时，提供该接地电压至该位线，提供读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝晶体管产生第一读取电流至该位线，用以确认该第一反熔丝晶体管为第一存储状态或者第二存储状态，并据以决定物理不可复制技术中随机码内的一个位。
12.一种一次编程存储器胞，包括：
第一反熔丝晶体管，具有第一漏源端连接至位线，栅极连接于第一反熔丝控制线，其中该第一反熔丝晶体管的该栅极具有栅极氧化层，且该第一反熔丝晶体管的该栅极氧化层中第一区域的厚度小于第二区域的厚度；
隔离晶体管，具有第一漏源端连接至该第一反熔丝晶体管的第二漏源端，栅极连接于隔离控制线；以及
第二反熔丝晶体管，具有第一漏源端连接至该隔离晶体管的第二漏源端，栅极连接于第二反熔丝控制线 ，第二漏源端连接至反相位线，其中该第二反熔丝晶体管的该栅极具有栅极氧化层，且该第二反熔丝晶体管的该栅极氧化层中第三区域的厚度小于第四区域的厚度；
其中，在编程动作时，提供接地电压至该位线与该反相位线，提供导通电压至该隔离控制线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该隔离晶体管连接该第一反熔丝晶体管与该第二反熔丝晶体管，使得该第一反熔丝晶体管与该第二反熔丝晶体管承受该编程电压，并使得该第一反熔丝晶体管与该第二反熔丝晶体管其中之一改变其存储状态；
其中，在读取动作时，提供该接地电压至该位线以及该反相位线，提供读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供未导通电压至该隔离控制线，使得该第一反熔丝晶体管产生第一读取电流至位线，该第二反熔丝晶体管产生第二读取电流至该反相位线，并据以决定物理不可复制技术中随机码内的一个位。
13.一种存储器阵列结构，连接至第一位线、第一字线、第一反熔丝控制线与第二反熔丝控制线，该存储器阵列结构包括第一一次编程存储器胞与第二一次编程存储器胞：
该第一一次编程存储器胞，包括：
第一选择电路，连接至该第一位线与该第一字线；
第一反熔丝存储电路，连接至该第一反熔丝控制线与该第一选择电路；以及
第二反熔丝存储电路，连接至该第二反熔丝控制线与该第一选择电路；
该第二一次编程存储器胞，包括：
第二选择电路，连接至该第一位线与第二字线；
第三反熔丝存储电路，连接至第三反熔丝控制线与该第二选择电路；以及
第四反熔丝存储电路，连接至第四反熔丝控制线与该第二选择电路；
其中，在编程动作时，提供选择电压至该第一字线，提供接地电压至该第一位线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该第一选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；
其中，在读取动作时，提供该选择电压至该第一字线，提供该接地电压至该第一位线，提供读取电压至该第一反熔丝控制线，提供该接地电压至该第二反熔丝控制线，使得该第一反熔丝存储电路产生第一读取电流至该第一位线，用以确认该第一反熔丝存储电路为第一存储状态或者第二存储状态，并据以作为物理不可复制技术中随机码内的一个位。
14.如权利要求13所述的存储器阵列结构，还包括第三一次编程存储器胞，包括：
第三选择电路，连接至第二位线与该第一字线；
第五反熔丝存储电路，连接至该第一反熔丝控制线与该第三选择电路；以及
第六反熔丝存储电路，连接至该第二反熔丝控制线与该第三选择电路。
15.一种存储器阵列结构，连接至第一位线、第一反相位线、第一字线、第一隔离控制线、第一反熔丝控制线与第二反熔丝控制线，该存储器阵列结构包括第一一次编程存储器胞与第二一次编程存储器胞：
该第一一次编程存储器胞，包括：
第一选择电路，连接至该第一位线、该第一反相位线与该第一字线；
第一隔离电路，连接至该第一隔离控制线；
第一反熔丝存储电路，连接至该第一反熔丝控制线、该第一隔离电路与该第一选择电路；以及
第二反熔丝存储电路，连接于该第二反熔丝控制线、该第一隔离电路与该第一选择电路；
该第二一次编程存储器胞，包括：
第二选择电路，连接至该第一位线、该第一反相位线与第二字线；
第二隔离电路，连接至第二隔离控制线；
第三反熔丝存储电路，连接至第三反熔丝控制线、该第二隔离电路与该第二选择电路；以及
第四反熔丝存储电路，连接于第四反熔丝控制线、该第二隔离电路与该第二选择电路；
其中，在编程动作时，提供选择电压至该第一字线，提供接地电压至该第一位线与该第一反相位线，提供导通电压至该第一隔离控制线，提供编程电压至该第一反熔丝控制线与该第二反熔丝控制线，该第一隔离电路连接该第一反熔丝存储电路与该第二反熔丝存储电路，该第一选择电路提供该接地电压至该第一反熔丝存储电路与该第二反熔丝存储电路，使得该第一反熔丝存储电路与该第二反熔丝存储电路承受该编程电压，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其存储状态；
其中，在读取动作时，提供该选择电压至该第一字线，提供该接地电压至该第一位线以及该第一反相位线，提供读取电压至该第一反熔丝控制线与该第二反熔丝控制线，提供未导通电压至该第一隔离控制线，使得该第一反熔丝存储电路产生第一读取电流至第一位线，该第二反熔丝存储电路产生第二读取电流至该第一反相位线，并据以决定物理不可复制技术中随机码内的一个位。
16.如权利要求15所述的存储器阵列结构，还包括第三一次编程存储器胞，包括：
第三选择电路，连接至第一位线、第二反相位线与该第一字线；
第三隔离电路，连接至该第一隔离控制线；
第五反熔丝存储电路，连接至该第一反熔丝控制线、该第三隔离电路与该第三选择电路；以及
第六反熔丝存储电路，连接于该第二反熔丝控制线、该第三隔离电路与该第三选择电路。
17.一种随机码的产生方法，包括下列步骤：
提供非易失性存储器胞，该非易失性存储器胞包括第一反熔丝存储电路与第二反熔丝存储电路，其中该第一反熔丝存储电路包括第一反熔丝晶体管，该第二反熔丝存储电路包括第二反熔丝晶体管；
同时提供预定电压至该第一反熔丝存储电路与该第二反熔丝存储电路，用以编程该非易失性存储器胞，使得该第一反熔丝晶体管与该第二反熔丝晶体管的栅极氧化层上同时承受了该预定电压的偏压，造成该第一反熔丝晶体管与该第二反熔丝晶体管其中之一的栅极氧化层破裂，并使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其破裂状态，其中于该第一反熔丝晶体管与该第二反熔丝晶体管其中之一的栅极氧化层破裂时，无法预测该第一反熔丝晶体管的栅极氧化层破裂或者该第二反熔丝晶体管的栅极氧化层破裂；
在该非易失性存储器胞中，先读取该第一反熔丝存储电路并确认该第一反熔丝存储电路的破裂状态，之后再确认该第二反熔丝存储电路的破裂状态；以及
根据该第一反熔丝存储电路与该第二反熔丝存储电路的破裂状态产生随机码。
18.如权利要求17所述的随机码的产生方法，其中根据该第一反熔丝存储电路所提供的读取电流或者是电压降来决定该第一反熔丝存储电路的破裂状态。
19.如权利要求17所述的随机码的产生方法，还包括将该第一反熔丝存储电路与该第二反熔丝存储电路的破裂状态输入一对应表并产生该随机码。
20.如权利要求17所述的随机码的产生方法，其中在编程该非易失性存储器胞时，由于该第一反熔丝存储电路与该第二反熔丝存储电路的制造变异，进而使得该第一反熔丝存储电路与该第二反熔丝存储电路其中之一改变其破裂状态。
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