JP3763775B2 - 電源立ち上がり時の動作を安定化したレベルコンバータ回路 - Google Patents
電源立ち上がり時の動作を安定化したレベルコンバータ回路 Download PDFInfo
- Publication number
- JP3763775B2 JP3763775B2 JP2001362632A JP2001362632A JP3763775B2 JP 3763775 B2 JP3763775 B2 JP 3763775B2 JP 2001362632 A JP2001362632 A JP 2001362632A JP 2001362632 A JP2001362632 A JP 2001362632A JP 3763775 B2 JP3763775 B2 JP 3763775B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- node
- circuit
- transistor
- high power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明は,低電源側の信号をより高い高電源側の信号に変換するレベルコンバータ回路に関し,特に電源立ち上がり時の動作を安定化したレベルコンバータ回路に関する。
【0002】
【従来の技術】
半導体集積回路は,内部回路の消費電力を低減するために,多電源が使用される。例えば,外部から供給される外部電源に対して,内部回路用のより低い内部電源を生成し,その内部電源を内部回路に供給して内部回路の消費電力を低減する。但し,内部回路により生成された出力信号は,低い内部電源の信号であるため,出力回路の前段でレベルコンバータ回路により高い外部電源の信号にレベルコンバートされる。また,他の例としては,多電源が使用される半導体集積回路において,低電源の第1の回路から高電源の第2の回路に信号が出力される場合,第1の回路の出力段で,レベルコンバート回路により低電源の信号から高電源の信号にレベルコンバートされる。
【0003】
図13は,従来のレベルコンバータ回路の回路図である。図中,低電源をVccL,高電源をVccHと表示する。また,Pチャネルトランジスタは引用符号Pで,Nチャネルトランジスタは引用符号Nでそれぞれ表す。更に,低電源VccLは例えば3V,高電源VccHは例えば5Vである。
【0004】
このレベルコンバータ回路では,低電源側の信号Aが高電源側の信号Xにレベル変換される。信号Aと,トランジスタP1,N2からなるインバータにより生成された逆相の信号/A(Aバー,以下同様)とが,レベルコンバート部10のトランジスタN6,N4のゲートに供給される。レベルコンバート部10のトランジスタP3,P5は,ゲート,ドレインが交差接続され,ソースがそれぞれ高電源VccHに接続されている。そして,レベルコンバート部10のノード/Bが,高電源VccHに接続されたトランジスタP7,N8からなる出力バッファ回路に接続されている。
【0005】
通常動作では,低電源側の信号AがHレベル(3V)の時に,その逆相信号/AはLレベル(0V)となり,トランジスタN6が導通,トランジスタN4が非導通となり,ノード/BがLレベルに引き下げられる。従って,ノード/Bの引き下げに伴い,トランジスタP3が導通し,ノードBを高電源VccHのレベルに引き上げ,トランジスタP5は非導通となる。その結果,ノード/Bは完全に0Vとなり,出力バッファ回路のトランジスタN8は非導通,トランジスタP7は導通し,出力XはHレベル(5V)になる。つまり,低電源側の信号A(3V)が,高電源側の信号B(5V)に変換されたことになる。信号AがLレベルの時は,トランジスタN4が導通,トランジスタN6が非導通となり,上記と逆相の動きになり,出力XはLレベルになる。ノード/Bが高電源電位になることで,出力バッファ回路のトランジスタP7を完全にオフにすることができる。
【0006】
このようにレベルコンバータ回路では,レベルコンバート部10で,ゲート・ドレイン間が交差接続されたトランジスタP3,P5の一方のノードBにより,トランジスタP5の導通と非導通が制御され,他方のノード/Bに高電源レベルのHレベルが生成される。
【0007】
図14は,半導体集積回路の電源の関係を示す図である。低電源VccLは,通常,低電源生成回路12により高電源VccHから生成される。従って,電源投入時に高電源VccHが立ち上がる場合は,それに伴って低電源VccLの立ち上がることになる。一方,図13のレベルコンバートされた高電源側の信号Xは,低電源側の回路と高電源側の回路との間の出力回路14,16に入力され,出力回路14,16のより高い駆動能力により,出力OUT1,OUT2が駆動される。従って,この出力回路14,16の電源は高電源VccHになる。
【0008】
【発明が解決しようとする課題】
図15は,図13のレベルコンバータ回路の問題点を説明する図である。外部などから供給される高電源VccHが,電源投入などにより立ち上がる時,レベルコンバータ回路内のノードB,/Bが高電源レベルでもグランドレベルでもない中間レベルになり,出力バッファ回路のトランジスタP7,N8に貫通電流が流れる場合がある。それに伴い,高電源側の信号Xは,Hレベル(VccH)でもないLレベル(0V)でもない中間的なレベルになる場合がある。この信号Xの中間的なレベルは,更に,図14の出力回路14,16の大きな貫通電流を招く。
【0009】
即ち,高電源VccHの立ち上がりに伴って,低電源VccLも立ち上がるが,レベルコンバータ回路の最初の不安定な動作により生成される貫通電流により,低電源VccLの立ち上がりが不十分になる。その初期状態において,低電源側の信号A,/Aの一方が十分にHレベルに立ち上がることができずに,トランジスタN4,N6はどちらも導通することができない。かかる状態で高電源VccHが立ち上がると,ノードB,/Bの両方が,高電源VccHからトランジスタP3,P5の閾値電圧Vthだけ低いレベルで立ち上がってしまう(図15参照)。その為,ノードB,/Bは,中間的なレベルのままとなり,トランジスタP7,N8に貫通電流が流れ,高電源側の信号Xも中間的なレベルになり,その信号Xが供給される出力回路14,16の大きな貫通電流を招く。それにより,低電源発生回路12は低電源VccLを立ち上げることができず,その状態が継続してしまう。最悪の場合,電源投入後にデバイスが正常動作することができなくなる。
【0010】
そこで,本発明の目的は,電源立ち上がり時の動作を安定化したレベルコンバータ回路を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために,本発明の一つの側面は,低電源側の第1の信号を,低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,第1及び第2のトランジスタにそれぞれ接続され,高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタとを有し,更に,第1及び第3のトランジスタの間の第1のノードと,第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードを,高電源の立ち上がり時に,電流パスにより,グランド電位(または高電源電位)に引き下げる(または引き上げる)初期化回路を有する。
【0012】
上記の発明の好ましい実施例では,前記初期化回路は,前記第1のノードと第2のノードのいずれか一方のノードとグランドとの間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する初期化用トランジスタ回路を有する。
【0013】
上記の発明の別の好ましい実施例では,前記初期化回路は,前記第1のノードと第2のノードのいずれか一方のノードと高電源との間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する第1の初期化用トランジスタ回路と,前記第1のノードと第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通する第2の初期化用トランジスタ回路とを有する。
【0014】
更に,別の好ましい実施例では,前記初期化回路は,前記第1のノードと第2のノードのいずれか一方のノードと高電源との間に設けられ,前記高電源の立ち上がりに応答して前記一方のノードを高電源に引き上げるプルアップ回路と,前記第1のノードと第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通する第2の初期化用トランジスタ回路とを有する。
【0015】
そして,上記の好ましい実施例において,更に,高電源と前記一方のノードとの間に設けられた第1のカップリング容量を有することが好ましい。或いは,グランドと前記他方のノードとの間に設けられた第2のカップリング容量を有することが好ましい。上記第1及び第2のカップリング容量は,両方が設けられることが好ましい。
【0016】
上記の発明によれば,第1のノードと第2のノードのいずれか一方のノードを,高電源の立ち上がり時に,グランド電位(または高電源電位)に引き下げる(または引き上げる)初期化回路を有するので,高電源が立ち上がる時に低電源が立ち上がらなくても,第1及び第2のノードのいずれか一方が強制的にグランド電位(または高電源電位)に引き下げ(または引き上げ)られるので,そのノードが中間電位になって貫通電流が発生するのを防止することができる。
【0017】
【発明の実施の形態】
以下,図面を参照して本発明の実施の形態例を説明する。しかしながら,本発明の保護範囲は,以下の実施の形態例に限定されるものではなく,特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0018】
図1は,第1の実施の形態例におけるレベルコンバータ回路の回路図である。図13のレベルコンバータ回路に加えて,ノードBとグランドとの間に,トランジスタP11,P12,N13からなる初期化回路20が設けられている。そして,初期化回路20のトランジスタP11は,ノード/Aにより制御され,トランジスタP12はノード/Aと逆相のノードA1により制御され,トランジスタN13はノード/Bにより制御される。ノード/Aとその逆相信号A1を生成するためにトランジスタP9,N10からなるインバータが加えられているが,入力信号Aを直接トランジスタP12のゲートに印加しても良い。また,トランジスタP11とP12はいずれか1つのみでも良い。
【0019】
このレベルコンバータ回路において,入力信号AがLレベルの場合に,高電源VccHが立ち上がる時に,低電源VccLが遅れて立ち上がる場合または何らかの原因により低電源VccLが立ち上がることができない場合を考える。この場合は,低電源VccLが立ち上がらないことに伴い,入力信号AがLレベルであっても,ノード/Aの電位はLレベルのままとなる。同様に,ノードA1の電位もLレベルのままとなる。
【0020】
この状態の時に,図13において,トランジスタN4,N6が非導通になり,ノードB,/Bの電位が中間電位になっていた。図1のレベルコンバータ回路では,ノード/AとA1のLレベルにより,初期化回路20のトランジスタP11,P12が共に導通状態にされる。そして,その状態の時に,高電源VccHが立ち上がるにつれて,ノードB,/Bは共に,高電源VccHよりトランジスタP3,P5の閾値電圧Vth低い電位で立ち上がり,このノード/Bの立ち上がりに応答して,初期化回路20のトランジスタN13が導通し,その電流パスによりノードBの電位をグランド電位に引き下げることができる。
【0021】
つまり,低電源VccLが立ち上がらない状態で,トランジスタP11,P12が共に導通し,高電源VccHの立ち上がりに応答して,トランジスタN13が導通し,初期化回路20が導通し,一方のノードBを確実にグランド電位に引き下げる。ノードBがグランド電位になれば,通常のレベルコンバータ動作により,トランジスタP5が導通し,他方のノード/Bを高電源VccHの電位まで引き上げる。それに伴い,トランジスタP3は完全に非導通となる。このように,ノードB,/Bが中間電位で不確定状態になることが防止されるので,出力バッファ回路P7,N8の貫通電流がなくなり,出力信号XがLレベルに確定する。
【0022】
貫通電流がないことに伴い,やがて低電源VccLが立ち上がると,ノード/AはHレベル(VccLレベル)になり,初期化回路20のトランジスタP11が非導通状態になり,初期化回路20は非活性状態になる。その後は,入力信号Aの変動に応じて,本来のレベルコンバータ回路の動作となる。
【0023】
入力信号AがHレベルの場合でも初期化回路20の動作は同じである。但し,低電源VccLが立ち上がった後は,初期化回路20のトランジスタP12側が非導通になり,初期化回路が非活性状態になる。
【0024】
このように,初期化回路のトランジスタP11,P12には,本来逆相のノード/AとA1が供給されているので,通常動作状態では,必ず一方のトランジスタが非導通状態になり,初期化回路20を非活性状態にする。そして,本実施の形態例で問題視している状態,即ち,低電源VccLが立ち上がらない状態では,両トランジスタP11,P12が共に導通して,初期化回路20を活性状態にする。従って,高電源VccHの立ち上がりに応答して,トランジスタN13が導通して,ノードBをグランド電位に引き下げることができる。
【0025】
図2は,第1の実施の形態例における別のレベルコンバータ回路の回路図である。この例では,初期化回路20が,反対側のノード/Bとグランドとの間に設けられている。そして,初期化回路20のトランジスタP14,P15は,図1と同様にノード/AとA1とで制御され,トランジスタN16は,図1と逆のノードBにより制御される。従って,その動作は,図1と同じである。
【0026】
即ち,高電源VccHが立ち上がる時に,低電源VccLが遅れて立ち上がる場合または何らかの原因により低電源VccLが立ち上がることができない場合に,トランジスタP14,P15が共に導通状態になり,高電源VccHの立ち上がりに応答して立ち上がるノードBの中間電位に応答して,トランジスタN16が導通する。それにより,ノード/Bは中間電位からグランド電位に強制的に引き下げられ,他方のノードBは高電源VccHのレベルに引き上げられる。
【0027】
図3は,第2の実施の形態例におけるレベルコンバータ回路の回路図である。この例では,初期化回路20Aがレベルコンバータ部10の一方のノードBと高電源VccHとの間に設けられ,高電源VccHが立ち上がるが低電源VccLが立ち上がらない時にノードBを高電源側に引き上げる。この初期化回路20Aには,トランジスタP20,P21,P22が設けられる。そして,低電源VccLが立ち上がらない場合は,ノード/AとA1は共にLレベルであり,従って,トランジスタP21,P22は共に導通状態になる。その状態で,高電源VccHが立ち上がると,トランジスタP20も導通状態になり,初期化回路20Aは導通する。
【0028】
しかし,このトランジスタP20の導通状態は,レベルコンバータ部10のトランジスタP3と同等である。つまり,トランジスタP20のゲート電位は,グランドレベルになっておらず,従って,ノードBを完全に高電源VccHの電位に引き上げることはできない。但し,一方のノードBは,他方のノード/Bよりはより高い駆動動作により高電源VccHの電位に引き上げられる。つまり,ノードBは2つのトランジスタP3,P20により高電源VccH側に引き上げられ,ノード/Bは1つのトランジスタP5によってのみ高電源VccH側に引き上げられる。
【0029】
そこで,本実施の形態例では,更に,第2の初期化回路20Bを設けている。この初期化回路20Bは,ノードB,/Bとグランドとの間にそれぞれ設けられたトランジスタN23,N24を有する。このトランジスタN23,N24は,それぞれゲートとドレインとが交差接続されている。この第2の初期化回路20Bでは,第1の初期化回路20Aにより高電源VccH側に引き上げられたノードBに応答して,トランジスタN23が先に導通し,ノード/Bをグランド電位に引き下げる。トランジスタN24もノード/Bの立ち上がりに応答して導通しようとするが,トランジスタN23との競合に対して,十分導通することができず,ノード/Bの引き下げにより非導通になる。
【0030】
かくして,ノード/Bは確実にグランド電位に引き下げられ,それに伴い,ノードBはトランジスタP3を介して,確実に高電源VccH側に引き上げられる。その結果,ノードB,/Bが中間電位になって貫通電流が流れることが防止され,低電源VccLは高電源VccHに追従して立ち上がることができる。
【0031】
第2の初期化回路20BのトランジスタN23,N24は,通常動作時は,それぞれトランジスタN6,N4と同じように動作するので,通常動作に支障をきたすことはない。なお,図3の例では,第2の初期化回路20Bは,トランジスタN23のみでも良い。
【0032】
図4は,第2の実施の形態例における別のレベルコンバータ回路の回路図である。この回路では,図3と反対側のノード/Bと高電源VccHとの間に第1の初期化回路20Aが設けられている。ノードB,/Bとグランドとの間に第2の初期化回路20Bが設けられることは,図3の例と同じである。図3と同様に,第1の初期化回路20AはトランジスタP25,P26,P27を有し,第2の初期化回路20BはトランジスタN28,N29を有する。
【0033】
図4の回路の動作は,ノード/Bが高電源VccH側に引き上げられる点で異なるが,それ以外は図3と同じである。即ち,高電源VccHが立ち上がるが低電源VccLが立ち上がらない時に,第1の初期化回路20Aにより,ノード/BがノードBに比較してより強く高電源VccH側に引き上げられる。従って,第2の初期化回路20BでのトランジスタP28,P29の競合動作において,トランジスタN29がより導通し,より早くノードBをグランド電位に引き下げる。それに伴い,ノード/BはトランジスタP5を介して,完全に高電源VccH側に引き上げられる。
【0034】
図5は,第3の実施の形態例におけるレベルコンバータ回路の回路図である。この例では,高電源VccHが立ち上がるが低電源VccLが立ち上がらない時に,レベルコンバータ部10の一方のノード/Bを高電源VccH側に引き上げる第1の初期化回路30Aと,それに応答して他方のノードBをグランド電位に引き下げる第2の初期化回路30Bとを有する。
【0035】
第1の初期化回路30Aは,一方のノード/Bと高電源VccHとの間に設けられたプルアップ用の抵抗R1で構成され,第2の初期化回路30Bは,他方のノードBとグランドとの間に設けられたトランジスタN30で構成される。トランジスタN30のゲートは,一方のノード/Bに接続される。
【0036】
高電源VccHが立ち上がるが低電源VccLが立ち上がらない時に,2つのノードB,/Bは共にトランジスタP3,P4を介して高電源VccH側に引き上げられるが,ノード/Bは抵抗R1を介してより高いレベルに引き上げられる。それに応答して,ノード/BはノードBよりも先にトランジスタN30の閾値電圧Vthを越えるレベルになり,トランジスタN30が導通する。それに伴い,ノードBがグランド側に引き下げられ,トランジスタP5が導通し,ノード/Bが完全に高電源VccH側に引き上げられる。その結果,ノードB,/Bが中間電位になることが防止される。
【0037】
図5の回路において,通常動作時に入力信号AがHレベルでトランジスタN6が導通している間に,高電源VccH,抵抗R1,トランジスタN6を介して流れる貫通電流を抑制するために,抵抗R1の抵抗値は比較的高いく設定される。但し,抵抗R1の存在により,ノード/BとノードBとの間に引き上げレベルに差ができるように,その抵抗値が設定される。
【0038】
図5において,プルアップ用の抵抗R1をノードB側に設けて,トランジスタN30をノード/Bとグランドとの間に設けてもよい。その場合は,トランジスタN30のゲートは,ノードBに接続される。この場合も動作は,上記と同じである。
【0039】
図6は,第3の実施の形態例における別のレベルコンバータ回路の回路図である。この例は,図5の抵抗R1の代わりに,プルアップ用のトランジスタP31を設けた例である。このトランジスタP31は,ゲート・ドレイン間が接続されており,高電源VccHが立ち上がるが低電源VccLが立ち上がらない時に,ノード/Bを高電源VccHから閾値電圧Vth低いレベルに引き上げる。従って,ノード/Bは,トランジスタP31とP5により高電源VccH側に引き上げられて,ノードBよりも早く上昇する。それに伴い,トランジスタN30が導通して,ノードBをグランド電位に引き下げ,トランジスタP5を完全に導通させる。その結果,ノード/Bは高電源VccHのレベルまで引き上げられる。
【0040】
この例においても,プルアップ用トランジスタP31をノードB側に設けて,トランジスタN30をノード/Bとグランドとの間に設けてもよい。その場合は,トランジスタN30のゲートは,ノードBに接続される。この場合も動作は,上記と同じである。
【0041】
上記図5,図6に示した第3の実施の形態例において,電源VccHの立ち上がり時に過渡的にノード/Bが強制的に高電源VccHの電位に引き上げられるが,もし入力信号AがHレベルになっていれば,やがて,低電源VccLの立ち上がり後に,トランジスタN6が導通してノード/Bはグランド電位,ノードBは高電源電位に制御される。第1,第2の実施の形態例も同じである。
【0042】
図7,図8は,第1の実施の形態例の変形例を示す回路図である。図7のレベルコンバータ回路は,図1の構成に容量C1,C2を追加した例である。これらの容量は,高電源VccHが急峻に立ち上がる時にカップリング容量として動作し,交流的にノードBをグランド側に引き下げ,ノード/Bを高電源VccH側に引き上げる。それにより,ノードBと/Bとの間に過渡的に電位差を生じさせることができる。それに伴い,初期化回路20の動作と相まって,ノードBをグランド電位に,ノード/Bを高電源VccHの電位に急速に固定することができる。
【0043】
図8は,初期化回路20がノード/B側に設けられているので,カップリング用の容量C3,C4も,図7とは逆に設けられる。このカップリング動作により,高電源VccHが急峻に立ち上がる時に,ノードBをより高い電位にし,初期化回路20の動作と相まって,ノードBを高電源VccHの電位に,ノード/Bをグランド電位に急速に固定することができる。
【0044】
図9,図10は,第2の実施の形態例の変形例を示す回路図である。この例も,図7,8と同様に,図3,4の回路にカップリング用の容量C5,C6とC7,C8を追加した例である。これらのカップリング容量の動作により,図9においては,過渡的にノードBが高電源VccH側に引き上げられ,ノード/Bがグランド側に引き下げられ,それに伴い,ノードB,/BがHレベルとLレベルに急速に固定される。図10においては,ノードB,/Bが上記と逆の電位に急速に固定される。
【0045】
図11,図12は,第3の実施の形態例の変形例を示す回路図である。この例も,図7,8,図8,10と同様に,図5,6の回路にカップリング用の容量C9,C10とC11,C12を追加した例である。これらのカップリング容量の動作により,過渡的にノードBがグランド側に引き下げられ,ノード/Bが高電源VccH側に引き上げられ,それに伴い両ノードは急速にそれぞれの電位に固定される。
【0046】
図7〜図12において追加したカップリング容量は,これ単独だけでは,電源立ち上がり時のレベルコンバータ回路の不安定な動作を確実に防止することはできない。カップリング容量による交流パスにより過渡的にノードB,/B間に電位差を発生させても,低電源VccLが立ち上がらなければ,ノードB,/Bは共に中間電位になったままになるからである。従って,本実施の形態例の直流の電流パスを有する初期化回路を併設する必要がある。
【0047】
本実施の形態例の初期化回路を設けることにより,高電源VccHが立ち上がる時に,ノードB,/Bを急速にHレベル,Lレベルに固定することができる。図15にノードB,/Bのレベル変化を示した。図中,本発明のB,/Bとして示した波形が,ノードB,/Bのレベルの変化を示している。高電源VccHが立ち上がる初期の段階で,これらのノードの電位がHレベルとLレベルに固定されるので,従来のように中間電位になって貫通電流が流れ,ますます低電源VccLが立ち上がらなくなるという現象は防止される。
【0048】
以上,実施の形態例をまとめると以下の付記の通りである。
【0049】
(付記1)低電源側の第1の信号を,前記低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,
前記低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,
前記第1及び第2のトランジスタにそれぞれ接続され,前記高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタと,
前記第1及び第3のトランジスタの間の第1のノードと,前記第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードを,前記高電源の立ち上がり時に,電流パスによって,グランド電位(または高電源電位)に引き下げる(または引き上げる)初期化回路とを有することを特徴とするレベルコンバータ回路。
【0050】
(付記2)付記1において,
前記初期化回路は,前記第1及び第2のノードのいずれか一方のノードとグランドとの間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する初期化用トランジスタ回路を有することを特徴とするレベルコンバータ回路。
【0051】
(付記3)付記2において,
前記初期化用トランジスタ回路は,前記第1の信号と同相の信号または逆相の信号のいずれかにより制御される第5のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第6のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。
【0052】
(付記4)付記2において,
前記初期化用トランジスタ回路は,前記第1の信号と逆相の信号により制御される第5のトランジスタと,前記第1の信号と同相の信号により制御される第6のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第7のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。
【0053】
(付記5)付記1において,
前記初期化回路は,
前記第1及び第2のノードのいずれか一方のノードと高電源との間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する第1の初期化用トランジスタ回路と,
前記第1及び第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通する第2の初期化用トランジスタ回路とを有することを特徴とするレベルコンバータ回路。
【0054】
(付記6)付記5において,
前記第1の初期化用トランジスタ回路は,
前記第1の信号と同相の信号または逆相の信号のいずれかにより制御される第5のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第6のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。
【0055】
(付記7)付記5において,
前記第1の初期化用トランジスタ回路は,
前記第1の信号と逆相の信号により制御される第5のトランジスタと,前記第1の信号と同相の信号により制御される第6のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第7のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。
【0056】
(付記8)付記5において,
前記第2の初期化トランジスタ回路は,
前記第1及び第2のノードとグランドとの間にそれぞれ設けられ,ゲートとドレインが交差接続された第8及び第9のトランジスタを有することを特徴とするレベルコンバータ回路。
【0057】
(付記9)付記1において,
前記初期化回路は,
前記第1及び第2のノードのいずれか一方のノードと前記高電源との間に設けられ,前記高電源の立ち上がりに応答して前記一方のノードを前記高電源電位に引き上げるプルアップ回路と,
前記第1及び第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通する初期化用トランジスタ回路とを有することを特徴とするレベルコンバータ回路。
【0058】
(付記10)付記9において,
前記プルアップ回路は,プルアップ抵抗素子またはドレイン・ゲート間が接続されたプルアップ用トランジスタを有することを特徴とするレベルコンバータ回路。
【0059】
(付記11)付記9において,
前記初期化用トランジスタ回路は,前記他方のノードとグランドとにドレインとソースが接続され,前記一方のノードによりゲートが制御される第10のトランジスタを有することを特徴とするレベルコンバータ回路。
【0060】
(付記12)付記1乃至11のいずれかにおいて,
更に,前記高電源と前記一方のノードとの間に設けられた第1のカップリング容量を有することを特徴とするレベルコンバータ回路。
【0061】
(付記13)付記1乃至11のいずれかにおいて,
前記グランドと前記他方のノードとの間に設けられた第2のカップリング容量を有することを特徴とするレベルコンバータ回路。
【0062】
(付記14)低電源側の第1の信号を,前記低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,
前記低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,
前記第1及び第2のトランジスタにそれぞれ接続され,前記高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタと,
前記第1及び第3のトランジスタの間の第1のノードと,前記第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードと,グランド電位(または高電源電位)との間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する初期化回路とを有することを特徴とするレベルコンバータ回路。
【0063】
【発明の効果】
以上,本発明によれば,電源投入時などの電源立ち上がり時において,レベルコンバータ回路のノードが中間電位になって後段のバッファ回路や出力回路に貫通電流が発生するのが防止される。従って,低電源側が立ち上がらないでデバイスが動作しないといった最悪の現象を防止することができる。
【図面の簡単な説明】
【図1】第1の実施の形態例におけるレベルコンバータ回路の回路図である。
【図2】第1の実施の形態例における別のレベルコンバータ回路の回路図である。
【図3】第2の実施の形態例におけるレベルコンバータ回路の回路図である。
【図4】第2の実施の形態例における別のレベルコンバータ回路の回路図である。
【図5】第3の実施の形態例におけるレベルコンバータ回路の回路図である。
【図6】第3の実施の形態例における別のレベルコンバータ回路の回路図である。
【図7】第1の実施の形態例の変形例を示す回路図である。
【図8】第1の実施の形態例の変形例を示す回路図である。
【図9】第2の実施の形態例の変形例を示す回路図である。
【図10】第2の実施の形態例の変形例を示す回路図である。
【図11】第3の実施の形態例の変形例を示す回路図である。
【図12】第3の実施の形態例の変形例を示す回路図である。
【図13】従来のレベルコンバータ回路の回路図である。
【図14】半導体集積回路の電源の関係を示す図である。
【図15】図13のレベルコンバータ回路の問題点を説明する図である。
【符号の説明】
10 レベルコンバータ部
20,20A,20B 初期化回路
30A,30B 初期化回路
B,/B 第1,第2のノード
N4,N6 第1,第2のトランジスタ
P3,P5 第3,第4のトランジスタ
Claims (7)
- 低電源側の第1の信号を,前記低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,
前記低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,
前記第1及び第2のトランジスタにそれぞれ接続され,前記高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタと,
前記第1及び第3のトランジスタの間の第1のノードと,前記第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードを,前記高電源の立ち上がり時に,電流パスによって,グランド電位に引き下げる初期化回路とを有し、
前記初期化回路は,前記第1及び第2のノードのいずれか一方のノードとグランドとの間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する初期化用トランジスタ回路を有し,前記初期化用トランジスタ回路は,前記第1の信号と同相の信号または逆相の信号のいずれかにより制御される第5のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第6のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。 - 低電源側の第1の信号を,前記低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,
前記低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,
前記第1及び第2のトランジスタにそれぞれ接続され,前記高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタと,
前記第1及び第3のトランジスタの間の第1のノードと,前記第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードを,前記高電源の立ち上がり時に,電流パスによって,高電源電位に引き上げる初期化回路とを有し、
前記初期化回路は,前記第1及び第2のノードのいずれか一方のノードと高電源との間に設けられ,前記高電源の立ち上がり時であって前記低電源が立ち上がらない期間に導通する第1の初期化用トランジスタ回路と,前記第1及び第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通する第2の初期化用トランジスタ回路とを有することを特徴とするレベルコンバータ回路。 - 請求項2において,前記第1の初期化用トランジスタ回路は,前記第1の信号と同相の信号または逆相の信号のいずれかにより制御される第5のトランジスタと,前記第1及び第2のノードのいずれか他方のノードにより制御される第6のトランジスタとが直列に接続されていることを特徴とするレベルコンバータ回路。
- 請求項2において,前記第2の初期化トランジスタ回路は,前記第1及び第2のノードとグランドとの間にそれぞれ設けられ,ゲートとドレインが交差接続された第8及び第9のトランジスタを有することを特徴とするレベルコンバータ回路。
- 低電源側の第1の信号を,前記低電源より高い高電源側の第2の信号にレベル変換するレベルコンバート回路において,
前記低電源側の第1の信号とその逆相信号で制御され,グランド側に設けられた第1及び第2のトランジスタと,
前記第1及び第2のトランジスタにそれぞれ接続され,前記高電源側に設けられ,ゲート・ドレイン間が交差接続された第3及び第4のトランジスタと,
前記第1及び第3のトランジスタの間の第1のノードと,前記第2及び第4のトランジスタの間の第2のノードのいずれか一方のノードと前記高電源との間に設けられ,前記高 電源の立ち上がりに応答して前記一方のノードを前記高電源電位に引き上げるプルアップ回路と,前記第1及び第2のノードのいずれか他方のノードとグランドとの間に設けられ,前記一方のノードの引き上げに応答して導通して前記他のノードをグランドに引き下げる初期化用トランジスタ回路とを含む初期化回路とを有することを特徴とするレベルコンバータ回路。 - 請求項1乃至5のいずれかにおいて,更に,前記高電源と前記一方のノードとの間に設けられた第1のカップリング容量を有することを特徴とするレベルコンバータ回路。
- 請求項1乃至5のいずれかにおいて,前記グランドと前記他方のノードとの間に設けられた第2のカップリング容量を有することを特徴とするレベルコンバータ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001362632A JP3763775B2 (ja) | 2001-11-28 | 2001-11-28 | 電源立ち上がり時の動作を安定化したレベルコンバータ回路 |
US10/270,649 US6781413B2 (en) | 2001-11-28 | 2002-10-16 | Level conversion circuit for which an operation at power voltage rise time is stabilized |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001362632A JP3763775B2 (ja) | 2001-11-28 | 2001-11-28 | 電源立ち上がり時の動作を安定化したレベルコンバータ回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003163590A JP2003163590A (ja) | 2003-06-06 |
JP2003163590A5 JP2003163590A5 (ja) | 2005-04-14 |
JP3763775B2 true JP3763775B2 (ja) | 2006-04-05 |
Family
ID=19173103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001362632A Expired - Lifetime JP3763775B2 (ja) | 2001-11-28 | 2001-11-28 | 電源立ち上がり時の動作を安定化したレベルコンバータ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6781413B2 (ja) |
JP (1) | JP3763775B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6903576B2 (en) * | 2002-09-30 | 2005-06-07 | Stmicroelectronics Pvt. Ltd. | Voltage level translator for translating low to high voltage levels in digital integrated circuits |
TWI241490B (en) * | 2003-06-20 | 2005-10-11 | Delta Electronics Inc | Expanding module for serial transmission control |
KR100476725B1 (ko) * | 2003-08-01 | 2005-03-16 | 삼성전자주식회사 | 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법 |
JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
US20050184788A1 (en) * | 2004-02-25 | 2005-08-25 | Johansson Brian D. | Logic level voltage translator |
JP3888464B2 (ja) * | 2004-05-10 | 2007-03-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路 |
US20060066381A1 (en) * | 2004-09-30 | 2006-03-30 | Dipankar Bhattacharya | Voltage level translator circuit with feedback |
US20060290404A1 (en) * | 2005-06-23 | 2006-12-28 | Ati Technologies Inc. | Apparatus and methods for voltage level conversion |
JP5012208B2 (ja) * | 2006-06-09 | 2012-08-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
JP5403097B2 (ja) * | 2006-06-09 | 2014-01-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
US8063662B2 (en) * | 2007-07-06 | 2011-11-22 | Analog Devices, Inc. | Methods and apparatus for predictable level shifter power-up state |
US7804327B2 (en) * | 2007-10-12 | 2010-09-28 | Mediatek Inc. | Level shifters |
JP2011091601A (ja) * | 2009-10-22 | 2011-05-06 | Seiko Epson Corp | レベルシフター回路、集積回路装置及び電子機器 |
JP2012169810A (ja) * | 2011-02-14 | 2012-09-06 | Renesas Electronics Corp | レベルシフト回路 |
US8629692B1 (en) * | 2012-06-28 | 2014-01-14 | Nxp, B.V. | State definition and retention circuit |
CN103427824B (zh) * | 2013-08-22 | 2018-08-03 | 深圳市汇顶科技股份有限公司 | 一种跨电压域的电平转移电路 |
JP6676354B2 (ja) * | 2014-12-16 | 2020-04-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9613714B1 (en) | 2016-01-19 | 2017-04-04 | Ememory Technology Inc. | One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method |
JP6769130B2 (ja) | 2016-06-22 | 2020-10-14 | セイコーエプソン株式会社 | 電源回路、回路装置、表示装置及び電子機器 |
US10659038B1 (en) | 2019-03-12 | 2020-05-19 | Nxp Usa, Inc. | Power on reset latch circuit |
CN114978151B (zh) * | 2022-05-25 | 2023-03-21 | 西安电子科技大学 | 具有下拉结构的交叉耦合型电平转换电路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204696B1 (en) * | 1998-09-22 | 2001-03-20 | Intel Corporation | Domino circuits with high performance and high noise immunity |
IT1316872B1 (it) * | 2000-03-31 | 2003-05-12 | St Microelectronics Srl | Traslatore di tensione in particolare di tipo cmos |
IT1319120B1 (it) * | 2000-11-22 | 2003-09-23 | St Microelectronics Srl | Metodo di controllo commutazione di un traslatore di livello erelativo traslatore di livello perfezionato ed autocontrollato,in |
-
2001
- 2001-11-28 JP JP2001362632A patent/JP3763775B2/ja not_active Expired - Lifetime
-
2002
- 2002-10-16 US US10/270,649 patent/US6781413B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6781413B2 (en) | 2004-08-24 |
JP2003163590A (ja) | 2003-06-06 |
US20030098712A1 (en) | 2003-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3763775B2 (ja) | 電源立ち上がり時の動作を安定化したレベルコンバータ回路 | |
TW480823B (en) | Dual-level voltage shifters for low leakage power | |
JP3544819B2 (ja) | 入力回路および出力回路ならびに入出力回路 | |
US9525421B2 (en) | High speed low voltage hybrid output driver for FPGA I/O circuits | |
KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
JPH04229714A (ja) | バッファを有する集積回路 | |
US7872501B2 (en) | Device for transforming input in output signals with different voltage ranges | |
US7598791B2 (en) | Semiconductor integrated apparatus using two or more types of power supplies | |
JP3667288B2 (ja) | インタフェースバッファ | |
US6768367B1 (en) | Pre-biased voltage level shifting circuit for integrated circuit devices utilizing differing power supply levels | |
US5442304A (en) | CMOS logic gate clamping circuit | |
KR20100133610A (ko) | 전압 레벨 시프터 | |
JPH04326618A (ja) | リセット信号発生回路装置 | |
US11621705B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
JPH10135818A (ja) | 入力回路 | |
KR100715601B1 (ko) | 파워온 리셋 회로 | |
US20210409024A1 (en) | Recognizing transistor-transistor logic levels (ttl) at an input circuit with increased immunity to static current draw | |
JP3339410B2 (ja) | ドライバ回路 | |
KR200329174Y1 (ko) | 저 전력 소비형 버퍼 | |
KR100502677B1 (ko) | 반도체 메모리 소자의 출력 버퍼 | |
KR100609994B1 (ko) | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 | |
JPH09205356A (ja) | 出力回路 | |
US7459953B1 (en) | Voltage adjusting circuit | |
KR20010004686A (ko) | 출력 드라이버 | |
JP2010147544A (ja) | 駆動装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040602 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060117 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3763775 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140127 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |