CN114978151B - 具有下拉结构的交叉耦合型电平转换电路 - Google Patents

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Abstract

本发明公开了一种具有下拉结构的交叉耦合型电平转换电路，该电路包括：输入端VIN、输出端VOUT、三个电源BST、SW与BYP、反相器、偏置结构、交叉耦合结构和下拉结构。所述本发明的交叉耦合结构，克服了现有技术中功耗高的缺陷，使得本发明大大降低了电路的功耗。本发明的下拉结构，克服了现有技术在输入电压转换的过程中产生的高延迟的缺陷，使得本发明可以高速实现电压转换，以及克服了现有技术当电路面临电源电压快速上电或者跳变的时候电路发生误触发的缺陷，使得本发明提高了电路的dV/dt抗扰度。

Description

具有下拉结构的交叉耦合型电平转换电路
技术领域
本发明属于电子技术领域，更进一步涉及集成电路技术领域中的一种高dV/dt抗扰度高速低功耗的具有下拉结构的交叉耦合型电平转换电路。本发明可用于集成在模拟芯片之中，将高压信号转换成低压信号。
背景技术
在模拟芯片中各模块所需要的工作电压范围是不相同的，芯片中各模块根据其不同的条件选择在适当的电源电压下工作。一般情况下，对于时序比较关键的模块通常工作在较高的电源电压下，以满足芯片的速度性能指标。对于时序要求不高的模块通常工作在较低的电源电压下，以降低芯片的功耗。传统的电平转换电路多是交叉耦合型的，电路功耗低。可以在传统交叉耦合型电路基础上加以改进，使电路得到优化。
广州鸿博微电子技术有限公司在拥有的专利技术“信号电平转换电路及其实现方法”(申请号CN202011353760.2，授权公告号CN112436834B，授权公告日2021.11.09)中公开了一种交叉耦合型电平转换电路。该电路包括：输入反相器电路、电平转换电路和输出反相器电路；该电路通过设置多个高压PMOS管进行交叉耦合结构的连接作为电平转换电路，输入信号依次通过输入反相器电路、电平转换电路和输出反相器电路后，实现信号的电平转换，同时在信号进行翻转时可以实现信号电平的高速转换，提高电平的转换速度和效率，功能可靠，同时电路结构简单，面积小，节约成本。但是，该电路仍然存在的不足之处是，该电路为了保护晶体管不会被过大的栅压击穿，采用了厚栅氧高压MOS管，这样会导致该电路制造工艺的难度增加。
深圳贝特莱电子科技股份有限公司在其申请的专利文献“一种用于指纹识别驱动芯片的电容耦合式电平转换电路”(申请号CN201710537365.1，申请公布号CN107124177A，公开日2017.09.01)中公开了一种交叉耦合结构的电容耦合式的电平转换电路。该电路利用耦合电容感应输入信号的变化，并起到隔离直流电压和高通滤波的作用。由于本发明采用了电容耦合技术，因而能提高数据和控制信号的传输速度，可有效减少系统延时。但是，该电路仍然存在的不足之处是，在静态时，该电路能正常工作；当电路面临电源电压快速上电或者跳变的时候，因为耦合电容会充电或放电，电路可能发生误触发，电路的dV/dt抗扰度不高。
发明内容
本发明的目的在于针对上述现有技术存在的不足，提供一种具有下拉结构的交叉耦合型电平转换电路，以解决采用厚栅氧MOS管与耦合电容导致电路制造工艺的难度增加的问题，以及因为耦合电容会充电或放电，电路可能发生误触发的问题。
实现本发明目的的思路是：由于本发明的下拉结构中的第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接，源极接地；第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接，源极接地。在输入电压转换的过程中，第九NMOS晶体管MN9打开能够快速的将B点的电位拉低，或者第十NMOS晶体管MN10打开，能够快速的将A点的电位拉低，加速了输出的电压转换，以此解决了现有技术中高延迟的问题。由于本发明的下拉结构中第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接；第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接，能有效的减弱当电压SW与BS快速转变时的A或B点电位的瞬态响应，以此避免了现有技术当电路面临电源电压快速上电或者跳变的时候电路发生误触发的问题。由于本发明的交叉耦合结构中第三PMOS晶体管MP3与第四PMOS晶体管MP4交叉连接，下拉结构中第五NMOS晶体管MN5与第六NMOS晶体管MN6交叉连接，无论VIN是高电位或者低电位时，没有电源到地的通路。只有在VIN转换的瞬间，会有通路，造成芯片功耗。解决了现有技术中功耗大的问题。
为了实现上述目的，本发明电平转换电路包括输入端VIN、输出端VOUT、三个电源、反相器、偏置结构、耦合结构和下拉结构；所述下拉结构包括：第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10；其中第五NMOS晶体管MN5漏极与交叉耦合结构的输入节点A连接，第六NMOS晶体管MN6漏极与交叉耦合结构的输入节点B连接；下拉结构中的第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接；下拉结构中的第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接；交叉耦合结构中第三PMOS晶体管MP3与第四PMOS晶体管MP4交叉连接，第三PMOS晶体管MP3栅极与第四PMOS晶体管MP4漏极连接，第四PMOS晶体管MP4栅极与第三PMOS晶体管MP3漏极连接。
本发明与现有技术相比，具有如下优点：
第一，由于本发明的下拉结构中的第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接；第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接，克服了现有技术在输入电压转换的过程中产生的高延迟的缺陷，使得本发明可以高速实现电压转换。
第二，由于本发明的下拉结构中第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接；第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接，能有效的减弱当电压SW与BS快速转变时的A或B点电位的瞬态响应，克服了现有技术当电路面临电源电压快速上电或者跳变的时候电路发生误触发的缺陷，使得本发明提高了电路的dV/dt抗扰度。
第三，由于本发明的交叉耦合结构中第三PMOS晶体管MP3与第四PMOS晶体管MP4交叉连接，下拉结构中第五NMOS晶体管MN5与第六NMOS晶体管MN6交叉连接，克服了现有技术中功耗高的缺陷，使得本发明大大降低了电路的功耗。
附图说明
图1是本发明的电路原理图；
图2是本发明实施例的不同电压域的时序图；
图3是本发明输入端VIN从高电平转变到低电平的仿真结果图。
具体实施方式
以下参照说明书附图和实施例，对本发明作进一步的说明。以下实施例用于说明本发明，但不能用来限制本发明的范围。
参照图1，对发明整体电路的结构作进一步的说明。
本发明包括输入端VIN、输出端VOUT、三个电源BST、SW与BYP、反相器、偏置结构、交叉耦合结构和下拉结构。
所述偏置结构包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1以及第二NMOS晶体管MN2。所述第一PMOS晶体管MP1的栅极连接反相器输出端，源极与第一电源线BST相连，漏极与第一NMOS晶体管MN1的漏极相连；所述第二PMOS晶体管MP2的栅极连接输入端，源极与第一电源线BST相连，漏极与第二NMOS晶体管MN2的漏极相连。所述第一NMOS晶体管MN1的栅极与第二电源线BYP相连，漏极与节点A相连。所述第二NMOS晶体管MN2的栅极与第二电源线BYP相连，漏极与节点B相连。由于第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1和第二NMOS晶体管MN2均为高压晶体管，因此存在有较大的寄生电容。因为下拉结构的作用，克服了寄生电容带来的问题。
所述交叉耦合结构包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3和第四NMOS晶体管MN4。所述第三PMOS晶体管MP3的源极与第二电源线BYP相连，漏极与第三NMOS晶体管MN3的漏极相连，栅极与第四NMOS晶体管MN4的漏极相连；所述第四PMOS晶体管MP4的源极与第二电源线BYP相连，漏极与第四NMOS晶体管MN4的漏极相连，栅极与第三NMOS晶体管MN3的漏极相连；所述第三NMOS晶体管MN3的栅极与节点A相连，源极与GND相连；所述第四NMOS晶体管MN4的栅极与节点B相连，漏极与输出端VOUT相连，源极与GND相连。
所述下拉结构包括第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10。所述第五NMOS晶体管MN5的漏极与节点A相连，栅极端与节点B相连，源极与第七NMOS晶体管MN7的漏极相连；所述第六NMOS晶体管MN6的漏极与节点B相连，栅极端与节点A相连，源极与所述第八NMOS晶体管MN8的漏极相连；所述第七NMOS晶体管MN7的栅极与节点A相连，源极与GND相连；所述第八NMOS晶体管MN8的栅极与节点B相连，源极与GND相连；所述第九NMOS晶体管MN9的漏极与节点B相连，栅极与节点A相连，源极与GND相连；所述第十NMOS晶体管MN10的漏极与节点A相连，栅极与节点B相连，源极与GND相连。
本发明的实施例采取的技术方案是基于功耗较小的交叉耦合型电平转换电路，引入下拉结构来加快电平转换的速度并提高dV/dt抗扰度。所以该电路具有高dV/dt抗扰度、高速与低功耗的优点。
本发明实施例的功能是将高压输入转变为低压输出，通过上述对图1的说明，当三个电源BST、SW与BYP是固定取值时，可以得到图2，图2是本发明实施例的不同电压域的时序图，横坐标代表时间，纵坐标代表电压。可以看出输入端VIN电压工作在BST与SW之间，输出端VOUT电压工作在BYP与GND之间。
本发明实施例的工作原理如下：
当输入端VIN为高电平BST时，第一PMOS晶体管MP1与第一NMOS晶体管MN1导通，上拉节点A电位，导致第三NMOS晶体管MN3导通，下拉E点电位，所以第四PMOS晶体管MP4导通，使输出端VOUT变为高电位BYP。因为A点是高电位，导致第九NMOS晶体管MN9导通，下拉B点电位，使第四NMOS晶体管MN4与第五NMOS晶体管MN5关断，所以在此期间，没有形成电源对地的通路，使得电源对地电流减小，从而降低了功耗。
当输入端VIN为低电平SW时，第一PMOS晶体管MP1关断，第二PMOS晶体管MP2、第二NMOS晶体管MN2导通，上拉节点B电位，使得第四NMOS晶体管MN4导通，使输出端VOUT变为低电位GND。因为B点是高电位，导致第十NMOS晶体管MN10导通，下拉A点电位，使第三NMOS晶体管MN3、第六NMOS晶体管MN6与第四PMOS晶体管MP4关断，同样，在此期间，没有形成电源对地的通路，使得电源对地电流减小，从而降低了功耗。
当VIN是高电平时，第一电源线BST与第三电源线SW从低电位跳变到高电位。因为第二PMOS晶体管MP2与第二NMOS晶体管MN2有寄生电容，会使D点与B点电位升高，此时第一PMOS晶体管MP1与第一NMOS晶体管MN1导通，A点电位是高，第九NMOS晶体管MN9导通，下拉作用很强，会使得B点电位不会升高。所以该电路具有高dV/dt抗扰度。
下面结合仿真实验对本发明的效果作进一步的描述。
1.仿真实验条件：
本发明仿真实验的软件平台为：Linux操作系统和IC616。
本发明的仿真是运用Hspice仿真工具对本发明电路进行仿真，采用0.15μmBCD工艺，给定第一电源线BST工作电压为17V，第二电源线BYP工作电压为5V，第三电源线SW工作电压为12V，工作温度为25℃。
2.仿真内容及其结果分析：
在该电路的输入端VIN处加入下降时间为0.1ns，幅度为17-12V的方波脉冲来模拟输入端VIN从高电平转换到低电平的情况，采用Hspice仿真工具对本电路进行瞬态仿真，仿真时间为10ns，得到仿真结果图3。
图3是本发明当输入端VIN从高电平转变到低电平的情况下，节点A、节点B、节点C、节点D、节点E与输出端VOUT的电压随时间变化的曲线图。当输入端VIN从高电平转变到低电平的瞬间，第一PMOS晶体管MP1关断，C点电位因为寄生电容的作用会比较缓慢的下降，因为第五NMOS晶体管MN5与第七NMOS晶体管MN7放电，A电位下降，使得第九NMOS晶体管MN9对B点的下拉作用减弱；第二PMOS晶体管MP2导通，D点电位迅速变高，因为第九NMOS晶体管MN9对B点的下拉作用减弱，B点电位上升，当B点电位上升到能使第十NMOS晶体管MN10导通时，快速下拉A点电位，使得第九NMOS晶体管MN9关断，B点电位快速上升，第三NMOS晶体管MN3关断，第四NMOS晶体管MN4导通，E点电位变高，使输出端VOUT电位快速变低，大大减小了延迟的时间。
上述实施例仅为本发明的一种实现方式，应当理解，本领域的技术人员无需创造性劳动就可以根据本发明的基本原理、结构，进行形式和细节上的改变。因此，凡本领域的技术人员由本发明思想引申出的修正和改变仍在本发明的权利要求保护范围之内。

Claims (4)

1.一种具有下拉结构的交叉耦合型电平转换电路，包括输入端VIN、输出端VOUT、三个电源、反相器、偏置结构；其特征在于，还包括交叉耦合结构和下拉结构；所述下拉结构包括：第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9以及第十NMOS晶体管MN10；其中第五NMOS晶体管MN5漏极与交叉耦合结构的输入节点A连接，栅极与交叉耦合结构中的输入节点B连接，源极与第七NMOS晶体管MN7的漏极连接；第六NMOS晶体管MN6漏极与交叉耦合结构的输入节点B连接，栅极与交叉耦合结构中的输入节点A连接，源极与第八NMOS晶体管MN8的漏极连接；下拉结构中的第九NMOS晶体管MN9栅极与交叉耦合结构中的输入节点A连接，漏极与交叉耦合结构中的输入节点B连接，源极接地；下拉结构中的第十NMOS晶体管MN10栅极与交叉耦合结构中的输入节点B连接，漏极与交叉耦合结构中的输入节点A连接，源极接地；下拉结构中的第七NMOS晶体管MN7漏极与第五NMOS晶体管MN5源极连接，栅极与交叉耦合结构中的输入节点A连接，源极接地；下拉结构中的第八NMOS晶体管MN8漏极与第六NMOS晶体管MN6源极连接，栅极与交叉耦合结构中的输入节点B连接，源极接地；交叉耦合结构中第三PMOS晶体管MP3与第四PMOS晶体管MP4交叉连接，第三PMOS晶体管MP3栅极与第四PMOS晶体管MP4漏极连接，第四PMOS晶体管MP4栅极与第三PMOS晶体管MP3漏极连接，第三PMOS晶体管MP3与第四PMOS晶体管MP4的源极接电源BYP。
2.根据权利要求1所述的具有下拉结构的交叉耦合型电平转换电路，其特征在于，所述三个电源分别为第一电源BST、第二电源BYP和第三电源SW，所述第一电源BST的电压比第三电源SW高X伏，X的取值范围为[3，6]伏；所述的第三电源SW电压为Y伏，Y的取值范围为[0，100]伏；所述第二电源BYP电压为Z伏，Z的取值范围为[3，6]伏，输入端输入的信号是一工作在电压范围SW到BST的信号，所述输出端用以输出的信号是一工作在电压范围地GND到BYP的信号。
3.根据权利要求1所述的具有下拉结构的交叉耦合型电平转换电路，其特征在于，所述偏置结构包括：第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1以及第二NMOS晶体管MN2；其中，第一PMOS晶体管MP1的栅极连接反相器输出端，源极与第一电源线BST相连，漏极与第一NMOS晶体管MN1的漏极相连；所述第二PMOS晶体管MP2的栅极连接输入端，源极与第一电源线BST相连，漏极与第二NMOS晶体管MN2的漏极相连；所述第一NMOS晶体管MN1的栅极与第二电源线BYP相连，漏极与节点A相连；所述第二NMOS晶体管MN2的栅极与第二电源线BYP相连，漏极与节点B相连；所述的第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1和第二NMOS晶体管MN2均为高压晶体管。
4.根据权利要求1所述的具有下拉结构的交叉耦合型电平转换电路，其特征在于，所述交叉耦合结构包括：第三PMOS晶体管MP3、第四PMOS晶体管MP4、第三NMOS晶体管MN3和第四NMOS晶体管MN4；其中，第三PMOS晶体管MP3的源极与第二电源线BYP相连，漏极与第三NMOS晶体管MN3的漏极相连，栅极与第四NMOS晶体管MN4的漏极相连；所述第四PMOS晶体管MP4的源极与第二电源线BYP相连，漏极与第四NMOS晶体管MN4的漏极相连，栅极与第三NMOS晶体管MN3的漏极相连；所述第三NMOS晶体管MN3的栅极与节点A相连，源极与GND相连；所述第四NMOS晶体管MN4的栅极与节点B相连，漏极与输出端VOUT相连，源极与GND相连。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103856206A (zh) * 2012-12-06 2014-06-11 上海华虹集成电路有限责任公司 从低到高逻辑电平转换电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3763775B2 (ja) * 2001-11-28 2006-04-05 富士通株式会社 電源立ち上がり時の動作を安定化したレベルコンバータ回路
CN102340305B (zh) * 2011-07-13 2013-10-16 清华大学 适用于低电源电压的正高压电平转换电路
CN104410403B (zh) * 2014-12-09 2017-10-03 复旦大学 双电压亚阈值电平转换器
US10560084B2 (en) * 2017-09-08 2020-02-11 Toshiba Memory Corporation Level shift circuit
CN109818608B (zh) * 2019-01-28 2020-06-16 电子科技大学 一种高速高共模噪声抗扰的电平位移电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103856206A (zh) * 2012-12-06 2014-06-11 上海华虹集成电路有限责任公司 从低到高逻辑电平转换电路

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