CN102684647A - 采样脉冲型触发器 - Google Patents

Abstract

本发明提出一种采样脉冲型触发器，包括：第一数据信号输入单元和第二数据信号输入单元；时钟信号输入单元；第一信号输出单元和第二信号输出单元；第一或非逻辑单元，用于在时钟信号、第一信号和第二信号的控制下输出第一门控的延迟时钟信号；第二或非逻辑单元，用于在时钟信号、第一信号和第二信号的控制下输出第二门控的延迟时钟信号；第一充放电单元，用于在时钟信号和第一门控的延迟时钟信号同为高电平时对第一数据信号进行条件采样；第二充放电单元，用于在时钟信号和第二门控的延迟时钟信号同为高电平时对第二数据信号进行条件采样；和保持单元，用于实现第一信号的上保持通路或下保持通路断开。该触发器不仅具有软边沿特性，还降低了功耗。

Description

采样脉冲型触发器

技术领域

本发明涉及触发器电路设计技术领域，特别涉及一种采样脉冲型触发器。

背景技术

在同步数字系统中，越来越多的触发器被插入到数据通路中以打断数据通路提高系统时钟频率，从而提升系统性能。这就使得触发器的设计对系统影响越来越大。这种影响主要体现在以下三个方面：首先，触发器功耗在时钟网络功耗中所占比例不断增加，而时钟网络功耗是系统总功耗的重要组成部分，所以触发器的功耗对系统功耗的影响越来越大；其次，流水线的加深使得触发器的延时在系统时钟周期中所占比例越来越大，因而触发器的性能对系统性能的影响越来越大；最后，芯片面积的增加、电源电压的降低以及工艺偏差等影响的加剧都使得精确地控制时钟边界越来越困难，这就要求触发器本身具有软边沿特性以容忍时钟边界的不确定性。

触发器作为数字系统中最基本的时序单元广泛应用于集成电路设计。Flip-Flop（触发器）电路单元的示意图如图1所示，D为第一数据信号输入，CK为时钟信号输入，Q和Q_b为互补信号输出。广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构如图2所示，这里以SMIC（Semiconductor Manufacturing InternationalCorporation）90nm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元DFFX1（参考SMIC 90nm Standard Cell Library Datasheet）为例进行说明。这种电路结构的主要特点是结构简单，容易实现，但是数据从输入到输出要经过两级锁存器，所以延时较长，而且需要由两个反相器组成的缓存器产生反向时钟，所以功耗比较大。H.Partovi提出的一种脉冲型触发器HLFF（Hybrid-Latch Flip-Flop）的结构如图3所示，这种触发器的工作原理是：在输入时钟的上升沿产生一个一定宽度的窄脉冲，然后利用这个窄脉冲去控制一个电平透明的锁存器。对于这种结构，输入数据从输入到输出只需要经过一级锁存器，因而延时很小，而且数据在时钟上升沿之后，窄脉冲下降沿之前到来时都可以被正确采样，因而具有负的建立时间，也就是所谓的软边沿特性，但是由于以下三方面原因导致了其功耗较大。首先，这种结构具有三个反相器（I1、I2、I3）组成的延迟链，由于时钟信号是一直翻转的，所以这三个反相器消耗的功耗是比较大的；其次，当输入D和输出Q都为高电平“1”时，电路内部预充电节点X每个周期都会充放电，而X的状态变化不仅消耗了功耗，而且还会使得输出Q信号产生毛刺，从而消耗更多的功耗；最后，由I4、I5组成的保持器，虽然可以提高输出Q端的抗噪声能力，但是要改变Q的状态也需要更长的时间，消耗更多的能量。在HLFF的基础上，B.Kong提出了一种应用了条件采样技术的脉冲型触发器CCFF（Conditional-CaptureFlip-Flop），如图4所示。这种触发器的最大特点就是当输出Q为高电平“1”时，由反相器链控制的放电通路被关断，因而就不会对输入进行采样。这样，当输入D和输出Q同时为高电平“1”时，内部的预充电节点X不会在每个时钟周期都充放电，这样既节省了功耗，又去除了在输出端Q可能出现的毛刺。但是，这种触发器没有解决前文中所提到的保持器和一直处于工作状态的反向器链所带来的功耗问题，因而其功耗在输入D的翻转概率较高的情况下仍然要高于HLFF触发器。

综上所述，现有的触发器要么功耗较大，要么软边沿特性较差。

发明内容

本发明的目的旨在至少解决上述的技术缺陷之一。

为此，本发明的目的在于提出一种采样脉冲型触发器，不仅具有软边沿特性，还大大降低了功耗。

为达到上述目的，本发明的实施例提出了一种采样脉冲型触发器，包括：第一数据信号输入单元和第二数据信号输入单元，用于提供第一数据信号和第二数据信号，所述第一数据信号和第二数据信号互补；时钟信号输入单元，用于提供时钟信号；第一信号输出单元和第二信号输出单元，输出第一信号和第二信号，所述第一信号和第二信号互补；第一或非逻辑单元，所述第一或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第一门控的延迟时钟信号；第二或非逻辑单元，所述第二或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第二门控的延迟时钟信号；第一充放电单元，所述第一充放电单元分别与所述时钟信号输入单元、所述第一数据信号输入单元和所述第一或非逻辑单元相连，用于在所述时钟信号和所述第一门控的延迟时钟信号同为高电平时对所述第一数据信号进行条件采样；第二充放电单元，所述第二充放电单元分别与所述时钟信号输入单元、所述第二数据信号输入单元和所述第二或非逻辑单元相连，用于在所述时钟信号和所述第二门控的延迟时钟信号同为高电平时对所述第二数据信号进行条件采样；和保持单元，所述保持单元分别与所述时钟信号输入单元、所述第一或非逻辑单元、所述第二或非逻辑单元相连，用于实现所述第一信号的上保持通路或下保持通路断开。

根据本发明实施例的采样脉冲型触发器，在相同的测试条件下，相比现有的触发器，可以节省高于20%的功耗。此外，还具有负的建立时间从而具有软边沿特性，而且相比于主从锁存器结构的触发器DFFX1速度更快。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有的触发器电路单元示意图；

图2为采用SMIC 90nm工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元DFFX1的电路结构图；

图3为HLFF触发器电路结构图；

图4为CCFF触发器电路结构图；和

图5为根据本发明实施例的采样脉冲型触发器的电路结构图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

在本发明的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

下面参照图5描述根据本发明实施例提出的采样脉冲型触发器。

如图5所示，该采样脉冲型触发器包括：第一数据信号输入单元501和第二数据信号输入单元502、时钟信号输入单元503、第一信号输出单元504和第二信号输出单元505、第一或非逻辑单元506、第二或非逻辑单元507、第一充放电单元508、第二充放电单元509以及保持单元510。

其中，第一数据信号输入单元501和第二数据信号输入单元502分别提供第一数据信号D和第二数据信号Db，并且第一数据信号D和第二数据信号Db互补。时钟信号输入单元503提供时钟信号CK。第一信号输出单元504和第二信号输出单元505分别输出第一信号Q和第二信号Qb，并且第一信号Q和第二信号Qb互补。

第一或非逻辑单元506分别与时钟信号输入单元503、第一信号输出单元504和第二信号输出单元505相连，用于在时钟信号CK、第一信号Q和第二信号Qb的控制下输出GDK1（Gate Delay Clock，第一门控的延迟时钟信号）。

第二或非逻辑单元507分别与时钟信号输入单元503、第一信号输出单元504和第二信号输出单元505相连，用于在时钟信号CK、第一信号Q和第二信号Qb的控制下输出第二门控的延迟时钟信号GDK2。

第一充放电单元508分别与时钟信号输入单元503、第一数据信号输入单元501和第一或非逻辑单元506相连，用于在时钟信号CK和第一门控的延迟时钟信号GDK1同为高电平时对第一数据信号D进行条件采样。

第二充放电单元509分别与时钟信号输入单元503、第二数据信号输入单元502和第二或非逻辑单元507相连，用于在时钟信号CK和第二门控的延迟时钟信号GDK2同为高电平时对第二数据信号Db进行条件采样。

保持单元510分别与时钟信号输入单元503、第一或非逻辑单元506、第二或非逻辑单元507相连，用于实现第一信号Q的上保持通路或下保持通路断开。

在本发明的一个实施例中，如图5所示，该采样脉冲型触发器还包括第一PMOS（P-Mental-Oxide-Semiconductor，P型金属-氧化物-半导体）管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。其中，第一PMOS管MP1的漏极接电源，栅极与时钟信号输入单元503相连，并且源极与第一充放电单元508相连，用于在时钟信号CK为低电平时将第一PMOS管MP1的源极电压（即图5中X节点的电压）预充电至高电平。第二PMOS管MP2的漏极接电源，栅极与第一数据信号输入单元501相连，源极与第一PMOS管的源极相连。第三PMOS管MP3的漏极接所述电源，栅极与第一或非逻辑单元506的输出端相连，源极与第二PMOS管MP2的源极相连。MP2管和MP3管是为了避免预充电节点X在第一数据信号D为低电平、时钟信号CK为高电平的情况下出现浮空。第四PMOS管MP4的漏极接所述电源，栅极与第一PMOS管MP1的源极相连，源极与第一信号输出单元504相连，用于在第一PMOS管MP1的源极（即X节点）为低电平时将第一信号输出单元504的Q输出充电至高电平。

具体地说，在本发明的一个实施例中，如图5所示，第一或非逻辑单元506包括第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十NMOS管MN10、第十一PMOS管MP11和第十一NMOS管。其中，第八PMOS管MP8的栅极与第一信号输出单元504相连，第八PMOS管MP8的源极与时钟信号输入单元503相连。第九PMOS管MP9的漏极接电源，第九PMOS管MP9的源极与第八PMOS管MP8的漏极相连。第十PMOS管MP10的漏极接所述电源，第十PMOS管MP10的栅极与第八PMOS管MP8的漏极相连。第十NMOS管MN10的漏极与时钟信号输入单元503相连，第十NMOS管MN10的栅极与第二信号输出单元505相连。第十一PMOS管MP11的漏极与第十NMOS管MN10的源极相连，第十一PMOS管MP11的栅极分别与第十NMOS管MN10的栅极和第九PMOS管MP9的栅极相连，十一PMOS管MP11的源极接所述电源。第十一NMOS管MN11的漏极与第十PMOS管MP10的源极相连，第十一NMOS管MN11的栅极与第十一PMOS管MP11的漏极相连，第十一NMOS管MN11的源极接地。

也就是说，第一或非逻辑单元506是由MP8、MP9、MN10、MN11、MP10、MP11组成的一个低功耗的或非门，它的输出信号为第一门控的延迟时钟信号GDK1。

如图5所示，第二或非逻辑单元507包括第十四PMOS管MP14、第十二PMOS管MP12、第十三PMOS管MP13、第十二NMOS管MN12、第十五PMOS管MP15和第十三NMOS管MN13。其中，第十四PMOS管MP14的栅极与第二信号输出单元505相连，第十四PMOS管MP14的源极与时钟信号输入单元503相连。第十二PMOS管MP12的漏极接电源，第十二PMOS管MP12的源极与第十四PMOS管MP14的漏极相连。第十三PMOS管MP13的漏极接所述电源，第十三PMOS管MP13的栅极与第十四PMOS管MP14的漏极相连。第十二NMOS管MN12的漏极与时钟信号输入单元503相连，第十二NMOS管MN12的栅极与第一信号输出单元504相连。第十五PMOS管MP15的漏极与第十二NMOS管MN12的源极相连，第十五PMOS管MP15的栅极分别与第十二NMOS管MN12的栅极和第十二PMOS管MP12的栅极相连，第十五PMOS管MP15的源极接所述电源。第十三NMOS管MN13的漏极与第十三PMOS管MP13的源极相连，第十三NMOS管MN13的栅极与第十五PMOS管MP15的漏极相连，第十三NMOS管MN13的源极接地。

也就是说，第二或非逻辑单元507是由MP12、MP13、MN12、MN13、MP14、MP15组成的另一个低功耗的或非门，它的输出信号为第二门控的延迟时钟信号GDK2。

在本发明的一个实施例中，如图5所示，第一充放电单元508包括第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3。其中，第一NMOS管MN1的漏极与第一PMOS管MP1的源极相连，第一NMOS管MN1的栅极与时钟信号输入单元503相连。第二NMOS管MN2的漏极与第一NMOS管MN1的源极相连，第二NMOS管MN2的栅极与第一数据信号输入单元501相连。第三NMOS管MN3的漏极与第二NMOS管MN2的源极相连，第三NMOS管MN3的栅极与第一或非逻辑单元506的输出端相连，第三NMOS管MN3的源极接地。

也就是说，第一充放电单元508是由MN1、MN2和MN3组成了的预充电节点X的放电通路，在时钟信号CK和GDK1同为高电平时对第一数据信号D进行采样。

如图5所示，第二充放电单元509包括第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6。其中，第四NMOS管MN4的漏极与第四PMOS管MP4的源极相连，第四NMOS管MN4的栅极与时钟信号输入单元503相连。第五NMOS管MN5的漏极与第四NMOS管MN4的源极相连，第五NMOS管MN5的栅极与第二数据信号输入单元502相连。第六NMOS管MN6的漏极与第五NMOS管MN5的源极相连，第六NMOS管MN6的栅极与第二或非逻辑单元507的输出端相连，第六NMOS管MN6的源极接地。

也就是说，第二充放电单元509是由MN4、MN5、MN6组成了的另一条放电通路，当第二门控的时钟信号GDK2和时钟信号CK同时为高电平时，对第二数据信号Db进行采样，从而将第一信号Q放电至低电平。

由上得知，上述采样脉冲型触发器采用了基于低功耗延时单元的条件采样技术，这种技术通过由第一信号Q和第二信号Qb同时控制分别由包括MN1、MN2、MN3的第一充放电单元508和包括MN4、MN5、MN6的第二充放电单元509的条件采样控制电路完成对第一数据信号D和第二数据信号Db的条件采样，减小了触发器本身的功耗。

本发明实施例提出的采样脉冲型触发器，即PAPTFF（PVT-Aware Pulse-TriggeredFlip-Flop）触发器。区别于CCFF触发器，时钟信号CK与第一信号Q以及第一或非逻辑单元506组成或非逻辑并连接到MN3的栅极，同时时钟信号CK与第二信号Qb以及第二或非逻辑单元507组成另一个或非逻辑并连接到MN6的栅级。由于采用了改进的条件采样机制，可以保证Q为高电平时，GDK1为低电平从而使MN1截止，这样电路内部节点X保持为高电平而不会在每个时钟周期都会充放电，因而减小了电路的功耗。同时，由于MP11和MN12同时导通，这样由MP12、MP13、MP14、MP15、MN12和MN13组成的第二或非逻辑单元507内部的节点电容在每个时钟周期内都会充放电，但是由于电路内部节点NN、NP的电压摆幅不是满摆幅，而是分别从GND到VDD-Vthn和GND-Vthp到VDD进行，其中Vthp和Vthn分别为PMOS管和NMOS管的阈值电压，GND为接地，VDD为电源电压。所以，该触发器的功耗比CCFF中由三个反向器（I1、I2、I3）组成的反向器链功耗要小。当Q为低电平时，MP11和MN12同时截止，第二或非逻辑单元507输出为低电平“0”，从而不会对MN6的栅电容在每个时钟周期内都充放电，这样也可以节省一部分功耗。当MP8和MN10同时导通，第二或非逻辑单元507内部的节点电容在每个时钟周期内都会充放电，其消耗的功耗同样要比CCFF中由三个反向器组成的反向器链功耗要小。因此，无论Q的状态为高电平“1”还是低电平“0”，两个或非逻辑单元只有一个是活动的，而另一个是关断的，所以这就比CCFF使用三个反相器和一个互补CMOS（Complementary Metal OxideSemiconductor，互补金属氧化物半导体）的或非门（NOR）实现的条件采样机制消耗更少的功耗，而对电路的建立时间和总延时没有影响。

值得注意的是，第二或非逻辑单元507内部节点NN、NP的非满摆幅特性不仅降低了电路的功耗而且还可以让其延时足够大，以保证对第一数据信号D的正确采样，使触发器具有软边沿特性。同时，通过电路的仿真结果可以发现，本发明提出的触发器不仅有比较低的功耗，而且还具备优越的性能和负的建立时间。

在本发明的一个实施例中，如图5所示，保持单元510包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第二反相器Ib、第八NMOS管MN8和第九NMOS管MN9。其中，第五PMOS管MP5的栅极与时钟信号输入单元503相连。第六PMOS管MP6的栅极与第二或非逻辑单元507的输出端相连，第六PMOS管MP6的源极与第五PMOS管MP5的漏极相连，第六PMOS管MP6的漏极与第五PMOS管MP5的源极相连。第七PMOS管MP7的源极接所述电源，第七PMOS管MP7的漏极与第五PMOS管MP5的漏极相连，第七PMOS管MP7的栅极与第二信号输出单元505相连。第二反相器Ib的输入端分别与第六PMOS管MP6的漏极和第一信号输出单元504相连，第二反相器Ib的输出端与第二信号输出单元505相连。第八NMOS管MN8的漏极与第二反相器Ib的输入端相连，第八NMOS管MN8的栅极与第四PMOS管MP4的栅极相连。第九NMOS管MN9的漏极接地，第九NMOS管MN9的栅极与第二反相器Ib的输出端相连，第九NMOS管MN9的源极与所述第八NMOS管MN8的源极相连。

也就是说，该PAPTFF触发器还采用了条件保持技术，改进了CCFF电路输出端由I4、I5组成的保持器，条件保持技术通过保持单元510来实现的。当内部节点X为低电平“0”时，MP4打开从而对输出Q充电，同时MN8断开，也就是说输出Q的下保持通路断开，这样就避免在Q点出现竞争电流，从而增大电路的功耗恶化延时。同理，当节点X为高电平“1”时，在采样窗内，MP5和MP6同时断开这样输出Q的上保持通路就被断开，假设此时输入D为低电平“0”，这样MN4，MN5和MN6同时导通从而使输出Q放电，但是由于上保持通路是断开的，所以同样不会有竞争电流产生。条件保持技术的采用，虽然增加了电路的复杂度，但是它在保证第一信号Q的抗噪声能力的同时不会引入功耗和延时的代价。

在本发明的一个实施例中，如图5所示，上述采样脉冲型触发器还包括第一反相器Ia，用于将第一数据信号D转换为第二数据信号Db。

综上所述，本发明实施例提出的采样脉冲型触发器具有采用基于低功耗延时单元的条件采样技术、条件保持技术减小触发器电路功耗的特点。并且，由于在时钟信号CK上升沿之后GDK1下降沿之前，D的高电平“1”能被正确采样，同时在时钟信号CK上升沿之后GDK2下降沿之前，D的低电平“0”能被正确采样，这样就使得该采样脉冲型触发器PAPTFF具有负的建立时间从而具有软边沿特性，而且因为触发器的总延时最多为两级门的延时，所以它相比于主从锁存器结构的触发器DFFX1速度更快。此外，相对于CCFF电路，PAPTFF电路采用条件采样技术（第一或非逻辑单元506和第二或非逻辑单元507）完成对MN3和MN6的条件开关控制，新的条件机制可以保证当Q为低电平“0”时不会对MN6的栅电容反复的充放电，可以减小电路的静态功耗。

为了比较本发明所提出的PAPTFF触发器相对于传统的触发器DFFX1、触发器HLFF以及CCFF的性能特点，在本发明的一个示例中，采用SMIC 90nm工艺，使用电路仿真工具HSPICE对四种电路结构进行仿真比较和分析。四种触发器电路动态功耗、静态功耗和归一化电路面积数据比较如下表1所示。电路动态功耗仿真中，时钟信号输入CK为1GHZ，50％占空比的方波信号，数据信号输入D为200MHZ，50％占空比的方波信号，电源电压为1V。触发器电路输出端接5.6fF电容负载。静态功耗仿真测试中，电路数据输入信号D都接低电平。电路面积以等效的晶体管的宽度为标准做归一化处理。其中，动态功耗和静态功耗数据单位都为uW（微瓦特）。由表1中仿真结果可见，PAPTFF触发器电路在动态功耗和静态功耗方面都有最优的效果，尽管面积有所增加。

表1

触发器类别	动态功耗（uW）	静态功耗（uW）	归一化电路面积
				DFFX1	8.89	0.66	1
HLFF	9.2	0.19	0.78
				CCFF	8.88	0.38	0.82
PAPTFF	5.7	0.16	0.91

触发器电路的建立时间和总延时是影响触发器电路性能的重要指标。在仿真测试中，触发器DFFX1、HLFF、CCFF以及PAPTFF的电路输出端Q的建立时间和总延时性能的仿真结果如下表2所示。其中，输入信号转换时间为0.018ns，电路负载为0.0056pF。由表2中结果可见，PAPTFF触发器虽然相对于HLFF和CCFF性能略有下降，但是其性能要远远优于DFFX1。

表2

触发器类别	建立时间（ps）	总延时（ps）
			DFFX1	39	126
HLFF	-36	44
			CCFF	-42	50
PAPTFF	-49	55

根据本发明实施例的采样脉冲型触发器，首先，采用了新的条件采样技术，同时对两条放电通路进行控制，这样不仅去除了电路内部节点的冗余翻转（电路预充电节点在输入D输出Q都为高电平“1”的情况下周期性地充电放电，但是它不改变输出的状态）从而减少电路的功耗，而且当Q为低电平“0”时，关断由MN4、MN5和MN6构成的放电通路也会节省一部分功耗。其次，条件技术的实现是通过不同于互补CMOS或非门的基于低功耗延时单元的或非门来实现的，这种或非门由于电路内部节点电平的非满摆幅，不但可以进一步节省功耗，而且可以获得正确采样输入数据信号D和保证软边沿特性的足够长的延时。此外，还采用了条件保持技术，在获得输出Q的抗噪声能力的同时还克服了输出端竞争电流所带来的功耗和延时性能恶化的问题。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (8)

1.一种采样脉冲型触发器，其特征在于，包括：

第一数据信号输入单元和第二数据信号输入单元，用于提供第一数据信号和第二数据信号，所述第一数据信号和第二数据信号互补；

时钟信号输入单元，用于提供时钟信号；

第一信号输出单元和第二信号输出单元，输出第一信号和第二信号，所述第一信号和第二信号互补；

第一或非逻辑单元，所述第一或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第一门控的延迟时钟信号；

第二或非逻辑单元，所述第二或非逻辑单元分别与所述时钟信号输入单元、所述第一信号输出单元和第二信号输出单元相连，用于在所述时钟信号、所述第一信号和第二信号的控制下输出第二门控的延迟时钟信号；

第一充放电单元，所述第一充放电单元分别与所述时钟信号输入单元、所述第一数据信号输入单元和所述第一或非逻辑单元相连，用于在所述时钟信号和所述第一门控的延迟时钟信号同为高电平时对所述第一数据信号进行条件采样；

第二充放电单元，所述第二充放电单元分别与所述时钟信号输入单元、所述第二数据信号输入单元和所述第二或非逻辑单元相连，用于在所述时钟信号和所述第二门控的延迟时钟信号同为高电平时对所述第二数据信号进行条件采样；和

保持单元，所述保持单元分别与所述时钟信号输入单元、所述第一或非逻辑单元、所述第二或非逻辑单元相连，用于实现所述第一信号的上保持通路或下保持通路断开。

2.如权利要求1所述的采样脉冲型触发器，其特征在于，还包括：

第一PMOS管，所述第一PMOS管的漏极接电源，所述第一PMOS管的栅极与所述时钟信号输入单元相连，所述第一PMOS管的源极与所述第一充放电单元相连，用于在所述时钟信号为低电平时将所述第一PMOS管的源极预充电至高电平；

第二PMOS管，所述第二PMOS管的漏极接所述电源，所述第二PMOS管的栅极与所述第一数据信号输入单元相连，所述第二PMOS管的源极与所述第一PMOS管的源极相连；

第三PMOS管，所述第三PMOS管的漏极接所述电源，所述第三PMOS管的栅极与所述第一或非逻辑单元的输出端相连，所述第三PMOS管的源极与所述第二PMOS管的源极相连；和

第四PMOS管，所述第四PMOS管的漏极接所述电源，所述第四PMOS管的栅极与所述第一PMOS管的源极相连，所述第四PMOS管的源极与所述第一信号输出单元相连，用于在所述第一PMOS管的源极为低电平时将所述第一信号充电至高电平。

3.如权利要求1所述的采样脉冲型触发器，其特征在于，所述第一或非逻辑单元包括：

第八PMOS管，所述第八PMOS管的栅极与所述第一信号输出单元相连，所述第八PMOS管的源极与所述时钟信号输入单元相连；

第九PMOS管，所述第九PMOS管的漏极接电源，所述第九PMOS管的源极与所述第八PMOS管的漏极相连；

第十PMOS管，所述第十PMOS管的漏极接所述电源，所述第十PMOS管的栅极与所述第八PMOS管的漏极相连；

第十NMOS管，所述第十NMOS管的漏极与所述时钟信号输入单元相连，所述第十NMOS管的栅极与所述第二信号输出单元相连；

第十一PMOS管，所述第十一PMOS管的漏极与所述第十NMOS管的源极相连，所述第十一PMOS管的栅极分别与所述第十NMOS管的栅极和所述第九PMOS管的栅极相连，所述十一PMOS管的源极接所述电源；和

第十一NMOS管，所述第十一NMOS管的漏极与所述第十PMOS管的源极相连，所述第十一NMOS管的栅极与所述第十一PMOS管的漏极相连，所述第十一NMOS管的源极接地。

4.如权利要求1所述的采样脉冲型触发器，其特征在于，所述第二或非逻辑单元包括：

第十四PMOS管，所述第十四PMOS管的栅极与所述第二信号输出单元相连，所述第十四PMOS管的源极与所述时钟信号输入单元相连；

第十二PMOS管，所述第十二PMOS管的漏极接电源，所述第十二PMOS管的源极与所述第十四PMOS管的漏极相连；

第十三PMOS管，所述第十三PMOS管的漏极接所述电源，所述第十三PMOS管的栅极与所述第十四PMOS管的漏极相连；

第十二NMOS管，所述第十二NMOS管的漏极与所述时钟信号输入单元相连，所述第十二NMOS管的栅极与所述第一信号输出单元相连；

第十五PMOS管，所述第十五PMOS管的漏极与所述第十二NMOS管的源极相连，所述第十五PMOS管的栅极分别与所述第十二NMOS管的栅极和所述第十二PMOS管的栅极相连，所述十五PMOS管的源极接所述电源；和

第十三NMOS管，所述第十三NMOS管的漏极与所述第十三PMOS管的源极相连，所述第十三NMOS管的栅极与所述第十五PMOS管的漏极相连，所述第十三NMOS管的源极接地。

5.如权利要求2所述的采样脉冲型触发器，其特征在于，所述第一充放电单元包括：

第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的源极相连，所述第一NMOS管的栅极与所述时钟信号输入单元相连；

第二NMOS管，所述第二NMOS管的漏极与所述第一NMOS管的源极相连，所述第二NMOS管的栅极与所述第一数据信号输入单元相连；和

第三NMOS管，所述第三NMOS管的漏极与所述第二NMOS管的源极相连，所述第三NMOS管的栅极与所述第一或非逻辑单元的输出端相连，所述第三NMOS管的源极接地。

6.如权利要求2所述的采样脉冲型触发器，其特征在于，所述第二充放电单元包括：

第四NMOS管，所述第四NMOS管的漏极与所述第四PMOS管的源极相连，所述第四NMOS管的栅极与所述时钟信号输入单元相连；

第五NMOS管，所述第五NMOS管的漏极与所述第四NMOS管的源极相连，所述第五NMOS管的栅极与所述第二数据信号输入单元相连；和

第六NMOS管，所述第六NMOS管的漏极与所述第五NMOS管的源极相连，所述第六NMOS管的栅极与所述第二或非逻辑单元的输出端相连，所述第六NMOS管的源极接地。

7.如权利要求2所述的采样脉冲型触发器，其特征在于，所述保持单元包括：

第五PMOS管，所述第五PMOS管的栅极与所述时钟信号输入单元相连；

第六PMOS管，所述第六PMOS管的栅极与所述第二或非逻辑单元的输出端相连，所述第六PMOS管的源极与所述第五PMOS管的漏极相连，所述第六PMOS管的漏极与所述第五PMOS管的源极相连；

第七PMOS管，所述第七PMOS管的源极接所述电源，所述第七PMOS管的漏极与所述第五PMOS管的漏极相连，所述第七PMOS管的栅极与所述第二信号输出单元相连；

第二反相器，所述第二反相器的输入端分别与所述第六PMOS管的漏极和所述第一信号输出单元相连，所述第二反相器的输出端与所述第二信号输出单元相连；

第八NMOS管，所述第八NMOS管的漏极与所述第二反相器的输入端相连，所述第八NMOS管的栅极与所述第四PMOS管的栅极相连；和

第九NMOS管，所述第九NMOS管的漏极接地，所述第九NMOS管的栅极与所述第二反相器的输出端相连，所述第九NMOS管的源极与所述第八NMOS管的源极相连。

8.如权利要求1-7任一项所述的采样脉冲型触发器，其特征在于，还包括第一反相器，用于将所述第一数据信号转换为所述第二数据信号。

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