CN1694356A - 多阈值电压互补金属氧化物半导体触发器及其电路及方法 - Google Patents

多阈值电压互补金属氧化物半导体触发器及其电路及方法 Download PDF

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Abstract

公开了多阈值电压互补金属氧化物半导体(MTCMOS)触发器、包括MTCMOS触发器的电路、和形成MTCMOS触发器的方法。所述MTCMOS触发器在休眠模式期间切断泄漏电流路径以保持输出数据信号。所述MTCMOS触发器通常还使用数据反馈单元来保持输出数据信号。

Description

多阈值电压互补金属氧化物半导体触发器及其电路及方法
技术领域
本发明总体涉及一种半导体集成电路。更具体地说，本发明涉及多阈值电压互补金属氧化物半导体(MTCMOS)触发器，包括MTCMOS的电路和制造MTCMOS触发器的方法。
基于2004年4月29日提交的韩国专利申请第10-2004-0029853号提出优先权要求，其公开内容在此通过引用而整体并入。
背景技术
触发器通常用作在诸如半导体集成电路的数字电路中的数据存储元件。触发器在由时钟信号确定的特定时刻采样输入信号，并且将输入信号转换为输出信号。触发器通常用于半导体存储器件，诸如动态随机存取存储(DRAM)器件、处理器、计算机等。
图1是在美国专利第6,181,180号中公开的传统互补金属氧化物半导体(CMOS)混合锁存触发器的电路图。参见图1，传统的CMOS混合锁存触发器100包括正沟道金属氧化物半导体(PMOS)晶体管101、105、106和107，负沟道金属氧化物半导体(NMOS)晶体管102、103、104、108、109和110，包括串联的三个反相器的时钟延迟单元120和包括交叉耦合反相器的锁存单元130。
下面的说明涉及传统CMOS混合锁存触发器100的操作。当时钟信号CK具有逻辑电平“低”时，PMOS晶体管101导通。结果，内部节点140预充电至逻辑电平“高”。无论何时NMOS晶体管102和108截止，NMOS晶体管104和110导通。因此，生成输出数据信号“Q”的输出节点150保持先前值。
当时钟信号CK从逻辑电平“低”向逻辑电平“高”过渡时，PMOS晶体管101截止且NMOS晶体管102和108导通。NMOS晶体管104和110在时钟延迟单元120的延迟时段保持导通。输入数据信号“D”在该延迟时段被采样。
如果输入数据信号“D”具有逻辑电平“低”，内部节点140就保持在逻辑电平“高”。输出节点150然后经由处于导通状态的NMOS晶体管108、109和110被放电到逻辑电平“低”，并且由于锁存单元130而保持在逻辑电平“低”。当输入数据信号“D”具有逻辑电平“高”时，内部节点140经由处于导通状态的NMOS晶体管102、103和104被放电到逻辑电平“低”。输出节点150然后经由处于导通状态的PMOS晶体管107被充电到逻辑电平“高”，并且由于锁存单元130而保持在逻辑电平“高”。
图2是在美国专利第6,181,180中公开的传统CMOS半动态触发器的电路图。参见图2，传统的CMOS半动态触发器200包括PMOS晶体管201和205，NMOS晶体管202、203、204、206和207，包括串联的两个反相器的时钟延迟单元210，与非(NAND)门220、内部锁存单元230和输出锁存单元240。
下面的说明涉及传统CMOS半动态触发器200的操作。当时钟信号CK在逻辑电平“低”时，PMOS晶体管201导通。结果，内部节点250被预充电到逻辑电平“高”，并且由于内部锁存单元230而保持在逻辑电平“高”。同时，NMOS晶体管206处于截止状态。因此，具有输出数据信号“Q”的输出节点260保持先前值。
当时钟信号CK进行从逻辑电平“低”向逻辑电平“高”的过渡时，并且当输入数据信号“D”在逻辑电平“低”时，内部节点250保持在逻辑电平“高”。结果，NMOS晶体管206和207被导通。因此，输出节点260被放电到逻辑电平“低”，并且由于输出锁存单元240而被保持在逻辑电平“低”。当输入数据信号“D”在逻辑电平“高”并且时钟信号CK从逻辑电平“低”向逻辑电平“高”过渡时，在时钟延迟单元210的延迟时段中和在与非门220的延迟时段中，NMOS晶体管203和204处于导通状态，并且NMOS晶体管202处于导通状态。结果，内部节点250被放电到逻辑电平“低”。内部节点250然后由于内部锁存单元230而保持为低，因此，PMOS晶体管205导通。于是，输出节点260被充电到逻辑电平“高”，并且由于输出锁存单元240而保持为高。
为了提高半导体器件的集成密度，越来越需要低功率的半导体集成电路。在实施低功率半导体集成电路的过程中，电源电压的降低一般是有效的，但是这通常使得晶体管变慢。为了克服这个问题，使用MTCMOS电路，它包括具有低阈值电压的金属氧化物半导体(MOS)晶体管和具有高阈值电压的MOS晶体管。
MTCMOS电路包括在电源电压VDD或接地电压GND和逻辑电路之间的开关电路。这个开关电路包括具有高阈值电压的晶体管。当逻辑电路在操作中时，即当逻辑电路处于激活模式中时，开关电路被导通，并且向逻辑电路提供电源电压VDD或接地电压GND，所述逻辑电路包括具有低阈值电压的晶体管。同时，当逻辑电路不在操作中时，即当逻辑电路处于休眠模式中时，开关电路被截止并且切断被提供到逻辑电路的电压。因此，在逻辑电路中降低了泄漏电流，并且在整个系统中最小化了功耗。因此，MTCMOS技术在降低便携式大规模集成(LSI)电路中的功耗方面很有用，所述便携式大规模集成(LSI)电路具有比激活模式时段长得多的休眠模式时段。但是，当使用传统MTCMOS技术的电路被截止时，即当电路处于休眠模式中时，在逻辑电路包括的触发器或锁存单元中存储的数据通常丢失。
同时，当图1和2中所示的触发器100和200用于使用传统MTCMOS技术的电路中时，出现下面的问题。当触发器100和200包括仅仅具有高阈值电压的晶体管时，电路操作缓慢。或者，当触发器100和200包括仅仅具有低阈值电压的晶体管时，在触发器100和200中出现大泄漏电流。结果，当电路处于休眠模式中时通常不保持输出数据信号“Q”。因此，传统的触发器100和200在没有修改其设计的情况下不能被应用到所述电路中。
发明内容
本发明提供了一种高速、低功率的MTCMOS触发器，它能够将输出数据信号保持在休眠模式中。
本发明提供了一种包括MTCMOS触发器的MTCMOS电路。
本发明提供了一种使用CMOS触发器来生成MTCMOS触发器的方法。
按照本发明的一个实施例，MTCMOS触发器包括第一级，响应于输入数据信号、时钟信号和在休眠模式中激活的休眠信号而将内部节点充电或放电。MTCMOS触发器还包括第二级，响应于在内部节点存在的信号、时钟信号以及时钟信号和休眠信号的组合来将输出节点充电或放电，并且存储通过将输出节点充电或放电而生成的输出数据信号。第一级或第二级通常包括泄漏切断晶体管，它响应于被激活的休眠信号而被截止，由此在休眠模式期间切断泄漏电流路径。
按照本发明的另一个实施例，MTCMOS触发器包括时钟延迟单元，用于延迟在激活模式中的时钟信号，在所述激活模式中，失活了休眠信号，时钟延迟单元在休眠模式中被失活，在所述休眠模式中，所述休眠信号被激活。MTCMOS触发器还包括第一级，响应于输入数据信号、时钟信号和时钟延迟单元的输出信号而将内部节点充电或放电。MTCMOS触发器还包括第二级，响应于在内部节点存在的信号、时钟信号以及时钟延迟单元的输出信号来将输出节点充电或放电，并且存储通过将输出节点充电或放电而生成的输出数据信号。第一级或第二级通常包括泄漏切断晶体管，每当休眠信号被激活时所述泄漏切断晶体管被截止，由此在休眠模式期间切断泄漏电流路径。
按照本发明的另一个实施例，MTCMOS触发器包括第一级，响应于输入数据信号、时钟信号和在休眠模式中激活的休眠信号而将内部节点充电或放电，并且存储在内部节点存在的(apparent)信号。MTCMOS触发器还包括第二级，响应于在内部节点存在的信号、时钟信号、休眠信号、以及反相的休眠信号来将输出节点充电或放电，并且存储在输出节点存在的输出数据信号。第一级或第二级通常包括泄漏切断晶体管，每当休眠信号被激活时该泄漏切断晶体管被截止，由此在休眠模式期间切断泄漏电流路径。
按照本发明的另一个实施例，一种具有MTCMOS触发器的电路包括集成电路。集成电路包括MTCMOS触发器，响应于时钟信号和在休眠模式中激活的休眠信号而采样输入数据信号，并且生成和存储输出数据信号。所述集成电路还包括逻辑电路，对输出数据信号执行预定逻辑操作以生成输出信号。所述集成电路还包括开关电路，响应于在激活模式中激活的激活信号而向与MTCMOS触发器和逻辑电路连接的虚拟接地电压提供实际接地电压。具有MTCMOS触发器的电路还包括泄漏切断晶体管，每当休眠信号被激活时该泄漏切断晶体管被截止，由此在休眠模式期间切断泄漏电流路径。
按照本发明的另一个实施例，一种形成MTCMOS触发器的方法包括：将在互补金属氧化物半导体(CMOS)触发器中包括的金属氧化物半导体(MOS)晶体管转换为具有低阈值电压的MOS晶体管。所述方法还包括：将在CMOS触发器中包括的输出锁存单元中包括的MOS晶体管转换为具有高阈值电压的MOS晶体管。所述方法还包括：将与具有低阈值电压的MOS晶体管连接的实际接地电压转换为虚拟接地电压。所述方法还包括：向在泄漏电流路径中包括的MOS晶体管提供在休眠模式中激活的休眠信号以切断泄漏电流路径。
于是，因为本发明的MTCMOS触发器在休眠模式期间切断了泄漏电流路径，它保持输出数据信号。另外，MTCMOS触发器通常包括特别电路，诸如用于保持输出数据信号的数据反馈单元。
与在传统MTCMOS电路中使用的气球(balloon)触发器和互补传递(pass)晶体管(CP)触发器相比，本发明的MTCMOS触发器使用的晶体管数量少。而且，本发明的MTCMOS触发器具有快速操作速度和低功率延迟乘积。因此，MTCMOS触发器容易用于高速、低功率电路中。
按照本发明的实施例的MTCMOS电路包括MTCMOS触发器，该MTCMOS触发器被适配以在休眠模式中保持所存储的数据，由此生成有效的输出信号。
按照本发明的实施例的方法使用CMOS触发器来生成MTCMOS触发器，该MTCMOS触发器被适配以在休眠模式中保持输出数据信号。因此，所述方法容易用于设计MTCMOS电路。
附图说明
下面结合在附图中图解的几个实施例来说明本发明。在全部附图中，相同的附图标号指示相同的示例性元件、部件或步骤。在附图中：
图1是传统的CMOS混合锁存触发器的电路图；
图2是传统的CMOS半动态触发器的电路图；
图3是包括按照本发明的一个实施例的MTCMOS触发器的电路的方框图；
图4图解了根据在图3中所示的电路中的激活信号和休眠信号切换的操作模式；
图5是按照本发明的一个实施例的MTCMOS触发器的电路图；
图6是按照本发明的另一个实施例的MTCMOS触发器的电路图；
图7是图6所示的控制器的电路图；
图8是图解按照本发明的一个实施例的、使用CMOS触发器来形成MTCMOS触发器的方法的流程图；
图9是图解按照本发明的另一个实施例的、使用CMOS触发器来形成MTCMOS触发器的方法的流程图。
具体实施方式
下面参照附图来说明本发明的示例性实施例。给出这些实施例作为解释性示例。本发明的实际范围由所附的权利要求来限定。
图3是包括按照本发明的一个实施例的MTCMOS触发器的电路的方框图。参见图3，电路300包括开关电路310和集成电路320。电路300响应于激活信号SC和体眠信号SCB在两个操作模式，即休眠模式和激活模式之间切换。
开关电路310包括至少一个具有高阈值电压的NMOS晶体管。所述NMOS晶体管包括与实际接地电压GND连接的源极，并且被称为休眠晶体管。开关电路310连接到在电路300中的MTCMOS触发器330和逻辑电路340。
响应于激活信号SC，开关电路310将实际接地电压GND与虚拟接地电压VGND连接或断开，所述虚拟接地电压VGND与在集成电路320中的MTCMOS触发器330和逻辑电路340连接。激活信号SC每当电路300处于激活模式中时切换到第一逻辑电平(例如逻辑电平“高”)，并且每当电路300处于休眠模式中时切换到第二逻辑电平(例如逻辑电平“低”)。
集成电路320包括MTCMOS触发器330和逻辑电路340，它们连接在电源电压VDD和虚拟接地电压VGND之间。MTCMOS触发器330和逻辑电路340包括具有低阈值电压的晶体管。
MTCMOS触发器330响应于时钟信号CK和休眠信号SCB而对输入信号IN采样，并且存储和输出输出数据信号“Q”。输入信号IN通常是输入数据信号。休眠信号SCB每当电路300处于休眠模式中时切换到第一逻辑电平，并且每当电路300处于激活模式中时切换到第二逻辑电平。
按照本发明的一个实施例，MTCMOS触发器330包括泄漏切断晶体管。泄漏切断晶体管每当休眠信号SCB具有第一逻辑电平时被截止，由此在休眠模式期间切断泄漏电流路径。因此，MTCMOS触发器330能够在休眠模式中保持输出数据信号“Q”。
另外，MTCMOS触发器330通常包括输出锁存单元，用于存储输出数据信号“Q”。输出锁存单元通常包括交叉耦合反相器，该交叉耦合反相器包括具有高阈值电压的晶体管。因为容易切断经过输出锁存单元的泄漏电流路径，因此，防止泄漏电流在休眠模式期间改变输出数据信号“Q”的逻辑电平。结果，MTCMOS触发器330在休眠模式中保持输出数据信号“Q”。经过输出锁存单元的泄漏电流路径被称为潜行(sneak)泄漏电流路径。
按照本发明的另一个实施例，MTCMOS触发器330包括内部锁存单元、输出锁存单元和数据反馈单元。内部锁存单元存储反相的输入数据信号，即内部数据信号，并且包括交叉耦合反相器。输出锁存单元存储反相的内部数据信号，即输出数据信号“Q”，并且包括交叉耦合反相器。数据反馈单元响应于休眠信号SCB而被激活，并且使输出数据信号“Q”反相以恢复内部数据信号。因此，MTCMOS触发器330防止与内部锁存单元连接的内部节点浮动，因此，在休眠模式中保持输出数据信号“Q”。
包括在内部锁存单元中的交叉耦合反相器包括具有低阈值电压的晶体管，而包括在输出锁存单元中的交叉耦合反相器包括具有高阈值电压的晶体管。因为容易切断经过输出锁存单元的泄漏电流路径，因此，防止泄漏电流在休眠模式期间改变输出数据信号“Q”的逻辑电平。因此，MTCMOS触发器330在休眠模式中保持输出数据信号“Q”。
逻辑电路340包括锁存单元或触发器，所述锁存单元或触发器包括具有低阈值电压的晶体管。逻辑电路340接收在MTCMOS触发器330中存储的输出数据信号“Q”，并且对于输出数据信号“Q”执行预定逻辑操作以生成输出信号OUT。
虽然在图3中未示出，但是电路300经常还包括串联在实际电源电压VDD和集成电路320之间的开关电路。所述开关电路响应于激活信号SC而将实际电源电压VDD与集成电路320的虚拟电源电压(未示出)连接或断开。
图4图解了根据在图3中所示的电路300中的激活信号SC和休眠信号SCB而切换的操作模式。参见图4，图3所示的电路300通常响应于激活信号SC和休眠信号SCB而依次在激活模式、入眠模式、休眠模式、苏醒模式和激活模式中操作。对应于入眠模式、休眠模式和苏醒模式的时段指定了失活时段或休眠时段。
下面的说明涉及电路300从激活模式向休眠模式切换的处理。这个切换处理包括入眠模式，其中激活信号SC和休眠信号SCB被切换到逻辑电平“高”。在激活信号SC从逻辑电平“高”(即激活状态)向逻辑电平“低”(即失活状态)过渡之前的第一延迟时间tD1，休眠信号SCB过渡到逻辑电平“高”。需要第一延迟时间tD1来切断到达MTCMOS触发器330的新数据，并且使得MTCMOS触发器330可以在电路300进入休眠模式之前存储输出数据信号“Q”。
下面的说明涉及将电路300从休眠模式向激活模式切换的处理。所述切换处理包括苏醒模式，其中，激活信号SC和休眠信号SCB被切换到逻辑电平“高”。在休眠信号SCB从逻辑电平“高”(即激活状态)向逻辑电平“低”(即失活状态)过渡之前的第二延迟时间tD2，激活信号SC处于逻辑电平“高”。需要第二延迟时间tD2来通过将虚拟接地电压节点放电而从与MTCMOS触发器330连接的虚拟接地电压节点去除噪声(或浮动)。使用与虚拟接地电压VGND连接的半导体元件(即，开关电路310、MTCMOS触发器330、和逻辑电路340)中的阻容(RC)时间常数来计算第二延迟时间tD2。
图5是按照本发明的一个实施例的MTCMOS触发器的电路图。图5所示的MTCMOS触发器是MTCMOS混合锁存触发器。
参见图5，MTCMOS混合锁存触发器500包括时钟延迟单元510、第一级520和第二级530。第一级520和第二级530被分别称为前和后级。时钟延迟单元510通常被包括在第一级520中。
时钟延迟单元510包括：第一反相器511，用于反相时钟信号CK；第二反相器512，用于反相第一反相器511的输出信号；以及或非(NOR)门513，用于对第二反相器512的输出信号和休眠信号SCB执行或非操作。反相器511和512包括具有低阈值电压的晶体管(未示出)。或非门513包括具有高阈值电压的晶体管(未示出)。
时钟延迟单元510在激活模式中延迟时钟信号CK，激活模式中休眠信号SCB具有逻辑电平“低”，并且在休眠模式中被失活，休眠模式中休眠信号SCB具有逻辑电平“高”。换句话说，在其中休眠信号SCB具有逻辑电平“低”的激活模式中，时钟延迟单元510延迟时钟信号CK以生成反相的时钟信号。在其中休眠信号SCB具有逻辑电平“高”的休眠模式中，时钟延迟单元510被失活而不论时钟信号CK的逻辑电平如何，并且生成在逻辑电平“低”的输出信号。响应于具有逻辑电平“低”的时钟延迟单元510的输出信号，在第一和第二级520和530中包括的泄漏切断晶体管524和534分别被截止。结果，泄漏切断晶体管524和534在休眠模式期间切断泄漏电流路径。
第一级520连接在实际电源电压VDD和虚拟接地电压VGND之间。响应于输入数据信号“D”、时钟信号CK、和时钟延迟单元510的输出信号，第一级520将内部节点527充电或放电。第一级520包括将内部节点527充电到逻辑电平“高”的充电路径和将内部节点527放电到逻辑电平“低”的放电路径。
所述充电路径包括第一、第二和第三PMOS晶体管521、525和526，它们具有低阈值电压。第一PMOS晶体管521具有与实际电源电压VDD连接的源极、与时钟信号CK连接的栅极(gate)和与内部节点527连接的漏极。第二PMOS晶体管525与第一PMOS晶体管521并联，并且具有与输入数据信号“D”连接的栅极。第三PMOS晶体管526与第二PMOS晶体管525并联，并且具有与时钟延迟单元510的输出信号连接的栅极。
所述放电路径包括泄漏切断晶体管524，它响应于在休眠模式中的时钟延迟单元510的输出信号而失活放电路径。泄漏切断晶体管524包括具有低阈值电压的NMOS晶体管。泄漏切断晶体管524的一个端子连接到虚拟接地电压VGND。泄漏切断晶体管524当激活休眠信号SCB时被截止，因此在休眠模式期间切断泄漏电流路径。
所述放电路径还包括第一和第二NMOS晶体管522和523，它们具有低阈值电压。第一NMOS晶体管522具有与内部节点527连接的漏极和与时钟信号CK连接的栅极。第二NMOS晶体管523连接在第一NMOS晶体管522和泄漏切断晶体管524之间，并且具有与输入数据信号“D”连接的栅极。
第二级530连接在实际电源电压VDD和实际接地电压GND之间。第二级530响应于在内部节点527存在的信号、时钟信号CK和时钟延迟单元510的输出信号而将输出节点535充电或放电，并且存储通过将输出节点535充电或放电而生成的输出数据信号“Q”。
第二级530包括输出锁存单元540，用于存储输出数据信号“Q”。输出锁存单元540包括交叉耦合反相器541和542。在交叉耦合反相器541和542中包括的晶体管(未示出)具有高阈值电压，以便它们在休眠模式期间切断泄漏电流路径。第二级530还包括用于将输出节点535充电到逻辑电平“高”的充电路径和用于将输出节点535放电到逻辑电平“低”的放电路径。
所述充电路径包括第一泄漏切断晶体管531，它以在内部节点527存在的信号来被选通(gated)。第一泄漏切断晶体管531包括具有高阈值电压的PMOS晶体管。第一泄漏切断晶体管531的端子分别连接到实际电源电压VDD和输出节点535。第一泄漏切断晶体管531在休眠模式中被截止，由此在休眠模式期间切断泄漏电流路径。
所述放电路径包括第二泄漏切断晶体管534，响应于在休眠模式中的时钟延迟单元510的输出信号而失活(即切断)放电路径。第二泄漏切断晶体管534包括具有高阈值电压的NMOS晶体管。第二泄漏切断晶体管534的一个端子连接到实际接地电压GND。作为休眠信号SCB被激活的结果，第二泄漏切断晶体管534被截止，由此在休眠模式期间切断泄漏电流路径。
所述放电路径还包括第一和第二NMOS晶体管532和533。第一NMOS晶体管532具有与输出节点535连接的漏极，并且以时钟信号CK来被选通。第二NMOS晶体管533连接在第一NMOS晶体管532和第二泄漏切断晶体管534之间，并且以在内部节点527存在的信号被选通。第一和第二NMOS晶体管532和533具有低阈值电压。
在图5中，LCP1表示在休眠模式期间被切断的泄漏电流路径的一个示例。在输出数据信号“Q”在逻辑电平“高”的情况下，LCP1是潜行泄漏电流路径，经由在反相器542中包括的PMOS晶体管(未示出)、和NMOS晶体管532、533和534，将实际电源电压VDD连接到实际接地电压GND。通常通过在休眠模式中截止第二泄漏切断晶体管534来切断潜行泄漏电流路径LCP1。
如上所述，MTCMOS混合锁存触发器500使用休眠信号SCB来失活时钟延迟单元510，以切断泄漏电流路径，由此在休眠模式中保持输出数据信号“Q”。另外，MTCMOS混合锁存触发器500包括具有高阈值电压的泄漏切断晶体管531和534，以保证泄漏电流路径切断。因此，MTCMOS混合锁存触发器500在休眠模式中保持输出数据信号“Q”。
MTCMOS混合锁存触发器500在激活模式中的操作类似于图1所示的CMOS混合锁存触发器100。因此，省略其说明。
图6是按照本发明的另一个实施例的MTCMOS触发器的电路图。图6所示的MTCMOS触发器是MTCMOS半动态触发器。参见图6，MTCMOS半动态触发器600包括第一级610和第二级660，它们分别被称为前和后级。
第一级610响应于输入数据信号“D”、时钟信号CK和在休眠模式中激活的休眠信号SCB而将内部节点606充电或放电，并且存储在内部节点606存在的信号“Qm”。第一级610包括用于将内部节点606充电到逻辑电平“高”的充电路径和将内部节点606放电到逻辑电平“低”的放电路径、以及控制器630。
所述充电路径包括第一泄漏切断晶体管601，响应于被激活的休眠信号SCB而失活(即切断)充电路径。第一泄漏切断晶体管601包括具有低阈值电压的PMOS晶体管，并具有与实际电源电压VDD连接的一个端子。第一泄漏切断晶体管601当激活休眠信号SCB时被截止，由此在休眠模式期间切断泄漏电流路径。所述充电路径连接在第一泄漏切断晶体管601和内部节点606之间，并且还包括以时钟信号CK选通的PMOS晶体管602。PMOS晶体管602具有低阈值电压。
控制器630响应于信号“Qm”、延迟的时钟信号CKD和休眠信号SCB，而生成控制信号“S”以控制放电路径的激活或失活。控制器630包括与(AND)门和或非门。与门对信号“Qm”和延迟的时钟信号CKD执行与操作。或非门对与门的输出信号、和休眠信号SCB执行或非操作，由此生成控制信号“S”。
放电路径包括第二泄漏切断晶体管603，响应于控制信号“S”而失活放电路径。第二泄漏切断晶体管603包括具有低阈值电压的NMOS晶体管，并且其一个端子连接到内部节点606。在休眠模式中，控制器630的或非门响应于逻辑电平“高”的休眠信号SCB而输出逻辑电平“低”的控制信号“S”，因此，第二泄漏切断晶体管603被截止。于是，在休眠模式期间切断泄漏电流路径。结果，由内部锁存单元650保持内部数据信号，即信号“Qm”。因此，保持了输出数据信号“Q”。
放电路径连接在第二泄漏切断晶体管603和虚拟接地电压VGND之间，并且还包括分别以输入数据信号“D”和时钟信号CK选通的NMOS晶体管604和605。NMOS晶体管604和605具有低阈值电压。
第一级610还包括时钟延迟单元620、反相器640和内部锁存单元650。时钟延迟单元620包括串联的反相器。每个反相器包括具有低阈值电压的晶体管(未示出)。时钟延迟单元620延迟时钟信号CK，由此生成延迟的时钟信号CKD。反相器640反相休眠信号SCB，并且包括具有高阈值电压的晶体管(未示出)。内部锁存单元650存储信号“Qm”，并且包括交叉耦合反相器。每个交叉耦合反相器包括具有低阈值电压的晶体管(未示出)。
第二级660响应于信号“Qm”、时钟信号CK、休眠信号SCB和反相的休眠信号来将输出节点666充电或放电，并且存储在输出节点666存在的输出数据信号“Q”。第二级660包括用于将输出节点666充电到逻辑电平“高”的充电路径、用于将输出节点666放电到逻辑电平“低”的放电路径、和数据反馈单元680。
充电路径包括第一泄漏切断晶体管661，当激活休眠信号SCB时失活(即切断)充电路径。第一泄漏切断晶体管661包括具有高阈值电压的PMOS晶体管，并且其一个端子连接到实际电源电压VDD。第一泄漏切断晶体管661每当休眠信号SCB在休眠模式中处于逻辑电平“高”时被截止，由此在休眠模式期间切断泄漏电流路径。充电路径连接在第一泄漏切断晶体管661和输出节点666之间，并且还包括以信号“Qm”选通的PMOS晶体管662。PMOS晶体管662具有低阈值电压。
放电路径包括第二泄漏切断晶体管665，响应于被激活的反相休眠信号而失活(即切断)放电路径。第二泄漏切断晶体管665包括具有高阈值电压的NMOS晶体管，并且其一个端子连接到实际接地电压GND。第二泄漏切断晶体管665响应于反相器640的输出信号而导通或截止，反相器640反相休眠信号SCB。因此，当休眠信号SCB具有逻辑电平“高”时，泄漏电流路径在休眠模式期间切断。
放电路径连接在输出节点666和第二泄漏切断晶体管665之间，并且还包括分别以时钟信号CK和信号“Qm”选通的NMOS晶体管663和664。NMOS晶体管663和664具有低阈值电压。
数据反馈单元680包括第一PMOS晶体管681、第二PMOS晶体管682、第一NMOS晶体管683和第二NMOS晶体管684。第一PMOS晶体管681具有与实际电源电压VDD连接的源极和与在输出节点666存在的输出数据信号“Q”连接的栅极。第二PMOS晶体管682具有与第一PMOS晶体管681的漏极连接的源极、通过其输入反相休眠信号的栅极、和与内部节点606连接的漏极。第一NMOS晶体管683具有与第二PMOS晶体管682的漏极连接的漏极、和通过其来输入休眠信号SCB的栅极。第二NMOS晶体管684具有与第一NMOS晶体管683的源极连接的漏极、与输出数据信号“Q”连接的栅极、和与虚拟接地电压VGND连接的源极。
在休眠模式中，数据反馈单元680响应于输出数据信号“Q”、反相的休眠信号、和休眠信号SCB来恢复信号“Qm”。换句话说，在数据反馈单元680中的第二PMOS晶体管682和第一NMOS晶体管683在休眠模式中导通。然后，第一PMOS晶体管681和第二NMOS晶体管684反相输出数据信号“Q”，并且向内部节点606提供反相的输出数据信号。结果，数据反馈单元680恢复内部节点606的逻辑电平，它有时在休眠模式中浮动，由此防止当执行从休眠模式向激活模式的切换时内部节点606改变逻辑电平。另一方面，在激活模式中，第二PMOS晶体管682和第一NMOS晶体管683响应于处于逻辑电平“低”的休眠信号SCB而被截止，因此数据反馈单元680不操作。
第二级660还包括输出锁存单元670，用于存储在输出节点666存在的输出数据信号“Q”。输出锁存单元670包括交叉耦合反相器671和672，它们每个包括具有高阈值电压的晶体管(未示出)，以在休眠模式期间切断泄漏电流路径。
在图6中，LCP2表示在休眠模式期间切断的泄漏电流路径的一个示例。在输出数据信号“Q”在逻辑电平“高”的情况下，LCP2是潜行泄漏电流路径，将实际电源电压VDD经由在反相器672中包括的PMOS晶体管(未示出)、和NMOS晶体管663、664和665，连接到实际接地电压GND。潜行泄漏电流路径LCP2容易被第二泄漏切断晶体管665切断。
如上所述，MTCMOS半动态触发器600在休眠模式期间使用休眠信号SCB来截止泄漏切断晶体管601、603、661和665，以切断泄漏电流路径，由此保持输出数据信号“Q”。另外，MTCMOS半动态触发器600包括具有高阈值电压的泄漏切断晶体管661和665，以在休眠模式期间切断泄漏电流路径，由此保持输出数据信号“Q”。而且，MTCMOS半动态触发器600包括数据反馈单元680，用于恢复信号“Qm”，由此在进行从休眠模式向激活模式切换的情况下保持输出数据信号“Q”。
在激活模式中的MTCMOS半动态触发器600的操作类似于图2所示的CMOS半动态触发器200。因此，省略其说明。
图7是按照一个示例性实施例的、图6所示的控制器630的电路图。参见图7，控制器630包括第一到第三PMOS晶体管631、632和633、与第一到第三NMOS晶体管634、635和636。第一PMOS晶体管631具有高阈值电压，第二和第三PMOS晶体管632和633与第一到第三NMOS晶体管634到636具有低阈值电压。
第一PMOS晶体管631具有连接到实际电源电压VDD的源极和连接到休眠信号SCB的栅极。第二PMOS晶体管632具有连接到第一PMOS晶体管631的漏极的源极、通过其输入信号“Qm”的栅极、和通过其输出控制信号“S”的漏极。第三PMOS晶体管633具有连接到第一PMOS晶体管631的漏极的源极、通过其输入延迟的时钟信号CKD的栅极、和通过其输出控制信号S的漏极。
第一NMOS晶体管634具有连接到第二PMOS晶体管632的漏极的漏极、连接到休眠信号SCB的栅极、和连接到实际接地电压GND的源极。第二NMOS晶体管635具有连接到第三PMOS晶体管633的漏极的漏极、和连接到信号“Qm”的栅极。第三NMOS晶体管636具有连接到第二NMOS晶体管635的源极的漏极、连接到延迟的时钟信号CKD的栅极、和连接到实际接地电压GND的源极。
在休眠模式中，控制器630响应于处于逻辑电平“高”的休眠信号SCB而生成处于逻辑电平“低”的控制信号“S”。在激活模式中，控制器630响应于处于逻辑电平“低”的休眠信号SCB、信号“Qm”和延迟的时钟信号CKD而生成处于逻辑电平“低”或逻辑电平“高”的控制信号S。
图8是说明按照本发明的一个实施例的、使用CMOS触发器而形成MTCMOS触发器的方法的流程图。更具体而言，图8是图解从CMOS混合锁存触发器来形成MTCMOS触发器的方法的流程图。
在CMOS混合锁存触发器中包括的所有MOS晶体管在步骤S105被转换为具有低阈值电压的MOS晶体管。在CMOS混合锁存触发器的输出锁存单元中包括的MOS晶体管在步骤S110被转换为具有高阈值电压的MOS晶体管。具体上，在输出锁存单元的交叉耦合反相器中包括的MOS晶体管被转换为具有高阈值电压的MOS晶体管。在步骤S115，连接到具有低阈值电压的MOS晶体管的实际接地电压被转换为虚拟接地电压。
为了在休眠模式期间切断泄漏电流路径，在步骤S120，在休眠模式中激活的休眠信号被提供到泄漏电流路径上的MOS晶体管。在步骤S125，在休眠模式中通过输出锁存单元的泄漏电流路径上的MOS晶体管被转换为具有高阈值电压的MOS晶体管。具有高阈值电压的所述MOS晶体管的一个端子连接到实际接地电压。执行步骤S125以切断在MTCMOS混合锁存触发器中的潜行泄漏电流路径，由此保持在输出锁存单元中存储的输出数据信号。
上述的从CMOS混合锁存触发器来形成MTCMOS混合锁存触发器的方法容易被用作设计半导体集成电路的示意工具。
图9是图解按照本发明的另一个实施例的、使用CMOS触发器来形成MTCMOS触发器的方法的流程图。更具体而言，图9图解了从CMOS半动态触发器来形成MTCMOS半动态触发器的方法。
在CMOS半动态触发器中包括的所有MOS晶体管在步骤S205中被转换为具有低阈值电压的MOS晶体管。在步骤S210，在CMOS半动态触发器的输出锁存单元中包括的MOS晶体管被转换为具有高阈值电压的MOS晶体管。特别是，在输出锁存单元的交叉耦合反相器中包括的MOS晶体管被转换为具有高阈值电压的MOS晶体管。在步骤S215中，连接到具有低阈值电压的MOS晶体管的实际接地电压被转换为虚拟接地电压。为了在休眠模式期间切断泄漏电流路径，在步骤S220，在休眠模式中激活的休眠信号被提供到在泄漏电流路径上的MOS晶体管。
在步骤S225中，诸如数据反馈单元的特殊电路通常被添加。数据反馈单元恢复在内部节点中存储的信号。所述内部节点使用在连接到输出锁存单元的输出节点中存储的信号而连接到内部锁存单元。数据反馈单元通常将在所述输出节点中存储的信号反相以恢复在所述内部节点中存储的信号。因此，数据反馈单元防止在休眠模式中发生的泄漏电流中有时包括的内部节点的浮动。
在步骤S230，在通过输出锁存单元的泄漏电流路径上的MOS晶体管被转换为具有高阈值电压的MOS晶体管。具有高阈值电压的所述MOS晶体管的一个端子连接到实际接地电压。执行步骤S230以切断在MTCMOS半动态触发器中的潜行泄漏电流路径，由此保持在输出锁存单元中存储的输出数据信号。
上述的从CMOS半动态触发器来形成MTCMOS半动态触发器的方法可以用于设计半导体集成电路的示意工具。
已经参照图8和9而说明了从CMOS混合锁存触发器和CMOS半动态触发器分别形成MTCMOS混合锁存触发器和MTCMOS半动态触发器的方法。本领域内的技术人员可以明白，按照本发明的形成MTCMOS触发器的方法容易被应用到其他类型的CMOS触发器。
所有的上述示例性实施例是解释性示例。本领域内的普通技术人员可以明白，可以在不脱离由所附的权利要求所限定的本发明的范围的情况下，对所述示例性实施例进行形式和细节上的各种改变。

Claims (41)

1.一种多阈值电压互补金属氧化物半导体(MTCMOS)触发器，包括：
第一级，响应于输入数据信号、时钟信号和在休眠模式中激活的休眠信号，而将内部节点充电或放电；以及
第二级，响应于在内部节点存在的信号、时钟信号、以及时钟信号和休眠信号的组合，来将输出节点充电或放电，并且存储通过将输出节点充电或放电而生成的输出数据信号；
其中，所述第一级或第二级包括泄漏切断晶体管，它响应于被激活的休眠信号而被截止，由此在休眠模式期间切断泄漏电流路径。
2.按照权利要求1的MTCMOS触发器，其中，所述第一级连接在实际电源电压和虚拟接地电压之间。
3.按照权利要求1的MTCMOS触发器，其中，所述第二级连接在实际电源电压和实际接地电压之间。
4.按照权利要求1的MTCMOS触发器，其中，所述第一级包括时钟延迟单元，用于在所述休眠信号失活的激活模式中延迟时钟信号，并且所述时钟延迟单元在休眠模式中失活；并且
其中，以在休眠模式中的时钟延迟单元的输出信号来选通所述泄漏切断晶体管。
5.按照权利要求4的MTCMOS触发器，其中，所述时钟延迟单元响应时钟信号和休眠信号，并且包括：
第一反相器，反相时钟信号；
第二反相器，反相第一反相器的输出信号；以及
或非门，对第二反相器的输出信号、和休眠信号执行或非操作。
6.按照权利要求5的MTCMOS触发器，其中，所述第一和第二反相器包括具有低阈值电压的晶体管，所述或非门包括具有高阈值电压的晶体管。
7.按照权利要求4的MTCMOS触发器，其中所述第一级还包括：
充电路径，将所述内部节点充电到逻辑电平“高”；以及
放电路径，将所述内部节点放电到逻辑电平“低”；
其中，所述放电路径包括泄漏切断晶体管，用于响应于在休眠模式中的时钟延迟单元的输出信号而失活所述放电路径；并且
其中，所述泄漏切断晶体管包括具有低阈值电压的NMOS晶体管，并且该泄漏切断晶体管的一个端子连接到虚拟接地电压。
8.按照权利要求7的MTCMOS触发器，其中，所述充电路径包括：
第一PMOS晶体管，具有连接到实际电源电压的源极、连接到时钟信号的栅极、和连接到内部节点的漏极；
第二PMOS晶体管，与第一PMOS晶体管并联，并且具有连接到输入数据信号的栅极；以及
第三PMOS晶体管，与第二PMOS晶体管并联，并且具有连接到时钟延迟单元的输出信号的栅极；
其中，所述第一到第三PMOS晶体管具有低阈值电压。
9.按照权利要求8的MTCMOS触发器，其中，所述放电路径还包括：
第一NMOS晶体管，具有连接到所述内部节点的漏极和经过其输入时钟信号的栅极；以及
第二NMOS晶体管，连接在第一NMOS晶体管和泄漏切断晶体管之间，并且具有连接到输入数据信号的栅极；
其中，所述第一和第二NMOS晶体管具有低阈值电压。
10.按照权利要求4的MTCMOS触发器，其中，所述第二级包括输出锁存单元，用于存储输出数据信号；并且
其中，所述输出锁存单元包括交叉耦合反相器；并且
每个所述交叉耦合反相器包括具有高阈值电压的晶体管。
11.按照权利要求10的MTCMOS触发器，其中，所述第二级还包括：
充电路径，将所述输出节点充电到逻辑电平“高”；以及
放电路径，将所述输出节点放电到逻辑电平“低”；并且
其中，所述充电路径包括第一泄漏切断晶体管，以在内部节点存在的信号来被选通；
所述放电路径包括第二泄漏切断晶体管，其响应于在休眠模式中的时钟延迟单元的输出信号而失活所述放电路径；
第一泄漏切断晶体管包括具有高阈值电压的PMOS晶体管；
第二泄漏切断晶体管包括具有高阈值电压的NMOS晶体管；
第一泄漏切断晶体管的端子分别连接到实际电源电压和输出节点；以及
第二泄漏切断晶体管的一个端子连接到实际接地电压。
12.按照权利要求11的MTCMOS触发器，其中，所述放电路径还包括：
第一NMOS晶体管，具有连接到输出节点的漏极，并且以时钟信号被选通；以及
第二NMOS晶体管，连接在第一NMOS晶体管和第二泄漏切断晶体管之间，并且以在内部节点存在的信号来被选通；并且
其中，所述第一和第二NMOS晶体管具有低阈值电压。
13.一种多阈值电压互补金属氧化物半导体(MTCMOS)触发器，包括：
时钟延迟单元，在休眠信号失活的激活模式中延迟时钟信号，并且在激活休眠信号的休眠模式中失活；
第一级，响应于输入数据信号、时钟信号和时钟延迟单元的输出信号而将内部节点充电或放电；以及
第二级，响应于在内部节点存在的信号、时钟信号以及时钟延迟单元的输出信号来将输出节点充电或放电，并且存储通过将输出节点充电或放电而生成的输出数据信号；
其中，所述第一级或第二级包括泄漏切断晶体管，它每当休眠信号被激活时被截止，由此在休眠模式期间切断泄漏电流路径。
14.一种多阈值电压互补金属氧化物半导体(MTCMOS)触发器，包括：
第一级，响应于输入数据信号、时钟信号和在休眠模式中激活的休眠信号而将内部节点充电或放电，并且存储在内部节点存在的信号；
第二级，响应于在内部节点存在的信号、时钟信号、休眠信号、以及反相的休眠信号，来将输出节点充电或放电，并且存储在输出节点存在的输出数据信号；
其中，所述第一级或第二级包括泄漏切断晶体管，它每当休眠信号被激活时被截止，由此在休眠模式期间切断泄漏电流路径。
15.按照权利要求14的MTCMOS触发器，其中，所述第一级包括：
充电路径，将所述内部节点充电到逻辑电平“高”；
放电路径，将所述内部节点放电到逻辑电平“低”；以及
控制器，响应于在内部节点存在的信号、延迟时钟信号、和休眠信号，而生成控制信号，用于控制放电路径的激活或失活；并且
其中，所述充电路径包括第一泄漏切断晶体管，用于响应于被激活的休眠信号而失活所述充电路径；
所述放电路径包括第二泄漏切断晶体管，用于响应于控制信号而失活所述放电路径；
第一泄漏切断晶体管包括具有低阈值电压的PMOS晶体管；
第二泄漏切断晶体管包括具有低阈值电压的NMOS晶体管；
第一泄漏切断晶体管的一个端子连接到实际电源电压；以及
第二泄漏切断晶体管的一个端子连接到所述内部节点。
16.按照权利要求15的MTCMOS触发器，其中，所述第一级还包括：
时钟延迟单元，延迟时钟信号，并且包括串联的反相器，每个反相器包括具有低阈值电压的晶体管；
反相器，反相休眠信号，并且包括具有高阈值电压的晶体管；以及
内部锁存单元，存储在内部节点存在的信号，并且包括交叉耦合反相器，所述交叉耦合反相器的每个包括具有低阈值电压的晶体管。
17.按照权利要求16的MTCMOS触发器，其中，所述充电路径还包括在第一泄漏切断晶体管和内部节点之间连接的PMOS晶体管，以时钟信号被选通，并且具有低阈值电压。
18.按照权利要求17的MTCMOS触发器，其中，所述放电路径还包括连接在第二泄漏切断晶体管和虚拟接地电压之间的两个NMOS晶体管，所述两个NMOS晶体管分别以输入数据信号和时钟信号被选通，并且具有低阈值电压。
19.按照权利要求15的MTCMOS触发器，其中，所述控制器包括：
与门，对在内部节点存在的信号和延迟的时钟信号执行与操作；以及
或非门，对与门的输出信号、和休眠信号执行或非操作，由此生成控制信号。
20.按照权利要求15的MTCMOS触发器，其中，所述控制器包括：
第一PMOS晶体管，具有连接到实际电源电压的源极和经过其输入休眠信号的栅极；
第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、经过其输入在内部节点存在的信号的栅极、和经过其输出控制信号的漏极；
第三PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、经过其输入延迟的时钟信号的栅极、和经过其输出控制信号的漏极；
第一NMOS晶体管，具有连接到所述第二PMOS晶体管的漏极的漏极、经过其输入休眠信号的栅极、和连接到实际接地电压的源极；
第二NMOS晶体管，具有连接到第三PMOS晶体管的漏极的漏极、和经过其输入在内部节点存储的信号的栅极；以及
第三NMOS晶体管，具有连接到第二NMOS晶体管的源极的漏极、连接到延迟的时钟信号的栅极、和连接到实际接地电压的源极；并且
其中，所述第一PMOS晶体管具有高阈值电压；并且
所述第二和第三PMOS晶体管和所述第一到第三NMOS晶体管具有低阈值电压。
21.按照权利要求14的MTCMOS触发器，其中，所述第二级包括：
充电路径，将所述输出节点充电到逻辑电平“高”；
放电路径，将所述输出节点放电到逻辑电平“低”；以及
数据反馈单元，响应于输出数据信号、反相的休眠信号、和休眠信号，而恢复休眠模式中在内部节点存在的信号；并且
其中，所述充电路径包括第一泄漏切断晶体管，用于响应于被激活的休眠信号而失活充电路径；
所述放电路径包括第二泄漏切断晶体管，用于响应于激活的反相休眠信号而失活放电路径；
所述第一泄漏切断晶体管包括具有高阈值电压的PMOS晶体管；
所述第二泄漏切断晶体管包括具有高阈值电压的NMOS晶体管；
所述第一泄漏切断晶体管的一个端子连接到实际电源电压；并且
所述第二泄漏切断晶体管的一个端子连接到实际接地电压。
22.按照权利要求21的MTCMOS触发器，其中，所述第二级还包括输出锁存单元，用于存储输出数据信号，所述输出锁存单元包括：
交叉耦合反相器，其每个包括具有高阈值电压的晶体管。
23.按照权利要求21的MTCMOS触发器，其中，所述充电路径还包括：
PMOS晶体管，具有低阈值电压，连接在第一泄漏切断晶体管和输出节点之间，并且以在内部节点存在的信号来选通。
24.按照权利要求21的MTCMOS触发器，其中，所述放电路径还包括两个NMOS晶体管，具有低阈值电压，连接在输出节点和第二泄漏切断晶体管之间，并且分别以时钟信号和在内部节点存在的信号被选通。
25.按照权利要求21的MTCMOS触发器，其中，所述数据反馈单元包括：
第一PMOS晶体管，具有连接到实际电源电压的源极、和连接到输出数据信号的栅极；
第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、连接到反相的休眠信号的栅极、和连接到内部节点的漏极；
第一NMOS晶体管，具有连接到第二PMOS晶体管的漏极的漏极、和连接到休眠信号的栅极；以及
第二NMOS晶体管，具有连接到第一NMOS晶体管的源极的漏极、连接到输出数据信号的栅极、和连接到虚拟接地电压的源极；并且
其中，所述第一和第二PMOS晶体管和所述第一和第二NMOS晶体管具有低阈值电压。
26.一种具有多阈值电压互补金属氧化物半导体(MTCMOS)触发器的电路，所述电路包括：
集成电路，包括：
MTCMOS触发器，响应于时钟信号和在休眠模式中激活的休眠信号而采样输入数据信号，并且生成和存储输出数据信号；以及
逻辑电路，对输出数据信号执行预定逻辑操作以生成输出信号；以及
开关电路，响应于在激活模式中激活的激活信号而向与MTCMOS触发器和逻辑电路连接的虚拟接地电压提供实际接地电压；
其中，所述MTCMOS触发器包括泄漏切断晶体管，每当休眠信号被激活时被截止，由此在休眠模式期间切断泄漏电流路径。
27.按照权利要求26的电路，其中，所述MTCMOS触发器还包括：
输出锁存单元，存储输出数据信号，并且包括交叉耦合反相器，每个所述交叉耦合反相器包括具有高阈值电压的晶体管。
28.按照权利要求26的电路，其中，所述MTCMOS触发器还包括：
内部锁存单元，存储通过将输入数据信号反相而获得的内部数据信号，所述内部锁存单元包括交叉耦合反相器，每个所述交叉耦合反相器包括具有低阈值电压的晶体管；
输出锁存单元，存储通过将内部数据信号反相而获得的输出数据信号，所述输出锁存单元包括交叉耦合反相器，每个所述交叉耦合反相器包括具有高阈值电压的晶体管；以及
数据反馈单元，响应于休眠信号而被激活，并且把输出数据信号反相以恢复内部数据信号。
29.按照权利要求26的电路，其中，所述集成电路连接在实际电源电压和虚拟接地电压之间。
30.按照权利要求29的电路，还包括另一个开关电路，连接在实际电源电压和集成电路之间，以响应于激活信号而向集成电路的虚拟电源电压提供实际电源电压。
31.按照权利要求26的电路，其中，当电路从激活模式向休眠模式切换时，在激活信号从激活状态向失活状态过渡之前的第一延迟时间，激活休眠信号，当MTCMOS电路从休眠模式向激活模式切换时，在休眠信号从激活状态向失活状态过渡之前的第二延迟时间，激活所述激活信号。
32.一种形成多阈值电压互补金属氧化物半导体(MTCMOS)触发器的方法，所述方法包括：
将在互补金属氧化物半导体(CMOS)触发器中包括的金属氧化物半导体(MOS)晶体管转换为具有低阈值电压的MOS晶体管；
将在CMOS触发器中包括的输出锁存单元中包括的MOS晶体管转换为具有高阈值电压的MOS晶体管；
将与具有低阈值电压的MOS晶体管连接的实际接地电压转换为虚拟接地电压；以及
向在泄漏电流路径中包括的MOS晶体管提供在休眠模式中激活的休眠信号以在休眠模式期间切断泄漏电流路径。
33.按照权利要求32的方法，还包括：
将在经过输出锁存单元的泄漏电流路径中包括的MOS晶体管转换为具有高阈值电压的MOS晶体管。
34.按照权利要求33的方法，其中，对在经过输出锁存单元的泄漏电流路径中包括的MOS晶体管的转换包括：
将具有高阈值电压的所述MOS晶体管的一个端子连接到实际接地电压。
35.按照权利要求34的方法，其中，所述CMOS触发器包括CMOS混合锁存触发器。
36.按照权利要求32的方法，其中，所述泄漏电流路径经过与在MTCMOS触发器中包括的内部锁存单元连接的内部节点。
37.按照权利要求36的方法，还包括：
添加数据反馈单元，所述数据反馈单元使用在输出锁存单元中包括的输出节点存在的信号来恢复在内部节点存在的信号。
38.按照权利要求37的方法，其中，所述数据反馈单元反相在输出节点存在的信号以恢复在内部节点存在的信号。
39.按照权利要求38的方法，还包括：
将休眠模式中在经过输出锁存单元的泄漏电流路径中包括的MOS晶体管转换为具有高阈值电压的MOS晶体管。
40.按照权利要求39的方法，其中，对在经过输出锁存单元的泄漏电流路径中包括的MOS晶体管的转换包括：
将具有高阈值电压的所述MOS晶体管的一个端子连接到实际接地电压。
41.按照权利要求40的方法，其中，所述CMOS触发器包括CMOS半动态触发器。
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