TWI383590B - 正反器電路與漏電流抑制電路 - Google Patents

正反器電路與漏電流抑制電路 Download PDF

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TWI383590B
TWI383590B TW099110305A TW99110305A TWI383590B TW I383590 B TWI383590 B TW I383590B TW 099110305 A TW099110305 A TW 099110305A TW 99110305 A TW99110305 A TW 99110305A TW I383590 B TWI383590 B TW I383590B
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    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Description

正反器電路與漏電流抑制電路
本發明係關於一種偵測與補償電路，特別關於一種自動偵測並補償漏電流的電路。
在動態電路中，往往會因發生於浮接(floating)的電路節點的漏電流，而導致動態電路輸出錯誤的結果。在此，浮接節點指的是沒有直接的工作電流流過的節點。第1圖係顯示一傳統的D型正反器(D flip flop，簡稱DFF)。如第1圖所示，D型正反器接收輸入信號D以及時脈信號CLK，於時脈信號CLK的上升緣(或下降緣)時，D型正反器會將目前輸入信號D的信號位準輸出作為輸出信號Q，而另一輸出信號QB則為Q的反相值。第2圖係顯示傳統的真單相時脈(True Single Phase Clock，TSPC)D型正反器的詳細電路圖。如圖所示，當時脈信號CLK為0時，電晶體M1與M3會被關掉，即，此時節點QB為浮接的電路節點。假設QB原始的狀態為0，此時漏電流會從電壓源端對QB充電，造成QB轉變為1，而導致錯誤的輸出結果(Q=0)。
由於先進製程中漏電流的數量級已達到無法忽略的程度，因此極需要一種自動偵測並補償漏電流的電路，用以修正漏電流所產生的影響。
根據本發明之一實施例，一種正反器電路，包括一D型正反器以及一漏電流抑制電路。D型正反器接收一輸入信號與一時脈信號，並且根據該時脈信號之一上升緣或下降緣輸出該輸入信號之一信號位準作為一輸出信號。漏電流抑制電路用以偵測流經該D型正反器之至少一浮接節點之一漏電流所造成的一輸出錯誤，並補償該漏電流以修正該輸出錯誤，其中該漏電流抑制電路包括一偵測電路以及一補償電路。偵測電路接收該輸出信號以及該時脈信號，並且偵測該輸出錯誤是否已發生，以產生一偵測結果。補償電路用以根據該偵測結果補償該漏電流，以修正該輸出錯誤。
根據本發明之另一實施例，一種漏電流抑制電路，用以偵測流經一D型正反器之至少一浮接節點之一漏電流所造成的一輸出錯誤，並補償該漏電流以修正該輸出錯誤，包括一偵測電路以及一補償電路。偵測電路接收該D型正反器之一輸出信號以及一時脈信號，並且偵測該輸出錯誤是否已發生，以產生一偵測結果，其中該偵測電路包括一第一脈衝產生器、一第二脈衝產生器、一第一開關以及一第二開關。第一脈衝產生器用以根據該時脈信號產生複數第一脈衝。第二脈衝產生器用以根據該輸出信號產生複數第二脈衝。第一開關耦接於一第一電壓源與一偵測節點之間，用以根據該輸出信號之一電壓位準導通或不導通。第二開關耦接於一第二電壓源與該偵測節點之間，用以根據該等第一脈衝與該等第二脈衝之電壓位準導通或不導通，其中該偵測電路根據該第一開關與該第二開關之導通狀態於該偵測節點產生該偵測結果。補償電路用以根據該偵測結果補償該漏電流，以修正該輸出錯誤。
為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
第3圖係顯示根據本發明之一實施例所述之正反器電路。正反器電路300包括一D型正反器301，接收一輸入信號D與一時脈信號CLK，並且根據時脈信號CLK之一上升緣或下降緣將目前輸入信號D之一信號位準輸出作為一輸出信號Q，其中D型正反器301可以是如第2圖所示之真單相時脈D型正反器，也可以是其它類型的正反器，本發明並不限於使用任一種類型之正反器。根據本發明之一實施例，為了解決漏電流所產生的錯誤的輸出結果，正反器電路300更包括一漏電流抑制電路302用以偵測流經該D型正反器301之至少一浮接節點(例如反相輸出端QB或浮接節點A)之一漏電流所造成的一輸出錯誤，並補償該漏電流以修正D型正反器的輸出錯誤。根據本發明之一實施例，漏電流抑制電路302可包括偵測電路321與補償電路323。偵測電路321接收D型正反器301的輸出信號Q以及時脈信號CLK，藉此偵測D型正反器301之輸出錯誤是否已發生，以產生一偵測結果DLK 。補償電路323根據偵測結果DLK 補償漏電流，以修正D型正反器301之輸出錯誤。根據本發明之另一實施例，漏電流抑制電路302可更包括一閂鎖器322，耦接於偵測電路321與補償電路323之間，用以根據一致能信號En輸出偵測結果DLK 至補償電路323。
第4圖係顯示根據本發明之一實施例所述之偵測電路方塊圖。偵測電路421可包括複數脈衝產生器401與402以及複數開關411~414。脈衝產生器401用以根據時脈信號CLK產生具有複數第一脈衝之脈衝信號CP 。脈衝產生器402用以根據D型正反器之輸出信號Q產生具有複數第二脈衝之脈衝信號QP 。開關411耦接於電壓源VDD與一偵測節點X之間，用以根據輸出信號Q之一電壓位準導通或不導通。開關412耦接於接地點與偵測節點X之間，用以根據第一脈衝與第二脈衝之電壓位準導通或不導通。開關413耦接於電壓源VDD 與開關412之間，用以根據第一脈衝之電壓位準導通或不導通。開關414耦接於接地點與開關412之間，用以根據第二脈衝之電壓位準導通或不導通，其中如圖所示，根據第一脈衝與第二脈衝之電壓位準會先決定開關413與414的導通狀態，用以選擇性耦接電壓源VDD或接地點至開關412，進而影響到開關412的導通狀態，並且偵測電路421根據開關411與開關412之導通狀態選擇性耦接偵測節點X至電壓源VDD或接地點，用以於偵測節點X產生對應之偵測結果DLK 。
第5圖係顯示根據本發明之一實施例所述之偵測電路之詳細電路圖。根據本發明之一實施例，開關511~514可以分別為電晶體M1A~M4A，並且脈衝產生器501與502可分別包括反相器531與533以及邏輯閘532與534。反相器531與533用以分別接收時脈信號CLK與輸出信號Q。邏輯閘532與534用以分別根據時脈信號CLK與反相器531之一輸出信號以及輸出信號Q與反相器533之一輸出信號進行邏輯運算，以分別產生脈衝信號CP 與QP 。值得注意的是，根據電晶體的屬性，偵測電路521可更包括反相器515與516，用以適當地控制電晶體M3A與M2A的導通狀態，因此在本發明之其它實施例中，若使用不同屬性的電晶體M3A與M2A，則反相器515與516也可以省略，因此本發明並不受限於此。
第6圖係顯示根據本發明之一實施例所述之補償電路方塊圖。根據本發明之一實施例，補償電路623可包括一或多級之補償電路601~603，其中第一級補償電路601可用以補償流經D型正反器之反相輸出端QB之漏電流，而第二與三級補償電路602與603可用以補償流經D型正反器之其它浮接節點(例如，如第2圖所示之節點A)之漏電流。由於D型正反器中其它浮接節點的漏電流也可能將該節點的電位由原先的邏輯1放電至錯誤的邏輯0(例如，透過第2圖中的電晶體M5將節點A放電)，或者由原先的邏輯0充電至錯誤的邏輯1(例如，透過第2圖中的電晶體M4將節點A充電)。因此，根據本發明之一實施例，若有需求，可將補償電路耦接多級的次補償電路，用以補償流經各不同浮接節點之漏電流。
第7A圖係顯示根據本發明之一實施例所述之第一級補償電路。第一級補償電路701A包括反相器731、放電電路732以及開關733與734。反相器731耦接至D型正反器之反相輸出端，用以接收反相輸出信號QB。開關733耦接於電壓源VDD 與反相器731之間，開關734耦接於接地點與反相器731之間，其中開關733與734根據偵測結果DLK 導通或不導通，用以開啟或關閉反相器731。當偵測結果指示輸出錯誤已發生時，開關733與734會被導通，用以啟動反相器731。而反相器731的輸出結果可進一步啟動放電電路732將反相輸出端放電，用以重置反相輸出信號QB，即，將因漏電流而由邏輯0的電壓位準充電至邏輯1的錯誤反相輸出信號QB放電回邏輯0的電壓位準。
第7B圖係顯示根據本發明之一實施例所述之第一級補償電路之詳細電路圖。如圖所示，第一級補償電路701B的開關可分別為電晶體M5A與M6A，其根據偵測結果DLK 導通或不導通。電晶體M8A與M9A組成反相器，並且放電電路732可包括電晶體M7A，根據反相器之一輸出信號導通，用以將反相輸出信號QB放電至邏輯0的電壓位準。
第8A圖係顯示根據本發明之一實施例所述之第二級補償電路之示意圖。第二級補償電路802與第一級補償電路701A以及701B類似，包括反相器831、放電電路832以及開關833與834。反相器831耦接至D型正反器之浮接節點A。開關833耦接於電壓源VDD 與反相器831之間，開關834耦接於接地點與反相器831之間，其中開關833與834根據偵測結果DLK 導通或不導通，用以開啟或關閉反相器831。當偵測結果指示輸出錯誤已發生時，開關833與834會被導通，用以啟動反相器831。而反相器831的輸出結果可進一步啟動放電電路832將浮接節點A放電，用以重置浮接節點A的電位，即，將因漏電流而由邏輯0的電壓位準充電至邏輯1的錯誤電位放電回邏輯0的電壓位準。
第8B圖係顯示根據本發明之一實施例所述之第三級補償電路之示意圖。第三級補償電路803包括反相器835、充電電路836以及開關837與838。反相器835耦接至D型正反器之浮接節點A。開關837耦接於電壓源VDD 與反相器835之間，開關838耦接於接地點與反相器835之間，其中開關837與838根據偵測結果DLK 導通或不導通，用以開啟或關閉反相器835。當偵測結果指示輸出錯誤已發生時，開關837與838會被導通，用以啟動反相器835。而反相器835的輸出結果可進一步啟動充電電路836將浮接節點A充電，用以重置浮接節點A的電位，即，將因漏電流而由邏輯1的電壓位準放電至邏輯0的錯誤電位充電回邏輯1的電壓位準。
第9圖係顯示根據本發明之一實施例所述之漏電流抑制電路詳細電路圖。漏電流抑制電路902可包括偵測電路921、閂鎖器922與補償電路923。偵測電路921接收D型正反器的輸出信號Q以及時脈信號CLK，藉此偵測D型正反器之輸出錯誤是否已發生，以產生一偵測結果DLK 。閂鎖器922耦接於偵測電路921與補償電路923之間，用以根據一致能信號En輸出偵測結果DLK 至補償電路923。補償電路923根據偵測結果DLK 補償漏電流，以修正D型正反器之輸出錯誤。第10A圖係顯示係顯示根據本發明之一實施例所述之漏電流偵測階段之信號波形圖，第10B圖係顯示係顯示根據本發明之一實施例所述之漏電流補償階段之信號波形圖，配合第10A圖與第10B圖，可更進一步了解漏電流抑制電路的詳細操作。
請先參考至第9圖與第10A圖，脈衝產生器911根據時脈信號CLK的上升緣產生脈衝信號CP ，其中脈衝信號CP 的短脈衝可用以清除偵測信號DLK 的電壓。接著，當D型正反器的輸出信號Q變為高電壓位準(或反相輸出信號QB變為低電壓位準)時，電晶體M3A會被關閉，並且脈衝產生器912會於脈衝信號QP 產生另一個短脈衝，用以關閉電晶體M4A。在下一個時脈信號的上升緣抵達之前，反相輸出信號QB因漏電流充電到高電壓位準，此時，輸出信號Q也會轉變成低電壓位準，電晶體M3A因此被導通，將偵測信號DLK 拉到高電壓位準(VDD )。根據本發明之一實施例，當偵測信號DLK 具有高電壓位準時，代表D型正反器的輸出錯誤已發生(如圖所示的Error)，因此補償電路可根據此偵測結果被啟動，用以於下一個時脈週期補償漏電流以修正輸出錯誤。值得注意的是，在本發明的實施例中，電晶體M4A的尺寸大於電晶體M3A的尺寸，例如，電晶體M4A的尺寸可為電晶體M3A的5倍，如此一來，當輸出信號Q為正確的低電壓位準時(即，非因漏電流而轉變為低電壓位準)，電晶體M4A與M3A都會被導通，此時可保證偵測信號DLK 維持低電壓位準，不會被判斷為錯誤輸出。
請參考至第9圖與第10B圖，假設閂鎖器922被啟動，用以閂鎖住偵測信號DLK 目前的偵測結果，則代表輸出錯誤已發生偵測信號DLK 的高電壓位準會被傳送至補償電路923。值得注意的是，閂鎖器922的致能信號En可由一外部裝置(圖未示)所提供，用以動態地控制補償電路的啟動與否，例如，當偵測到輸出錯誤發生時，才啟動補償電路，如此一來可節省不必要的耗電。為了修補發生於反相輸出端的漏電流，假設反相輸出信號的起始狀態為低邏輯位準，並且漏電流正在充電反相輸出端的電位。由於QB為低邏輯位準，DLK =1，因此電晶體M5A、M6A、M7A與M8A都會被導通，如此一來，反相輸出端的電位可藉由電晶體M7A漸漸放電回低邏輯位準。因此，如第10B圖所示，反相輸出信號QB的電位不再會因為漏電流而充電成錯誤的高邏輯位準。若要進一步補償漏電流於其它浮接節點所造成的錯誤，可將多級的補償電路耦接到浮接節點(例如，節點A)，如第9圖所示，電晶體M7B用以將節點A的電位放電回低邏輯位準，而電晶體M7C用以將節點A的電位充電回高邏輯位準。
本發明所提出之漏電流抑制電路可應用於各種包含D型正反器的電路，用以偵測D型正反器因漏電流所造成的輸出錯誤，並補償該漏電流以修正輸出錯誤。第11圖係顯示根據本發明之一實施例所述之鎖相迴路(Phase Locked Loop，簡稱PLL)頻率合成器。鎖相迴路頻率合成器可用來產生具有整數倍於晶體振盪器1101之參考信號SRef 之頻率之信號。在鎖相迴路1100中，相位偵測器1102比較參考信號SRef 與除頻器1105之輸出信號SFB 的相位差，並將比較結果輸出至充電幫浦1103。充電幫浦1103根據比較結果進行充/放電，以控制壓控振盪器(Voltage Controlled Oscillator，簡稱VCO)1104之輸入電壓。壓控振盪器1104根據輸入電壓的大小控制輸出信號之振盪頻率，以產生具有頻率為參考信號SRef 之頻率N倍之信號。壓控振盪器1104的輸出信號會再經由除頻器1105除頻後，將信號SFB 回授至相位偵測器1102。
根據本發明之一實施例，除頻器1105內可包含一或多個D型正反器，因此本發明所提出之漏電流抑制電路可應用於除頻器1105內，用以偵測D型正反器因漏電流所造成的輸出錯誤，並補償該漏電流以修正輸出錯誤。第12圖係顯示根據本發明之一實施例所述之除頻器方塊圖。一開始，當信號Mode=0時，預除器1201執行除以(V+1)的操作，並且計數器1202和1203開始同步計數。當計數器1202計數到N2個時脈週期後，會發出設定信號Set用以設定S-R閂鎖器1204，使信號Mode的電壓位準變成1，接著預除器1201會切換成除以V，計數器1202會關閉，但計數器1203仍繼續計數(因N1>N2)。直到計數器1203計數完N1個時脈週期後，會發出重置信號Reset用以重置S-R閂鎖器1204，使得信號Mode的電壓位準變回0，以此繼續循環下去。在一個週期內，計數器共計數了[N2×(V+1)+(N1-N2)×V]=N1×V+N2個時脈週期，輸出信號才輸出一個脈衝，因此輸入信號與輸出信號的頻率關係可表示為fin=(N1×V+N2)fout。
根據本發明之一實施例，漏電流抑制電路可應用於除頻器內的預除器中，用以用以偵測D型正反器因漏電流所造成的輸出錯誤，並補償該漏電流以修正輸出錯誤。第13圖係顯示根據本發明之一實施例所述之4/5預除器方塊圖。如圖所示，預除器1300包含三個D型正反器，為了修正D型正反器因漏電流所造成的輸出錯誤，可如第3圖所示將本發明所提出之漏電流抑制電路分別耦接至各D型正反器，如此一來，可有效抑制D型正反器因漏電流所造成的輸出錯誤。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300．．．正反器電路
301．．．D型正反器
302、902．．．漏電流抑制電路
321、421、521、921．．．偵測電路
322、922．．．閂鎖器
323、623、601、602、603、701A、701B、802、803、923．．．補償電路
401、402、501、502、911、912．．．脈衝產生器
515、516、531、532、731、831、835．．．反相器
532、534．．．邏輯閘
411、412、413、414、511、512、513、514、733、734、833、834、837、838．．．開關
732、832．．．放電電路
836．．．充電電路
1100．．．鎖相迴路
1101．．．晶體振盪器
1102．．．相位偵測器
1103．．．充電幫浦
1104．．．壓控振盪器
1105．．．除頻器
1201、1300．．．預除器
1202、1203．．．計數器
1204．．．閂鎖器
A、X．．．節點
CLK、CP 、D、DLK 、En、fin、fout、Mode、Q、QP 、QB、Reset、Set、SFB 、SRef ．．．信號
Error．．．輸出錯誤
M1、M2、M3、M4、M5、M1A、M2A、M3A、M4A、M5A、M5B、M5C、M6A、M6B、M6C、M7A、M7B、M7C、M8A、M9A．．．電晶體
N1、N2、V．．．數值
VDD ．．．電壓源
第1圖係顯示一傳統的D型正反器。
第2圖係顯示一傳統的真單相時脈D型正反器的詳細電路圖。
第3圖係顯示根據本發明之一實施例所述之正反器電路。
第4圖係顯示根據本發明之一實施例所述之偵測電路方塊圖。
第5圖係顯示根據本發明之一實施例所述之偵測電路詳細電路圖。
第6圖係顯示根據本發明之一實施例所述之補償電路方塊圖。
第7A圖係顯示根據本發明之一實施例所述之第一級補償電路之示意圖。
第7B圖係顯示根據本發明之一實施例所述之第一級補償電路之詳細電路圖。
第8A圖係顯示根據本發明之一實施例所述之第二級補償電路之示意圖。
第8B圖係顯示根據本發明之一實施例所述之第三級補償電路之示意圖。
第9圖係顯示根據本發明之一實施例所述之漏電流抑制電路詳細電路圖。
第10A圖係顯示係顯示根據本發明之一實施例所述之漏電流偵測階段之信號波形圖。
第10B圖係顯示係顯示根據本發明之一實施例所述之漏電流補償階段之信號波形圖。
第11圖係顯示根據本發明之一實施例所述之鎖相迴路頻率合成器。
第12圖係顯示根據本發明之一實施例所述之除頻器方塊圖。
第13圖係顯示根據本發明之一實施例所述之預除器方塊圖。
300．．．正反器電路
301．．．D型正反器
302．．．漏電流抑制電路
321．．．偵測電路
322．．．閂鎖器
323．．．補償電路

Claims (20)

  1. 一種正反器電路，包括：一D型正反器，接收一輸入信號與一時脈信號，並且根據該時脈信號之一上升緣或下降緣輸出該輸入信號之一信號位準作為一輸出信號；以及一漏電流抑制電路，用以偵測流經該D型正反器之至少一浮接節點之一漏電流所造成的一輸出錯誤，並補償該漏電流以修正該輸出錯誤，其中該漏電流抑制電路包括：一偵測電路，接收該輸出信號以及該時脈信號，並且偵測該輸出錯誤是否已發生，以產生一偵測結果；以及一補償電路，用以根據該偵測結果補償該漏電流，以修正該輸出錯誤。
  2. 如申請專利範圍第1項所述之正反器電路，其中該偵測電路包括：一第一脈衝產生器，用以根據該時脈信號產生複數第一脈衝；一第二脈衝產生器，用以根據該輸出信號產生複數第二脈衝；一第一開關，耦接於一第一電壓源與一偵測節點之間，用以根據該輸出信號之一電壓位準導通或不導通；以及一第二開關，耦接於一第二電壓源與該偵測節點之間，用以根據該等第一脈衝與該等第二脈衝之電壓位準導通或不導通，其中該偵測電路根據該第一開關與該第二開關之導通狀態於該偵測節點產生該偵測結果。
  3. 如申請專利範圍第2項所述之正反器電路，其中該偵測電路包括：一第三開關，耦接於該第一電壓源與該第二開關之間，用以根據該等第一脈衝之電壓位準導通或不導通；以及一第四開關，耦接於該第二電壓源與該第二開關之間，用以根據該等第二脈衝之電壓位準導通或不導通，其中該第一電壓源與該第二電壓源係分別根據該第三開關與該第四開關之導通狀態選擇性耦接至該第二開關，用以控制該第二開關之導通狀態。
  4. 如申請專利範圍第3項所述之正反器電路，其中該第一開關、該第二開關、該第三開關以及該第四開關分別為一電晶體。
  5. 如申請專利範圍第2項所述之正反器電路，其中該第一脈衝產生器包括：一第一反相器，用以接收該時脈信號；以及一邏輯閘，用以根據該時脈信號與該第一反相器之一輸出信號進行邏輯運算，以產生該等第一脈衝。
  6. 如申請專利範圍第1項所述之正反器電路，其中該浮接節點為該D型正反器之一反相輸出端，該補償電路包括一第一級補償電路，用以補償流經該反相輸出端之該漏電流，當該偵測結果指示該輸出錯誤已發生時，該第一級補償電路透過一第一放電電路將該反相輸出端放電，用以重置該反相輸出端之一反相輸出信號。
  7. 如申請專利範圍第6項所述之正反器電路，其中該補償電路更包括一第二級補償電路與一第三級補償電路，用以補償流經該D型正反器之其它浮接節點之一漏電流，當該偵測結果指示該輸出錯誤已發生時，該第二級補償電路透過一第二放電電路將該浮接節點放電，或者該第三級補償電路透過一充電電路將該浮接節點充電，用以重置該浮接節點之一電位。
  8. 如申請專利範圍第6項所述之正反器電路，其中該第一級補償電路更包括：一第二反相器，耦接至該反相輸出端，用以接收該反相輸出信號；一第五開關，耦接於一第一電壓源與該第二反相器之間；以及一第六開關，耦接於一第二電壓源與該第二反相器之間，其中該第五開關與該第六開關根據該偵測結果導通或不導通，用以開啟或關閉該第二反相器；並且其中該第一放電電路包括一第一電晶體，該第一電晶體耦接於該反相輸出端、該第二反相器與該第二電壓源之間，根據該第二反相器之一輸出信號導通，用以將該反相輸出端放電至該第二電壓源之一電壓位準。
  9. 如申請專利範圍第7項所述之正反器電路，其中該第二級補償電路更包括：一第三反相器，耦接至該浮接節點；一第七開關，耦接於一第一電壓源與該第三反相器之間；以及一第八開關，耦接於一第二電壓源與該第三反相器之間，其中該第七開關與該第八開關根據該偵測結果導通或不導通，用以開啟或關閉該第三反相器；並且其中該第二放電電路包括一第二電晶體，該第二電晶體耦接於該浮接節點、該第三反相器與該第二電壓源之間，根據該第三反相器之一輸出信號導通，用以將該浮接節點放電至該第二電壓源之一電壓位準；以及其中該第三級補償電路更包括：一第四反相器，耦接至該浮接節點；一第九開關，耦接於該第一電壓源與該第四反相器之間；以及一第十開關，耦接於該第二電壓源與該第四反相器之間，其中該第九開關與該第十開關根據該偵測結果導通或不導通，用以開啟或關閉該第四反相器；並且其中該充電電路包括一第三電晶體，該第三電晶體耦接於該浮接節點、該第四反相器與該第一電壓源之間，根據該第四反相器之一輸出信號導通，用以將該浮接節點充電至該第一電壓源之一電壓位準。
  10. 如申請專利範圍第1項所述之正反器電路，其中該漏電流抑制電路更包括一閂鎖器，耦接於該偵測電路與該補償電路之間，用以根據一致能信號輸出該偵測結果至該補償電路。
  11. 一種漏電流抑制電路，用以偵測流經一D型正反器之至少一浮接節點之一漏電流所造成的一輸出錯誤，並補償該漏電流以修正該輸出錯誤，包括：一偵測電路，接收該D型正反器之一輸出信號以及一時脈信號，並且偵測該輸出錯誤是否已發生，以產生一偵測結果，其中該偵測電路包括：一第一脈衝產生器，用以根據該時脈信號產生複數第一脈衝；一第二脈衝產生器，用以根據該輸出信號產生複數第二脈衝；一第一開關，耦接於一第一電壓源與一偵測節點之間，用以根據該輸出信號之一電壓位準導通或不導通；以及一第二開關，耦接於一第二電壓源與該偵測節點之間，用以根據該等第一脈衝與該等第二脈衝之電壓位準導通或不導通，其中該偵測電路根據該第一開關與該第二開關之導通狀態於該偵測節點產生該偵測結果；以及一補償電路，用以根據該偵測結果補償該漏電流，以修正該輸出錯誤。
  12. 如申請專利範圍第11項所述之漏電流抑制電路，其中該浮接節點為該D型正反器之一反相輸出端，該補償電路包括一第一級補償電路，用以補償流經該反相輸出端之該漏電流，當該偵測結果指示該輸出錯誤已發生時，該第一級補償電路透過一第一放電電路將該反相輸出端放電，用以重置該反相輸出端之一反相輸出信號。
  13. 如申請專利範圍第12項所述之漏電流抑制電路，其中該補償電路更包括一第二級補償電路與一第三級補償電路，用以補償流經該D型正反器之其它浮接節點之一漏電流，當該偵測結果指示該輸出錯誤已發生時，該第二級補償電路透過一第二放電電路將該浮接節點放電，或者該第三級補償電路透過一充電電路將該浮接節點充電，用以重置該浮接節點之一電位。
  14. 如申請專利範圍第11項所述之漏電流抑制電路，其中該第一脈衝產生器包括：一第一反相器，用以接收該時脈信號；以及一邏輯閘，用以根據該時脈信號與該第一反相器之一輸出信號進行邏輯運算，以產生該等第一脈衝。
  15. 如申請專利範圍第11項所述之漏電流抑制電路，其中該偵測電路更包括：一第三開關，耦接於該第一電壓源與該第二開關之間，用以根據該等第一脈衝之電壓位準導通或不導通；以及一第四開關，耦接於該第二電壓源與該第二開關之間，用以根據該等第二脈衝之電壓位準導通或不導通。
  16. 如申請專利範圍第15項所述之漏電流抑制電路，其中該第一開關、該第二開關、該第三開關以及該第四開關分別為一電晶體。
  17. 如申請專利範圍第12項所述之漏電流抑制電路，其中該第一級補償電路更包括：一第二反相器，耦接至該反相輸出端，用以接收該反相輸出信號；並且其中該第一放電電路包括一第一電晶體，該第一電晶體耦接於該反相輸出端、該第二反相器與該第二電壓源之間，根據該第二反相器之一輸出信號導通，用以將該反相輸出端放電至該第二電壓源之一電壓位準。
  18. 如申請專利範圍第13項所述之漏電流抑制電路，其中該第二級補償電路更包括：一第三反相器，耦接至該浮接節點；並且其中該第二放電電路包括一第二電晶體，該第二電晶體耦接於該浮接節點、該第三反相器與該第二電壓源之間，根據該第三反相器之一輸出信號導通，用以將該浮接節點放電至該第二電壓源之一電壓位準；以及該第三級補償電路更包括：一第四反相器，耦接至該浮接節點；並且其中該充電電路包括一第三電晶體，該第三電晶體耦接於該浮接節點、該第四反相器與該第一電壓源之間，根據該第四反相器之一輸出信號導通，用以將該浮接節點充電至該第一電壓源之一電壓位準。
  19. 如申請專利範圍第17項所述之漏電流抑制電路，其中該第一級補償電路更包括：一第五開關，耦接於該第一電壓源與該第二反相器之間；以及一第六開關，耦接於該第二電壓源與該第二反相器之間，其中該第五開關與該第六開關根據該偵測結果導通或不導通，用以開啟或關閉該第二反相器。
  20. 如申請專利範圍第11項所述之漏電流抑制電路，更包括一閂鎖器，耦接於該偵測電路與該補償電路之間，用以根據一致能信號輸出該偵測結果至該補償電路。
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