JP2002314409A - ロック検出回路 - Google Patents

ロック検出回路

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    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Abstract

(57)【要約】 【課題】PLL回路のロック検出時間、アンロック検出
時間を最適化するロック検出回路の提供。 【解決手段】PLL回路10の位相比較器11に入力さ
れる帰還信号と基準信号とをそれぞれ入力してカウント
するカウンタ21、22と、カウンタ21、22のカウ
ント値を入力して比較し、カウンタ21のカウント値が
第1の値のときにカウンタ22のカウント値が第1の値
である場合、アクティブ状態の制御信号を出力する比較
回路23と、比較回路23から出力される制御信号がア
クティブのとき帰還信号をカウントするカウンタ24
と、カウンタ24のカウント値が第2の値に達したとき
ロック状態であることを示す値の出力信号を出力する判
定回路25を備え、比較回路23において、カウンタ2
1のカウント値が第1の値でありカウンタ22のカウン
ト値が第1の値でない場合には、カウンタ24をリセッ
トする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、位相同期ループ
(Phase Locked Loop;「PLL」という)回路に関
し、特に、PLL回路のロック検出回路に関する。
【0002】
【従来の技術】カウンタを用いてPLL(Phase Locked
Loop;位相同期ループ)回路のロック状態を検出する
ロック検出回路に関する刊行物として、例えば特開平1
0−322200号公報には、入力基準信号から計数期
間生成回路で計数期間を生成し、PLL回路の出力信号
をカウンタで該計数期間カウントし、カウント値を比較
回路で比較する構成の位相ロック検出回路が開示されて
いる。
【0003】図8は、上記特開平10−322200号
公報に開示されている位相ロック検出回路の構成を示す
図である。なお、図8において、参照符号等は、上記公
報記載のものと相違して付番してある。上記特開平10
−322200号公報に開示されている発明において、
PLL回路(集積化PLL)は入力基準信号の周波数に
対し所定の周波数変換比を有する周波数の出力信号を生
成するものであり、位相ロック検出回路は、1つにパッ
ケージ化されその内部の中間生成信号を取り出すことの
できない集積化PLL回路に対しても位相ロック検出を
可能とするものである。なお、本願明細書では、単に、
カウンタを用いたロック検出回路の構成の説明のために
のみ、上記特開平10−322200号公報を引用して
いる。
【0004】このPLL回路130について概略を説明
しておくと、例えば図9に示すように、外部からの入力
基準信号RCLK(周波数fRとする)137は、分周
器136にて入力基準信号の1/Mの周波数(周波数f
Mとする)となるように分周される。このM分周信号M
CLKは、位相比較器131への2つの入力の1つであ
る基準用の信号とされる。位相比較器131への他の入
力である比較用の信号は、PLL回路130からの出力
信号OCLK(周波数fOUTとする)138を分周器1
35で1/Nの周波数に分周したN分周信号NCLK
(周波数fNとする)である。位相比較器131は、P
LL回路130に入力された基準信号に応じたM分周信
号と、PLL回路130からの出力信号に応じたN分周
信号とをそれぞれ基準、比較用の信号として入力し、両
信号の位相差を検出し、その位相差に応じた位相比較結
果信号UP/DOWNを出力する。チャージポンプ13
2は、位相比較器131からのUP信号がアクティブの
間、容量(不図示;ループフィルタ内の容量であっても
よい)を充電し、DOWNがアクティブのとき容量を放
電し、UPパルスとDOWNパルスがともにインアクテ
ィブのときオフとされる。ループフィルタ133は、チ
ャージポンプ132の出力信号を平滑化し、その出力電
圧が電圧制御発振器(VCO:Voltage Controlled O
scillator)134に制御電圧として供給され、VCO
134は、ループフィルタ133の出力の直流電圧に応
じて発振周波数を変えた信号を出力し、この信号がPL
L回路130からの出力信号OCLKとされ、出力信号
OCLKは、N分周器135への入力され、周波数を1
/Nに分周したN分周信号NCLKが帰還信号として位
相比較器131に入力される。なお、M分周器、N分周
器は、それぞれM=1、N=1の場合には特に設ける必
要はなく、M分周器136又はN分周器135を有しな
いPLL回路の構成もあり得る。
【0005】計数期間生成回路142は、PLL回路1
30への入力基準信号137を入力し、これに同期しそ
の周期の所定倍数のパルス長を有した計数期間信号パル
スを生成する。出力信号カウンタ144は、この計数期
間信号パルスをイネーブル信号として用い、そのパルス
期間にPLL回路130から出力される出力信号138
の波数(サイクル数)をカウントする。カウント値比較
回路148には、計数期間信号パルスの時間長とPLL
回路130における周波数変換比との設計値に基づいて
予め定められる基準カウント値が設定される。ロック判
定回路146は、基準カウント値と、出力信号カウンタ
144で測定された出力カウント値との大小から、集積
化PLL回路130の入出力信号間の位相ロックの状態
を判定する。
【0006】しかしながら、カウンタを用いてPLL回
路の出力信号を所定の計数期間カウントし、基準カウン
ト値と比較することでロック/アンロックを検出すると
いう上記ロック検出回路は、ロック状態、アンロック状
態の検出時間が、必要以上に長くなる場合がある、とい
う問題点を有している。その理由は、次の通りである。
【0007】図8に示した従来のロック検出回路におい
て、計数期間生成回路142で生成される計数期間が終
了するまでの間、カウント値比較回路148では、出力
信号OCLKの波数のカウント値と基準カウント値との
比較を行うことはできず、計数期間生成回路142で生
成される計数期間の単位でしか、ロック、アンロック状
態を判断することができない。すなわち、ロック状態判
定のためのカウンタの比較動作は計数期間単位に一回と
されており、またロック状態からアンロック状態に変化
した場合にも、ロック状態判定と同一の上記計数期間経
過後に、アンロック状態が検出される。このように、上
記した従来のロック検出回路においては、一つのカウン
タで、同一の計数期間にわたって出力信号をカウントす
ることで、ロック、アンロックを検出しており、ロック
検出時間、アンロック検出時間をそれぞれ最適な値に設
定することができない。
【0008】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、PLL回路のロック検出時
間、アンロック検出時間を最適化するロック検出回路を
提供することである。
【0009】
【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、一つのアスペクトにおい
て、PLL回路の位相比較器の前記一の入力端子に入力
される前記帰還信号を入力してカウントする第1のカウ
ンタと、前記位相比較器の前記他の入力端子に入力され
る前記基準信号を入力してカウントする第2のカウンタ
と、前記第1のカウンタのカウント値があらかじめ定め
られた第1の値に一致しているときに、前記第2のカウ
ンタのカウント値が前記第1の値と一致している場合に
カウント動作する第3のカウンタと、前記第3のカウン
タのカウント値があらかじめ定められた第2の値と一致
したとき、ロック状態であることを示す信号を出力する
判定回路と、を備える。
【0010】本発明において、前記第1のカウンタのカ
ウント値があらかじめ定められた第1の値に一致してい
るときに、前記第2のカウンタのカウント値が前記第1
の値と一致している場合に、一致を示す状態の信号を出
力する比較回路を備え、前記第3のカウンタは、前記比
較回路から出力される前記信号を、カウント動作を制御
する信号として入力し、前記比較回路から出力される前
記信号が前記一致を示す状態のとき、カウントイネーブ
ル状態とされ、前記第3のカウンタに入力される前記帰
還信号をカウントする構成としてもよい。
【0011】本発明においては、前記比較回路におい
て、前記第1のカウンタのカウント値があらかじめ定め
られた第1の値に達したときに、前記第2のカウンタの
カウント値が前記第1の値でない場合には、前記第3の
カウンタをリセットし、前記第3のカウンタのカウント
値のリセットを受けて、前記判定回路は、アンロック状
態を示す値の出力信号を出力する。以下の説明でも明ら
かとされるように、上記課題は、本願特許請求の範囲の
各請求項の発明によっても同様にして解決される。
【0012】
【発明の実施の形態】本発明の好適な実施の形態につい
て説明する。本発明の実施の形態は、入力される基準信
号の周波数と同じか又は該周波数をN逓倍した出力信号
を出力するPLL回路のロック検出回路において、前記
出力信号を分周値1又はNで分周した信号(第1の信
号)をカウントする第1のカウンタ(図1の21)と、
基準信号(第2の信号)をカウントする第2のカウンタ
(図1の22)と、前記第1のカウンタが、第1の信号
を、あらかじめ定められた第1の値分カウントしたと
き、第2のカウンタが第2の信号を、前記第1の値と前
記分周値とから規定される第2の値分をカウントしてい
る場合に、カウントアップする第3のカウンタ(図1の
24)を備え、判定回路(図1の25)は、第3のカウ
ンタ(図1の24)のカウント値が、あらかじめ定めら
れた第3の値となった場合に、ロック状態と判定し、状
態の更新は、第1のカウンタ(図1の21)が前記第1
の信号を前記第1の値分カウントする期間を単位に行
い、第1のカウンタ(図1の21)が前記第1の信号を
前記第1の値分カウントしたとき、第2のカウンタ(図
1の22)が前記第2の信号を前記第2の値とは異なる
値カウントしている場合には、アンロック状態と判定す
る。かかる構成において、第1の信号と第2の信号の周
波数が等しい場合、第1、及び第2のカウンタにおける
第1、第2の値は互いに等しい値とされる。
【0013】また、本発明の実施の形態の変形として、
第1のカウンタ(図1の21)に入力される第1の信号
として、基準信号の周波数のN逓倍したPLL回路(図
1の10)の出力信号を用いる構成とした場合(分周器
(図1の15)はPLL回路の出力信号をN分周す
る)、基準信号をカウントする第2のカウンタ(図1の
22)の第2の値は、第1のカウンタの設定値である第
1の値の1/N(ただし、Nは分周値)に設定される。
これは、第1のカウンタ(図1の21)で第1の信号
(基準信号の周波数のN逓倍)をK個カウントした場
合、第2のカウンタ(図1の22)では、基準信号をK
/N個カウントするためである。
【0014】次に、本発明の一実施の形態について図面
を参照して説明する。PLL回路(10)は、図1を参
照すると、制御電圧に基づき発振周波数を可変して出力
する電圧制御発振器(14)と、電圧制御発振器(1
4)の出力信号を分周する分周器(15)と、入力され
る基準信号と、分周器(15)で分周された信号(帰還
信号)とを入力し、二つの信号の位相を比較する位相比
較器(11)と、位相比較器(11)による位相比較結
果に基づき容量を充電及び放電し、前記基準信号と前記
帰還信号の位相差に応じた電圧を生成するチャージポン
プ(12)と、該位相差に応じた電圧を平滑化し制御電
圧として電圧制御発振器(14)に供給するフィルタ
(13)と、を有する。分周器(15)の分周値が1の
場合、分周器(15)はなくてもよく、電圧制御発振器
(14)の出力がそのまま位相比較器(11)に帰還信
号として入力される。
【0015】ロック検出回路(20)は、第1、第2の
入力端子と、一つの出力端子を有し、位相比較器(1
1)の二つの入力端子に入力されて位相比較される帰還
信号、及び、基準信号を、第1、第2の入力端子から、
第1、第2の信号として入力し、第1、第2の信号をそ
れぞれカウントする第1及び第2のカウンタ(21、2
2)と、第1のカウンタ(21)のカウント値があらか
じめ定められた第1の値のときに、第2のカウンタ(2
2)のカウント値が第1の値である場合、第1の論理状
態の信号を出力する比較回路(23)と、比較回路(2
3)から出力される信号が第1の論理状態のとき、カウ
ントイネーブル(カウント動作許可)とされ、帰還信号
をカウントする第3のカウンタ(24)と、第3のカウ
ンタ(24)のカウント値があらかじめ定められた第2
の値と一致したとき、ロック状態であることを示す信号
を出力する判定回路(25)と、を備えている。
【0016】第1のカウンタ(21)のカウント値があ
らかじめ定められた第1の値(=NA)のときに、第2
のカウンタ(22)のカウント値が同じく第1の値(=
NA)である場合(図2参照)、帰還信号をカウントす
る第3のカウンタ(24)がカウントアップし、第3の
カウンタ(24)のカウント値があらかじめ定められた
第2の値に達したとき、判定回路(25)は、ロック状
態であることを示す信号を出力する。
【0017】判定回路(25)は、第1のカウンタ(2
1)のカウント値があらかじめ定められた第1の値に達
したときに、第2のカウンタ(22)のカウント値が第
1の値とは異なる場合には、アンロック状態を示す信号
を出力する。この制御を実現するロジックの一例とし
て、比較回路(23)において、第1のカウンタ(2
1)のカウント値があらかじめ定められた第1の値に達
したときに、第2のカウンタ(22)のカウント値が前
記第1の値とならない場合、第3のカウンタ(24)を
リセットする制御を行い、第3のカウンタ(24)のカ
ウント値がゼロにリセットされた場合、判定回路(2
5)は、アンロック状態を示す値の判定信号を出力する
構成としてもよい。
【0018】このように、本発明の一実施の形態におい
ては、入力される帰還信号をカウントする第1のカウン
タ(21)が第1の値分をカウントする期間で、アンロ
ック状態を検出し、第1の値と第2の値とを乗じた値の
サイクル数(帰還信号のサイクル数)の期間で、ロック
状態を検出する。
【0019】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明を適用した実施例について以
下に説明する。図1は、本発明の一実施例の構成を示す
図である。PLL回路は、位相比較器(Phase Compara
ter;PC)11と、位相比較器11から出力されるU
P信号とDOWN信号により、容量(不図示)への充
電、放電電流の供給を制御するチャージポンプ12と、
容量の端子電圧を平滑化する低域通過フィルタよりなる
ループフィルタ13と、ループフィルタ13の出力電圧
を制御電圧として入力し該制御電圧値に応じて発振周波
数が可変される電圧制御発振器(VCO)14と、電圧
制御発振器14の出力の周波数を分周する分周器(DI
V)15と、を備え、位相比較器11は、入力基準信号
(「基準信号」という)と分周器15からの分周出力信
号(「帰還信号」という)との位相差を比較する。分周
器15は、分周値が1の場合、なくてもよい。また、P
LL回路としては、図8を参照して説明したように、入
力基準信号を入力信号を分周する分周器でM分周して、
位相比較器に供給する構成のものであってもよいことは
勿論である(M=1、N=1であってもよい)。さらに
電圧制御発振器は、電流制御発振器であってもよい。
【0020】本発明の一実施例において、ロック検出回
路20は、二つの入力端子から、位相比較器11に入力
される基準信号と帰還信号とを入力してロック判定を行
い、出力端子からロック検出信号を出力するものであ
り、第1、第2、第3のカウンタ21、22、24と、
比較回路23と、判定回路25と、を備えている。
【0021】第1のカウンタ21には、帰還信号が入力
され、帰還信号を立ち上がりエッジで、カウントアップ
する。第2のカウンタ22には、基準信号が入力され、
基準信号を立ち上がりエッジで、カウントアップする。
【0022】第1のカウンタ21のカウント値と、第2
のカウンタ22のカウント値とを入力して比較する比較
回路23は、第1のカウンタ21のカウント値があらか
じめ定められた設定値「NA」であるときに、第2のカ
ウンタ22のカウント値が同じ設定値「NA」である場
合、出力信号をアクティブ状態とする。
【0023】比較回路23は、第1のカウンタ21のカ
ウント値が設定値「NA」と一致しないか、あるいは第
2のカウンタ22のカウント値が設定値「NA」と一致
しない場合には、第3のカウンタ24に対して、出力信
号をインアクティブ状態とする。
【0024】また比較回路23は、第1のカウンタ21
のカウント値が設定値「NA」に達した場合に、第1の
カウンタ21と第2のカウンタ22をリセットし、第1
のカウンタ21と第2のカウンタ22はそれぞれのカウ
ント値を零値とする。
【0025】第3のカウンタ24は、比較回路23から
の出力信号がアクティブ状態のときに、カウントイネー
ブル(カウント許可)とされ、入力される帰還信号をカ
ウントアップする。第3のカウンタ24は、比較回路2
3からの出力信号がインアクティブ状態のときに、カウ
ントディスエーブル(カウント不許可)とされ、帰還信
号のカウント動作は行わない。
【0026】判定回路25は、第3のカウンタ24のカ
ウント値とあらかじめ定められた設定値「C」とを比較
し、両者が一致した場合、ロック検出信号をアクティブ
状態とする。
【0027】判定回路25から出力される出力信号がロ
ック状態であることを示す値であるとき、第3のカウン
タ24は、入力される帰還信号のカウント動作を停止
し、出力するカウント値として値「C」を保持する。
【0028】比較回路23において、第1のカウンタ2
1のカウント値が設定値「NA」に達したときに、第2
のカウンタ22のカウント値が「NA」でない場合に
は、第3のカウンタ24をリセットし、第3のカウンタ
24のカウント値は零となり、第3のカウンタ24のカ
ウント値と値「C」とは不一致となり、判定回路25
は、アンロック状態を示す値の出力信号を出力する。
【0029】第1、第2のカウンタ21、22のカウン
ト値が、1、2、3、…、NA−1と推移し、ともに
「NA」となるたびに、第3のカウンタ24では、1、
2、3、…、C−1とカウントアップしていき、帰還信
号を、そのサイクル数で、連続して、NA×C分カウン
トした時点(帰還信号の周期をtCKとすると、tCK
×NA×Cの期間に相当)で、判定回路25は、ロック
検出信号をアクティブ状態(すなわちロック状態)とす
る。なお、NA、Cの値は、16、256、あるいは、
256、8等のほか任意の組み合わせが適用され、PL
L回路の周波数帯等、及び適用システムに応じて適宜設
定される。
【0030】ロック検出までの第1〜第3のカウンタ2
1、22、24のカウント値は、以下のように推移す
る。
【0031】
【0032】第1のカウンタ21と第3のカウンタ24
により、帰還信号を、トータルNA×Cサイクル分カウ
ントした時点で、判定回路26が、アクティブ状態のロ
ック検出信号を出力した場合、ひきつづいて、第1のカ
ウンタ21は、カウント値=零から、帰還信号をカウン
トし、カウント値が「NA」に達したときに、第2のカ
ウンタ22のカウント値が「NA」である場合、判定回
路25は、ロック検出信号をアクティブ状態に保持しつ
づける。
【0033】判定回路25は、第3のカウンタ24のカ
ウント値と値「C」(2進表示データ)をビット毎に一
致検出する一致検出回路を並列配置し、一致検出回路の
出力の論理積をロック検出信号として出力する論理積
(AND)回路で構成される。
【0034】なお、図1に示した実施例の変形として、
PLL回路の出力信号の周波数が基準信号の周波数の
「N」倍(N逓倍)であり、分周器15の分周値が
「N」の場合、PLL回路の出力信号を第1の信号とし
て、第1のカウンタ21に入力し、基準信号を第2のカ
ウンタ22に入力する構成とし、比較回路23は、第1
のカウンタ21が、第1の信号を、「NA×N」分カウ
ントしているときに、第2のカウンタ22が基準信号を
「NA」カウントしているときに、出力信号をアクティ
ブとして、第3のカウンタ24をカウントイネーブル状
態として、第3のカウンタ24が第1の信号をカウント
する構成とし、第3のカウンタ24のカウント値が
「C」に達した場合に、判定回路25でロック状態を示
す信号を出力する構成としてもよい。
【0035】図3は、図1に示したロック検出回路20
の構成の具体例を示す図である。なお、図3において、
図1と同一の要素には同一の参照符号が付されている。
【0036】PLL回路(図1の10)の位相比較器
(図1の11)の一の入力端子に帰還入力される帰還信
号の立ち上がりエッジでカウント動作する第1のカウン
タ21のカウント値と、あらかじめ定められた設定値N
Aを格納するレジスタ23の値は、第1の比較回路2
に入力されて比較される。
【0037】PLL回路の位相比較器(図1の11)の
他の入力端子に入力される基準信号の立ち上がりエッジ
でカウント動作する第2のカウンタ22のカウント値と
レジスタ23の値は第2の比較回路232に入力され
て比較される。
【0038】第1、第2の比較回路23、23は、
例えば図7に示したような回路で構成される。図7のレ
ジスタ33(図3のレジスタ23に対応)のnビット
とカウンタのカウント値のnビットをビット同士比較す
る、n個並列に配置された一致検出回路(排他的否定論
理和回路)31〜31を備え、一致検出回路(排他
的否定論理和回路)31〜31の論理積を比較結果
信号として出力するAND回路32を備えている。カウ
ンタのカウント値がレジスタの値と一致した場合、AN
D回路32からHighレベルの信号が出力される。
【0039】第1の比較回路23の出力信号は、カウ
ンタリセット回路として機能する第1のAND回路26
の第1の入力端子に入力され、第1のAND回路26の
第2の入力端子に入力される帰還信号(反転)との論理
積をとった出力信号が、第1のカウンタ21のリセット
端子Rと第2のカウンタ22のリセット端子Rに入力さ
れる。なお、第1のAND回路26の第2の入力端子は
Lowレベルのときアクティブ状態とされ、第1のAN
D回路26は、第2の入力端子に入力される帰還信号が
Lowレベルであり、且つ第1の入力端子に入力される
第1の比較回路231の出力がHighレベルのとき、
その出力端子からHighレベルの出力信号を出力す
る。第1のAND回路26からのHighレベルの出力
信号を受けて、第1のカウンタ21と第2のカウンタ2
2はリセットされる。
【0040】第1、及び第2の比較回路23、23
の出力信号(比較結果信号)は、第2のAND回路27
の第1、及び第2の入力端子に入力され、第2のAND
回路27の出力端子は、第3のAND回路28の第2の
入力端子に接続され、第3のAND回路28の出力端子
は、第3のカウンタ24のカウントイネーブル端子に接
続される。第3のAND回路28の第1の入力端子は、
Lowレベルのときアクティブ状態とされ、この第1の
入力端子には、判定回路25の出力信号が入力されてい
る。第3のAND回路28は、その第1の入力端子に入
力される、判定回路25の出力信号がLowレベル(ア
ンロック状態)であり、且つ、その第2の入力端子に入
力される信号がHighレベルのとき、Highレベル
の出力信号を出力する。なお、第3のAND回路28の
第1の入力端子等、負論理の入力端子には、入力信号を
インバータ等で反転した信号を、正論理の入力端子に供
給する構成としてもよい。
【0041】第3のカウンタ24は、カウントイネーブ
ル端子がHighレベル(アクティブ状態)のとき、カ
ウント動作許可状態とされ、入力される帰還信号の立ち
下がりでカウントアップする。
【0042】判定回路25は、入力される第3のカウン
タ24のカウント値を、定数Cと比較し、これらが一致
している場合に、出力端子からHighレベルの出力信
号(図1のロック検出信号)を出力する。この判定回路
25は、図7に示した構成と同様とされる。ただし、図
7のレジスタ33には、定数Cの2進表示データが格納
され、図7の一致検出回路31は、カウンタのビット数
に対応した個数並列配置される。
【0043】図3の第4のAND回路29は、第1の比
較回路23から出力される比較結果信号を第1の入力
端子に入力し、第2の比較回路23から出力される比
較結果信号(反転)を第2の入力端子に入力し、その出
力端子は、第3のカウンタ24のリセット端子に接続さ
れている。第4のAND回路29は、その第1の入力端
子に入力される、第1の比較回路23の比較結果信号
がHighレベルであり、且つ、その第2の入力端子に
入力される、第2の比較回路23の比較結果信号がL
owレベルのとき、Highレベルの出力信号を、第3
のカウンタ24のリセット端子Rに供給し、第3のカウ
ンタ24をリセットする。
【0044】次に、本発明の一実施例のロック検出回路
の動作について説明する。図2は、本発明の一実施例の
動作を説明するためのタイミング図である。なお、図2
では、第1のカウンタ21のカウント値(カウント値
1)が「NA」となり、リセットされ、次の帰還信号の
サイクルで、第1のカウンタ21がカウント値(カウン
ト値1)が「1」となる2サイクル分の動作タイミング
が示されている。
【0045】帰還信号のLowレベルからHighレベ
ルへの立ち上がり遷移を受けて、第1のカウンタ21が
カウントアップ動作し、基準信号のLowレベルからH
ighレベルへの立ち上がり遷移を受けて、第2のカウ
ンタ22がカウントアップ動作する。
【0046】帰還信号の立ち上がり(図2のタイミング
tNA)で第1のカウンタ21のカウント値(カウント
値1)が「NA」となり、第1の比較回路23の出力
信号がHighレベルとなると、第1のAND回路26
は、図2のタイミングaで、帰還信号がLowレベルに
なったとき、その出力信号をHighレベルとし、第1
のAND回路26の出力信号をリセット端子Rに入力す
る第1のカウンタ21と第2のカウンタ22はリセット
され(図2のタイミングaよりも後で、タイミングtN
A+1よりも前のタイミング)、それぞれのカウント値
は「0」となる(図2では示されていない)。
【0047】タイミングtNA+1の帰還信号の立ち上
がりで、第1のカウンタ21は、カウントアップし、そ
のカウント値は「1」となる。第2のカウンタ22は、
基準信号の立ち上がりで、カウントアップし、そのカウ
ント値は「1」となる。
【0048】第1、及び第2の比較回路23、23
の比較結果信号がともにHighレベル(第1、及び第
2のカウンタ21、22のカウント値がNA)の間、第
2のAND回路27の出力信号はHighレベルとな
り、判定回路25の出力端子から出力される信号(ロッ
ク検出信号)がLowレベルであるとき、第3のAND
回路28の出力信号はHighレベルとなり、第3のカ
ウンタ24は、カウントイネーブル状態とされ、帰還信
号の立ち下がり遷移を受けてカウントアップする。な
お、図2のタイミングa(帰還信号のHighレベルか
らLowレベルへの立ち下がりのタイミング)では、第
1、第2のカウンタ21、22はいまだリセットされて
いず(すなわち、第1、第2のカウンタ21、22がリ
セットされ、それぞれのカウント値が零値となるタイミ
ングtaよりも遅れる)、第1、第2の比較回路2
、23の比較結果信号はともにHighレベルと
され、第3のカウンタ24は、カウンタイネーブル状態
とされる。帰還信号のHighレベルからLowレベル
への立ち下がりエッジで、第3のカウンタ24はカウン
トアップする。
【0049】一方、第1の比較回路23の比較結果信
号がHighレベル(第1のカウンタ21のカウント値
が「NA」と一致)であり、第2の比較回路23の比
較結果信号がLowレベルのとき(第2のカウンタ22
のカウント値は「NA」と一致しない場合)、第4のA
ND回路29の出力信号はHighレベルとなり、第3
のカウンタ24をリセットし、第3のカウンタ24のカ
ウント値は「0」となる。
【0050】第3のカウンタ24は、第1の比較回路2
1の比較結果信号と第2の比較結果信号がともにHig
hレベルである(第1のカウンタ21のカウント値が
「NA」と一致し、且つ、第2のカウンタ22のカウン
ト値が「NA」と一致する)という事象が、連続して、
あらかじめ定められた回数(C回)繰り返すと、第3の
カウンタ24のカウント値は、帰還信号のHighレベ
ルからLowレベルへの立ち下がり遷移を受けて、1、
2、3、…、C−1とカウントアップしていき、第3の
カウンタ24のカウント値が「C」となった時点で、判
定回路25は、ロック状態の信号を出力する。このよう
に、本実施例では、第1のカウンタ21と第2のカウン
タ22が、それぞれ、帰還信号と基準信号の立ち上がり
エッジでカウント動作を行い、第3のカウンタ24で
は、帰還信号の立ち下がりエッジでカウント動作を行う
構成とし、第1、第2のカウンタ21、22と、第3の
カウンタ24のカウント動作のタイミングをずらしたこ
とにより、タイミングマージンが確保され、製造上のバ
ラツキの影響を受けにくく、安定な動作を可能とし、正
確なロック/アンロック検出を可能としている。
【0051】一方、第3のカウンタ24のカウント値が
「C」に達するまえに、第1のカウンタ21で帰還信号
を「NA」カウントした時点(第1の比較回路231の
出力はHighレベル)で、基準信号の第2のカウンタ
22でのカウント値が「NA」でない場合、第3のカウ
ンタ24はリセットされ、第3のカウンタ24のカウン
ト値「0」から、帰還信号のカウント動作を再開するこ
とになる。すなわち、第1のカウンタ21のカウント値
が「NA」となるときに、第2のカウンタ22のカウン
ト値も「NA」となるという事象が、連続してK回(K
<C)繰り返し(第3のカウンタ24のカウント値は
1、…、Kと変化)、その後、第1のカウンタ21のカ
ウント値が「NA」となるとき、第2のカウンタ22の
カウント値が「NA」とならない場合には、第3のカウ
ンタ24はリセットされ、そのカウント値は「0」とな
る。この場合、第3のカウンタ24のカウント値は
「C」とは異なり、判定回路25の出力信号はLowレ
ベル(アンロック状態)となる。すなわち、帰還信号の
NAサイクル単位でアンロック状態を検出することがで
きる。
【0052】判定回路25の出力信号がHighレベル
(ロック状態)のとき、第3のAND回路28の出力信
号はLowレベルとされ、第3のカウンタ24のカウン
トイネーブル端子EはLowレベルとされ(カウントデ
ィスエーブル状態)、第3のカウンタ24は、帰還信号
の立ち下がりエッジでカウントアップ動作しない。な
お、第1、第2のカウンタ21、22、及び第3のカウ
ンタ24は、電源投入等の初期化時にリセットされる。
【0053】次に、本発明の第2の実施例について説明
する。図4は、本発明の第2の実施例のロック検出回路
の構成を示す図である。本発明の第2の実施例において
は、第1のカウンタ21A、第2のカウンタ22A、及
び第3のカウンタ24Aの各々は、それぞれ、あらかじ
め定められた設定値をカウントした時に、一致を示す状
態(例えばHighレベル)の出力信号(1ビット信
号)を出力する。かかる構成によれば、図3に示した第
1の比較回路231、第2の比較回路232、レジスタ
233の構成は不要とされる。なお、第1のカウンタ2
1A、第2のカウンタ22A、及び第3のカウンタ24
Aの出力信号としては、カウンタ値の上限値(設定値)
に達した時に出力されるオーバーフロー信号を用いても
よい。
【0054】第1のAND回路26は、前記実施例と同
様、カウンタリセット回路として機能し、第1のカウン
タ21Aが帰還信号を値「NA」カウントした時点で、
第1のカウンタ21Aの出力信号がHighレベルとな
ることを受けて、帰還信号がLowレベルのとき、出力
信号をHighレベルとする。
【0055】第1のAND回路26の出力信号をリセッ
ト端子Rに入力する第1、及び第2のカウンタ21A、
22Aは、第1のAND回路26からのHighレベル
の出力信号を受けてリセットされ、それぞれのカウント
値は零とされ、第1、及び第2のカウンタ21A、22
Aの出力信号はLowレベルとされる。第1、及び第2
のカウンタ21Aの出力信号がLowレベルとなると、
第1のAND回路26の出力はLowレベルとなる。な
お、第1、第2のカウンタ21A、22A、第3のカウ
ンタ24Aは、電源投入等の初期化時にもリセットされ
る。
【0056】第1、及び第2のカウンタ21A、22A
の出力信号を第1、第2の入力端子に入力とする第2の
AND回路27の出力端子は、カウントイネーブル信号
として第3のカウンタ24Aのカウントイネーブル端子
Eに接続されており、第1、及び第2のカウンタ21
A、22Aの出力信号がHighレベルのとき、第2の
AND回路27はHighレベルを出力し、第3のカウ
ンタ24Aは、カウントイネーブル状態とされる。第3
のカウンタ24Aは、カウントイネーブル状態のとき
に、入力される帰還信号の立ち下がりエッジで、カウン
トアップし、第3のカウンタ24Aは、あらかじめ定め
られた値「C」をカウントした時に、Highレベルの
出力信号を出力する。なお、第3のカウンタ24Aのカ
ウントイネーブル状態は、最短でも、第1のカウンタ2
1Aが帰還信号を「NA」カウントする周期に一回とさ
れており、帰還信号のHighからLowレベルへの立
ち下りのタイミングを含む期間とされる。
【0057】第1のカウンタ21Aの出力信号と、第2
のカウンタ22Aの出力信号(反転)を入力とする第3
のAND回路30は、第1のカウンタ21Aの出力信号
と、第2のカウンタ22Aの出力信号が、それぞれHi
ghレベルとLowレベルのとき、出力端子からHig
hレベルの出力信号を出力して、第3のカウンタ24A
のリセット端子Rに供給する。リセット端子RがHig
hレベルとされた第3のカウンタ24Aはリセットさ
れ、カウント値を「0」とし、出力信号をLowレベル
とする。
【0058】判定回路25Aは、帰還信号(反転)と、
第3のカウンタ24Aの出力信号と、第1のカウンタ2
1Aの出力信号と、第2のカウンタ22Aの出力信号と
を、それぞれ、信号1、2、4、3として入力端子から
入力し、ロック状態であるかアンロック状態であるかを
示す信号(図1のロック検出信号)を出力端子から出力
する。
【0059】判定回路25Aの機能の一例について以下
に説明する。判定回路25Aは、第1のカウンタ21A
の出力信号4がHighレベルのとき、第2のカウンタ
22Aの出力信号3がHighレベルであり、さらに、
第3のカウンタ24Aの出力信号2がHighレベルの
とき、帰還信号(反転)1の立ち上がり(帰還信号の立
ち下がり)で、ロック状態を示す値(Highレベル)
の信号をラッチ出力する。
【0060】判定回路25Aは、第1のカウンタ21A
の出力信号4がHighレベルのとき、第2のカウンタ
22Aの出力信号3がLowレベルの場合、帰還信号
(反転)1の立ち上がり(帰還信号の立ち下がり)で、
アンロック状態を示す値(Lowレベル)の信号をラッ
チ出力する。
【0061】判定回路25Aは、第1のカウンタ21A
の出力信号4がLowレベルのとき(すなわち、第1の
カウンタ21Aのカウント値が値「NA」以外のと
き)、状態を保持する(出力信号は変化しない)。
【0062】判定回路25Aは、第1のカウンタ21A
の出力信号4がHighレベルのときに(すなわち、第
1のカウンタ21Aのカウント値が「NA」のとき)、
第3のカウンタ24Aの出力信号2がHighレベル、
又は、第2のカウンタ22Aの出力信号3がLowレベ
ルのとき、ロック/アンロック状態に応じて、その出力
論理値を更新する。例えば、第3のカウンタ24Aの出
力信号2がHighレベル、且つ、第2のカウンタ22
Aの出力信号3がHighレベルのときは、アンロック
状態からロック状態に遷移し、第2のカウンタ22Aの
出力信号3がLowレベルのときは、アンロック状態と
なる。この実施例においても、ロック状態検出後に、ア
ンロック状態となった場合、帰還信号の「NA」サイク
ル分の期間で、アンロック状態の信号が出力される。
【0063】図5は、図4の判定回路25Aの構成の一
例を示す図である。図5を参照すると、判定回路25A
は、信号2、3を入力とするAND回路251と、AN
D回路251の出力信号と信号4(反転)を入力とする
NOR回路252と、信号3とD型フリップフロップ2
54の反転出力QとをA、B端子から入力し、NOR回
路252の出力信号を選択信号端子Sに入力し、選択信
号端子Sの値に基づき、A、B端子に入力される信号の
一方を選択し、反転して出力するセレクタ253と、セ
レクタ253の出力の反転信号を、帰還信号(反転)1
の立ち上がりエッジ(帰還信号の立ち下がりエッジ)で
サンプルし、出力端子Qから出力するD型フリップフロ
ップ254と、を備えている。
【0064】セレクタ253は、選択信号端子Sの値に
基づき、2入力のうち一方を選択するものであり、例え
ば、A端子に入力端子が接続される第1の3ステートイ
ンバータと、B端子にインバータを介して入力端子が接
続される第2の3ステートインバータとを備え、第1及
び第2の3ステートインバータの出力を共通接続して構
成され、第2の3ステートインバータの出力イネーブル
端子には選択信号が入力され、第1の3ステートインバ
ータの出力イネーブル端子には、該選択信号をインバー
タで反転した信号が入力され、選択信号がLowレベル
のとき、第1の3ステートインバータが出力イネーブル
状態とされ、第2の3ステートインバータはハイインピ
ーダンス状態とされ、選択信号がHighレベルのと
き、第2の3ステートインバータが出力イネーブル状態
とされ、第1の3ステートインバータはハイインピーダ
ンス状態とされる、構成としてもよい。
【0065】AND回路251は、第3のカウンタ24
Aの出力信号2がLowレベルであり(第3のカウンタ
24Aのカウント値が設定値「C」と不一致の間)、且
つ、第2のカウンタ22Aの出力信号3がHighレベ
ルのとき、Highレベルの信号を出力する。またAN
D回路251は、第3のカウンタ24Aの出力信号2が
Highレベルであるか、又は、第2のカウンタ22A
の出力信号3がLowレベルである場合に、Lowレベ
ルの信号を出力する。
【0066】NOR回路252は、第1のカウンタ21
Aの出力信号4がHighレベル(第1のカウンタ21
Aが帰還信号を「NA」分カウント)であり、AND回
路251の出力信号がLowレベルのとき、Highレ
ベルの信号を出力して、セレクタ253の選択信号端子
Sに供給し、このとき、セレクタ253は、B端子に入
力される第2のカウンタ22Aの出力信号3(反転)を
選択して出力(反転出力)する。セレクタ253のB端
子に入力される信号は、反転入力されて反転出力され、
等価的に、入力信号がそのまま(正転状態で)、D型フ
リップフロップ254のデータ入力端子Dに供給され
る。
【0067】NOR回路252は、第1のカウンタ21
Aの出力信号4がLowレベル(第1のカウンタ21A
が、帰還信号をNA分カウントするまでの間)のとき、
Lowレベルの信号を出力して、セレクタ253の選択
信号端子Sに供給し、このとき、セレクタ253は、A
端子を選択し、その反転信号を出力する。すなわち、D
型フリップフロップ254の反転出力QBを反転した信
号がD型フリップフロップ254のデータ入力端子Dに
入力され、D型フリップフロップ254は、帰還信号
(反転)1の立ち上がり(帰還信号の立ち下がり)でデ
ータ入力端子Dの信号をサンプルし、正転出力端子Qか
ら出力する。このため、D型フリップフロップ254の
出力端子Qの出力信号(判定回路25Aの出力信号)の
論理値は、変化しない(直前の状態を保持する)。
【0068】また、NOR回路252は、AND回路2
51の出力信号がHighレベルのとき、すなわち第3
のカウンタ24Aの出力信号2がLowレベルであり
(第3のカウンタ24Aのカウント値がCとなるまでの
間)、且つ、第2のカウンタ22Aの出力信号3がHi
ghレベルのとき(第2のカウンタ22Aのカウント値
がNAの時)、Lowレベルの信号を出力して、セレク
タ253の選択信号端子Sに供給し、このとき、セレク
タ253は、A端子を選択し、D型フリップフロップ2
54の反転出力QBを反転した信号がD型フリップフロ
ップ254のデータ入力端子Dに入力され、この場合
も、D型フリップフロップ254の出力信号の値は変化
しない。
【0069】図6は、判定回路25Aの動作をまとめて
真理値表として表したものである。なお、図6では、図
5の回路動作の説明を容易とするため、第1行に含まれ
る信号の組合せを第4行等に別途示してある。また、図
6では、図5の信号のHighレベルを論理「1」、図
5の信号のLowレベルを論理「0」で表している。図
5及び図6を参照して、本発明の第2の実施例の動作に
ついて説明する。
【0070】(1)第1のカウンタ21Aの出力信号4
がLowレベル(0)のとき、NOR回路252はLo
wレベル(0)を出力し、セレクタ253は、A端子を
選択して出力する。セレクタ253は、A端子に入力さ
れるD型フリップフロップ254の反転出力QBの出力
を選択し、これを反転出力して、D型フリップフロップ
254のデータ入力端子Dに供給する。D型フリップフ
ロップ254は、帰還信号(反転)1の立ち上がりエッ
ジで、セレクタ253の出力信号をサンプル出力するた
め、その出力Qの値は変化せず、D型フリップフロップ
254は、状態を保持する。
【0071】(2)第2のカウンタ22Aの出力信号3
がLowレベル(0)のとき、AND回路251の出力
信号はLowレベルとなる。第1のカウンタ22Aの出
力信号4がHighレベル(1)であり、第2のカウン
タ22Aの出力信号3がLowレベル(0)のとき、図
4のAND回路30は、第3のカウンタ24Aのリセッ
ト端子Rに、Highレベルの信号を供給し、第3のカ
ウンタ24Aは、リセットされる。
【0072】第1のカウンタ21Aの出力信号4がHi
ghレベル(1)であり、第2のカウンタ22Aの出力
信号3がLowレベル(0)であり、AND回路251
の出力信号がLowレベルのとき、NOR回路252
は、Highレベル(1)をセレクタ263の選択信号
端子Sに出力する。選択信号端子SがHighレベルと
されたセレクタ253では、B端子に入力される第2の
カウンタ22Aの出力信号3(反転)であるHighレ
ベルを選択し、これを反転した信号であるLowレベル
(0)を、D型フリップフロップ254のデータ入力端
子Dに出力する。D型フリップフロップ254は、帰還
信号(反転)1の立ち上がりのタイミングで、データ入
力端子Dの信号をサンプルし、出力端子QからLowレ
ベル(アンロック状態)を出力する。
【0073】(3)第2のカウンタ22Aの出力信号3
がHighレベル(1)であり、第3のカウンタ24A
の出力信号2がLowレベル(0)のとき、AND回路
251はその出力信号としてHighレベルを出力す
る。このとき、NOR回路252は、第1のカウンタ2
1Aの出力信号4の値によらず、Lowレベルを出力
し、セレクタ253は、A端子の信号を選択出力する。
このため、帰還信号(反転)1の立ち上がりのタイミン
グでデータ入力端子Dの信号をラッチするD型フリップ
フロップ254は、状態を変化させない。
【0074】(4)第1のカウンタ21Aの出力信号4
がLowレベル(0)、第2のカウンタ22Aの出力信
号3がHighレベル(1)、第3のカウンタ24Aの
出力信号2がHighレベル(1)のとき、第1のカウ
ンタ21Aの出力信号4を入力とするNOR回路252
は、Lowレベルを出力し、セレクタ253は、A端子
の信号を選択出力し、帰還信号(反転)1の立ち下がり
のタイミングでデータ入力端子Dの信号をラッチするD
型フリップフロップ254は状態を変化させない(状態
を保持する)。
【0075】(5)第1のカウンタ21Aの出力信号4
がHighレベル(1)、第2のカウンタ22Aの出力
信号3がHighレベル(1)、第3のカウンタ24A
の出力信号2がHighレベル(1)のとき、AND回
路251の出力信号はLowレベルとされ、NOR回路
252はHighレベルを出力し、セレクタ253は、
B端子に入力される第2のカウンタ22Aの出力信号H
ighレベルを選択して、D型フリップフロップ254
のデータ入力端子Dに出力する。D型フリップフロップ
254は帰還信号の立ち上がりエッジ(反転)でデータ
入力端子Dの信号をサンプル出力し、出力信号はHig
hレベル(ロック)を出力する。
【0076】なお、図3、図4に示した構成の変形とし
て、入力される帰還信号として、PLL回路の出力信号
(基準信号のN逓倍の周波数)を用い、帰還信号が基準
信号の周波数の「N」倍であり、帰還信号を入力とする
第1のカウンタ21Aが、「NA×N」分カウントした
ときに出力信号をHighレベルとし、第2のカウンタ
22Aが、基準信号を「NA」カウントしたときに、出
力信号をHighレベルとし、第3のカウンタ24Aを
カウントイネーブル状態として、第3のカウンタ24A
が帰還信号の立ち下がりのタイミングをカウントアップ
する構成とし、第3のカウンタ24Aが設定値「C」カ
ウントしたとき、出力信号をHighレベルとする構成
としてもよい。
【0077】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記実施例の構成が限定されるもので
なく、特許請求の範囲の各請求項の発明の範囲内で、当
業者であればなし得るであろう、各種変形、修正を含む
ことは勿論である。
【0078】
【発明の効果】以上説明したように、本発明によれば、
帰還信号と基準信号を計数する第1、第2のカウンタ
と、第1、第2のカウントにおける設定値の一致回数を
計数する第3のカウンタとを少なくとも具備したことに
より、ロック判定を行うための比較判定回数を一回でな
く、第3のカウンタの設定値分の回数とするとともに、
第1のカウンタのカウント値が設定値となり、第2のカ
ウンタのカウント値が設定値に一致しないときに、ただ
ちにアンロック状態を検出する構成としたことにより、
アンロック検出時間を短縮し、ロック状態とアンロック
状態の検出時間のそれぞれを最適に設定可能としてい
る。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の一実施例のタイミング動作を示す図で
ある。
【図3】本発明の一実施例のロック検出回路の一例を示
す図である。
【図4】本発明の他の実施例のロック検出回路の一例を
示す図である。
【図5】図4の判定回路の構成の一例を示す図である。
【図6】図4の判定回路の動作を説明するための真理値
表を示す図である。
【図7】図3の比較回路の構成の一例を示す図である。
【図8】従来のロック判定回路の構成を示す図である。
【図9】従来のPLL回路の構成の一例を示す図であ
る。
【符号の説明】
1 帰還信号(反転) 2 第3のカウンタの出力信号 3 第2のカウンタの出力信号 4 第1のカウンタの出力信号 10 PLL回路 11 位相比較器 12 チャージポンプ 13 ループフィルタ 14 電圧制御発振器 15 分周器 20 ロック検出回路 21、21A 第1のカウンタ 22、22A 第2のカウンタ 23 比較回路 23 第1の比較回路 23 第2の比較回路 23 レジスタ 24、24A 第3のカウンタ 25、25A 判定回路 26、27、28、29、30、32、251 AND
回路 31〜31 排他的否定論理和回路 33 レジスタ 130 PLL回路(集積化PLL回路) 131 位相比較器 132 チャージポンプ 133 ループフィルタ 134 電圧制御発振器 135 N分周器 136 M分周器 137 入力基準信号RCLK 138 出力信号OCLK 140 位相ロック回路 142 計数期間生成回路 144 出力信号カウンタ 146 ロック判定回路 148 カウント値比較回路 252 NOR回路 253 セレクタ 254 D型フリップフロップ

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】出力信号を出力する発振器と、 前記発振器の前記出力信号又は前記出力信号を分周器で
    分周した信号を帰還信号として一の入力端子より入力
    し、基準信号を他の入力端子より入力し、これらの信号
    の位相を比較し、位相比較結果を出力する位相比較器
    と、 前記位相比較器より出力される前記位相比較結果に基づ
    き、容量を充電、及び放電し、前記帰還信号と前記基準
    信号との位相差に応じた電圧を生成するチャージポンプ
    と、 前記位相差に応じた電圧を平滑化するフィルタと、 を備え、前記フィルタの出力に基づき前記発振器がその
    発振周波数を可変するPLL(Phase Locked Loop)
    回路の位相ロックを検出するロック検出回路において、 前記位相比較器の前記一の入力端子に入力される前記帰
    還信号を入力してカウントする第1のカウンタと、 前記位相比較器の前記他の入力端子に入力される前記基
    準信号を入力してカウントする第2のカウンタと、 前記第1のカウンタのカウント値があらかじめ定められ
    た第1の値に一致しているときに、前記第2のカウンタ
    のカウント値が前記第1の値と一致している場合に、カ
    ウント動作する第3のカウンタと、 前記第3のカウンタのカウント値があらかじめ定められ
    た第2の値と一致したときに、ロック状態であることを
    示す信号を出力する判定回路と、 を備えたことを特徴とするロック検出回路。
  2. 【請求項2】前記第1のカウンタのカウント値があらか
    じめ定められた第1の値に一致しているときに、前記第
    2のカウンタのカウント値が前記第1の値と一致してい
    る場合に、一致を示す状態の信号を出力する比較回路を
    備え、 前記第3のカウンタは、前記比較回路から出力される前
    記信号を、カウント動作を制御する信号として入力し、
    前記比較回路から出力される前記信号が前記一致を示す
    状態のとき、カウントイネーブル状態とされ、前記第3
    のカウンタに入力される前記帰還信号をカウントする、
    ことを特徴とする請求項2記載のロック検出回路。
  3. 【請求項3】前記判定回路は、前記第1のカウンタが前
    記帰還信号を前記第1の値分カウントする期間を最小の
    単位として、出力する信号の状態を更新する又は保持す
    る制御を行う、ことを特徴とする請求項1又は2記載の
    ロック検出回路。
  4. 【請求項4】前記比較回路において、前記第1のカウン
    タのカウント値が前記第1の値に一致したときに、前記
    第2のカウンタのカウント値が前記第1の値とは異なる
    値である場合には、前記判定回路は、アンロック状態で
    あることを示す信号を出力する、ことを特徴とする請求
    項1又は2記載のロック検出回路。
  5. 【請求項5】前記比較回路において、前記第1のカウン
    タのカウント値が前記第1の値に一致したときに、前記
    第2のカウンタのカウント値が前記第1の値と不一致で
    ある場合には、前記第3のカウンタをリセットし、前記
    第3のカウンタのカウント値のリセットを受け、前記判
    定回路は、アンロック状態であることを示す信号を出力
    する、ことを特徴とする請求項2記載のロック検出回
    路。
  6. 【請求項6】前記判定回路から出力される前記信号がロ
    ック状態であることを示すとき、少なくとも前記第1の
    カウンタにおいて前記第1の信号を前記第1の値分カウ
    ントするまでの間は、前記第3のカウンタはカウント動
    作せず、前記第2の値と一致するカウント値を保持す
    る、構成とされてなる、ことを特徴とする請求項1又は
    2記載のロック検出回路。
  7. 【請求項7】出力信号を出力する発振器と、 前記発振器の前記出力信号又は前記出力信号を分周器で
    分周した信号を帰還信号として一の入力端子より入力
    し、基準信号を他の入力端子より入力し、これらの信号
    の位相を比較し、位相比較結果を出力する位相比較器
    と、 前記位相比較器より出力される前記位相比較結果に基づ
    き、容量を充電、及び放電し、前記帰還信号と前記基準
    信号との位相差に応じた電圧を生成するチャージポンプ
    と、 前記位相差に応じた電圧を平滑化するフィルタと、 を備え、前記フィルタの出力に基づき前記発振器がその
    発振周波数を可変するPLL(Phase Locked Loop)
    回路の位相ロックを検出するロック検出回路において、 前記位相比較器の前記一の入力端子に入力される前記帰
    還信号を入力してカウントする、リセット機能付きの第
    1のカウンタと、 前記位相比較器の前記他の入力端子に入力される前記基
    準信号を入力してカウントする、リセット機能付きの第
    2のカウンタと、 前記第1のカウンタのカウント値を入力し、該カウント
    値があらかじめ定められた第1の値と一致しているとき
    に、一致を示す状態の出力信号を出力する第1の比較回
    路と、 前記第2のカウンタのカウント値を入力し、該カウント
    値が前記第1の値と一致しているときに、一致を示す状
    態の出力信号を出力する第2の比較回路と、 前記第1のカウンタで前記帰還信号を前記第1の値分カ
    ウントした時点で、前記第1のカウンタの出力信号が前
    記一致を示す状態となることを受けて、前記第1のカウ
    ンタがつぎに前記帰還信号をカウントする前の所定のタ
    イミングで、前記第1、及び第2のカウンタをリセット
    するためのリセット信号を生成する第1のリセット回路
    と、 前記第1、及び第2の比較回路からそれぞれ出力される
    出力信号を入力し、これらの出力信号がともに前記一致
    を示す状態のとき、第1の論理状態の出力信号を出力す
    る第1の論理回路と、 判定信号と、前記第1の論理回路の出力信号とを入力
    し、前記判定信号がアンロック状態を示しており、且
    つ、前記第1の論理回路の出力信号が第1の論理状態の
    とき、第1の論理状態の出力信号を出力する第2の論理
    回路と、 前記第2の論理回路の出力信号をカウントイネーブル端
    子に入力し、前記第2の論理回路の出力信号が第1の論
    理状態のとき、カウントイネーブル状態とされ、入力さ
    れる帰還信号をカウントする、リセット機能付きの第3
    のカウンタと、 前記第3のカウンタのカウント値を入力し、該カウント
    値があらかじめ定められた第2の値と一致していると
    き、ロックを示す状態の前記判定信号を出力する判定回
    路と、 前記第1の比較回路の出力信号が一致を示す状態である
    ときに、前記第2の比較回路の出力信号が不一致を示す
    状態である場合に、前記第3のカウンタをリセットする
    信号を出力する第2のリセット回路と、 を備えたことを特徴とするロック検出回路。
  8. 【請求項8】出力信号を出力する発振器と、 前記発振器の前記出力信号又は前記出力信号を分周器で
    分周した信号を帰還信号として一の入力端子より入力
    し、基準信号を他の入力端子より入力し、これらの信号
    の位相を比較し位相比較結果を出力する位相比較器と、 前記位相比較器より出力される前記位相比較結果に基づ
    き、容量を充電及び放電し、前記帰還信号と前記基準信
    号の位相差に応じた電圧を生成するチャージポンプと、 前記位相差に応じた電圧を平滑化するフィルタと、 を備え、前記フィルタの出力に基づき前記発振器がその
    発振周波数を可変するPLL(Phase Locked Loop)
    回路の位相ロックを検出するロック検出回路において、 前記位相比較器の前記一の入力端子に入力される帰還信
    号を入力してカウントし、前記帰還信号をあらかじめ定
    められた第1の値分カウントした場合に、一致を示す状
    態の出力信号を出力する、リセット機能付きの第1のカ
    ウンタと、 前記位相比較器の前記他の入力端子に入力される基準信
    号を入力してカウントし、前記基準信号を前記第1の値
    分カウントした場合に、一致を示す状態の出力信号を出
    力する第2のカウンタと、 前記第1のカウンタで前記帰還信号を前記第1の値分カ
    ウントした時点で、前記第1のカウンタの出力信号が前
    記一致を示す状態となることをうけて、前記第1のカウ
    ンタが次に前記帰還信号をカウントする前の所定のタイ
    ミングで、前記第1、及び第2のカウンタをリセットす
    るための信号を生成する第1のリセット回路と、 前記第1、及び第2のカウンタの出力信号を入力し、こ
    れらの出力信号がともに前記一致を示す状態のとき、第
    1の論理状態の信号を出力する第1の論理回路と、 前記第1の論理回路からの出力信号をカウントイネーブ
    ル端子に入力し、前記第1の論理回路からの出力信号が
    第1の論理状態のとき、カウントイネーブル状態とさ
    れ、入力される前記帰還信号を受けてカウントし、あら
    かじめ定められた第2の値までカウントした時点で、一
    致を示す状態の出力信号を出力する、リセット機能付き
    の第3のカウンタと、 前記帰還信号と、前記第1乃至第3のカウンタの出力信
    号と、を入力し、前記第1のカウンタ乃至第3のカウン
    タの出力信号がすべて前記一致を示す状態のときに、ロ
    ックを示す論理状態の判定信号を出力するとともに、前
    記第1のカウンタの出力信号が前記一致を示す状態のと
    き、前記第2のカウンタの出力信号が不一致を示す状態
    の場合には、アンロックを示す論理状態の判定信号を出
    力する判定回路と、 前記第1のカウンタの出力信号が前記一致を示す状態で
    あるときに、前記第2のカウンタの出力信号が不一致を
    示す状態である場合に、前記第3のカウンタをリセット
    する信号を出力する第2のリセット回路と、 を備えたことを特徴とするロック検出回路。
  9. 【請求項9】前記判定回路は、前記第1のカウンタの出
    力信号が、不一致を示す状態のとき、判定信号の状態を
    保持し、 前記第1のカウンタの出力信号が前記一致を示す状態と
    なるたびに、前記第3のカウンタの出力信号が前記一致
    を示す状態、又は、前記第2のカウンタの出力信号が前
    記不一致を示す状態のとき、前記判定信号の値を更新す
    る手段を備えている、ことを特徴とする請求項8記載の
    ロック検出回路。
  10. 【請求項10】前記判定回路が、前記第1のカウンタの
    出力信号が前記一致を示す状態になったとき、前記第3
    のカウンタの出力信号が前記一致を示す状態であり、且
    つ、前記第2のカウンタの出力信号が前記一致を示す状
    態のときは、前記帰還信号の遷移で、前記判定信号をア
    ンロック状態からロック状態に遷移させるとともに、前
    記第1のカウンタの出力信号が前記一致を示す状態にな
    ったとき、前記第2のカウンタの出力信号が不一致を示
    す状態のときは、前記帰還信号の遷移で、前記判定信号
    をアンロック状態とする手段を備えている、ことを特徴
    とする請求項8記載のロック検出回路。
  11. 【請求項11】前記第1のカウンタが、前記帰還信号の
    立ち上がりと立ち下がりのうちの一方のエッジでカウン
    ト動作し、 前記第3のカウンタは、カウントイネーブル状態のと
    き、前記帰還信号の立ち上がりと立ち下がりのうちの他
    方のエッジで、カウント動作する、ことを特徴とする請
    求項1乃至10のいずれか一に記載のロック検出回路。
  12. 【請求項12】前記判定回路が、 第1の入力端子と第2の入力端子と、一つの出力端子と
    を少なくとも有する論理回路よりなる第1の制御回路で
    あって、前記第3のカウンタの出力信号と、前記第2の
    カウンタの出力信号とを、前記第1の入力端子と前記第
    2の入力端子とからそれぞれ入力し、前記第3のカウン
    タの出力信号が第1の論理状態であるか、又は前記第2
    のカウンタの出力信号が第2の論理状態のときに、第2
    の論理状態の信号を前記出力端子から出力するととも
    に、前記第3のカウンタの出力信号が第2の論理状態で
    あり、且つ前記第2のカウンタの出力信号が第1の論理
    状態のときに、第1の論理状態の信号を、前記出力端子
    から出力する第1の制御回路と、 第1の入力端子と第2の入力端子と、一つの出力端子と
    を少なくとも有する論理回路よりなる第2の制御回路で
    あって、前記第1のカウンタの出力信号と、前記第1の
    制御回路の出力信号とを、前記第1入力端子と前記第2
    の入力端子とからそれぞれ入力し、前記第1のカウンタ
    の出力信号が第1の論理状態であり、且つ前記第1の制
    御回路の出力信号が第2の論理状態のときに、第1の論
    理状態の信号を前記出力端子から出力する第2の制御回
    路と、 第1の入力端子と第2の入力端子と選択信号入力端子
    と、一つの出力端子とを少なくとも有するセレクタであ
    って、前記第2の制御回路の出力信号を、選択信号とし
    て前記選択信号入力端子に入力し、前記第1の入力端子
    と前記第2の入力端子にそれぞれ入力される信号の一方
    を選択して前記出力端子から出力するセレクタと、 前記セレクタの出力信号をデータ入力端子に入力し、ク
    ロック入力端子に入力される前記帰還信号で、前記デー
    タ入力端子の信号をラッチ出力するラッチ回路と、 を備え、 前記セレクタの前記第1の入力端子には、前記ラッチ回
    路の出力が帰還入力され、 前記セレクタの前記第2の入力端子には、前記第2のカ
    ウンタの出力信号が入力され、前記セレクタは、入力さ
    れる前記選択信号が第2の論理状態のとき、前記セレク
    タの前記第1の入力端子の信号を選択して出力し、前記
    選択信号が第1の論理状態のとき、前記セレクタの前記
    第2の入力端子の信号を選択して出力する、ことを特徴
    とする請求項8記載のロック検出回路。
  13. 【請求項13】前記第1のカウンタが、前記帰還信号の
    立ち上がり又は立ち下がりの一方のエッジでカウント動
    作し、 前記第3のカウンタは、カウントイネーブル状態のと
    き、前記帰還信号の立ち上がり又は立ち下がりのうち前
    記一方のエッジとは別のエッジで、カウント動作し、 前記ラッチ回路は、前記帰還信号の立ち上がり又は立ち
    下がりのうち前記一方のエッジとは別の前記エッジで、
    前記データ入力端子の信号をラッチする、ことを特徴と
    する請求項12記載のロック検出回路。
  14. 【請求項14】入力信号の周波数に対して1又は所定倍
    した周波数の出力信号を生成するPLL(Phase Locke
    d Loop)回路の位相ロックを検出するロック検出回路
    において、 第1、及び第2の入力端子と、一つの出力端子とを少な
    くとも有し、前記PLL回路の前記出力信号を分周値1
    又はN(ただし、Nは前記所定倍の値で規定される2以
    上の整数)で分周した信号と、前記PLL回路の前記入
    力信号とを、前記第1の入力端子と前記第2の入力端子
    とから、それぞれ、第1の信号と第2の信号として入力
    し、 前記第1の信号をカウントする第1のカウンタと、 前記第2の信号をカウントする第2のカウンタと、 前記第1のカウンタが前記第1の信号をあらかじめ定め
    られた第1の値分カウントしたときに、前記第2のカウ
    ンタが前記第2の信号をあらかじめ定められた第2の値
    分カウントしている、という事象の発生を検出する回路
    と、 を備え、 前記第2の値は、前記第1の値と前記分周値とからその
    値が規定され、 前記事象の発生をカウントする第3のカウンタと、 前記第3のカウンタで、前記事象の発生を、あらかじめ
    定められた第3の値分カウントした場合に、前記出力端
    子から、ロック状態を示す信号を出力する判定回路と、
    をさらに備え、 前記判定回路は、前記第1のカウンタが前記第1の信号
    を前記第1の値分カウントしたときに、前記第2のカウ
    ンタが前記第2の信号を前記第2の値とは異なる値分カ
    ウントしている場合には、前記出力端子から、アンロッ
    ク状態を示す信号を出力する、ことを特徴とするロック
    検出回路。
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