KR20020079571A - 로크 검출 회로 - Google Patents

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Abstract

로크 검출 회로는 PLL 회로의 로크 검출 시간 및 언로크 검출 시간을 최적화한다. 본 발명은 PLL 회로(10)의 위상 비교기(11)로부터 입력된 귀환 신호와 기준 신호를 입력하여 카운트하는 카운터(21,22)와, 카운터(21)의 카운트 값을 입력하여 비교하고 카운터(21)의 카운트 값이 제1값이고 카운터(22)의 카운트 값이 제1값일 때 활성화 상태의 제어 신호를 출력하는 비교 회로(23)와, 비교 회로(23)로부터 출력된 제어 신호가 활성일 때 귀환 신호를 카운트하는 카운터(24)와, 카운터(24)의 카운트 값이 제2값에 도달할 때 로크 상태를 나타내는 값의 출력 신호를 출력하는 판정 회로(25)를 구비한다. 비교 회로(23)는 카운터(21)의 카운트 값이 제1값이고 카운터(22)의 카운트 값이 제1값이 아닐 때 카운터(24)를 리셋한다.

Description

로크 검출 회로{LOCK DETECTION CIRCUIT}
본 발명은 로크 검출 회로에 관한 것으로, 특히 카운터를 구비한 로크 검출 회로에 관한 것이다.
최근들어 위상 동기 루프(PLL : Phase Locked Loop) 회로의 로크 상태를 검출하기 위해 카운터를 사용하는 로크 검출 회로에 대해 관심이 일고 있다. 예를 들어, 일본 공개특허출원 특개평10-322200호에서는, 도 8에 도시된 바와 같이, 계수 주기 생성 회로가 입력 기준 신호로부터 계수 주기를 생성하고 카운터가 계수 주기동안 PLL 회로의 출력 신호를 카운트하고 비교 회로가 카운트 값을 비교하는 위상 로크 검출 회로를 개시하고 있다.
도 9에 도시된 바와 같이, 종래 기술의 PLL 회로(130)에서, 외부로부터의 입력 기준 신호 RCLK(주파수 fR)(137)는 분주기(136)에 의해 분주되어 그 주파수가 입력 기준 신호의 1/M(주파수 fM)이 된다. M 분주 신호 MCLK는 위상 비교기(131)로의 두 입력 중의 하나인 기준 신호이다. 위상 비교기(131)의 다른 입력인 비교 신호는 PLL 회로(130)로부터의 출력 신호 OCLK(주파수 fOUT)를 분주기(135)에서 1/N 주파수를 얻도록 분주하여 얻은 N 분주 신호 NCLK(주파수 fN)이다. 위상 비교기(131)는 PLL 회로(130)로 입력된 기준 신호에 해당하는 M 분주 신호 및 PLL 회로(130)로부터의 출력 신호에 해당하는 N 분주 신호를 기준 신호 및 비교 신호로서 입력하고, 위상차에 해당하는 위상 비교 결과 신호 UP/DOWN을 출력하기 위해서두 신호사이의 위상차를 검출한다. 차지 펌프(132)는 위상 비교기(131)로부터의 UP신호가 활성인 동안은 캐패시터(미도시, 루프 필터의 캐패시터일 수 있다)를 충전시키고, DOWN 신호가 활성인 동안은 캐패시터를 방전시킨다. 차지 펌프(132)는 UP 펄스 및 DOWN 펄스가 비활성이면 꺼진다. 루프 필터(133)는 차지 펌프(132)의 출력 신호를 평탄화한다. 그 출력 전압은 전압 제어 발진기(VCO)(134)로 제어된 전압으로 인가된다. VCO(134)는 루프 필터(133)의 출력의 직류 전압에 해당하는 발진 주파수를 변경하는 신호를 출력한다. 이 신호는 PLL 회로(130)로부터 출력 신호 OCLK가 된다. 출력 신호 OCLK의 주파수가 1/N이 되도록 분주된 N 분주 신호 NCLK는 위상 비교기(131)에 귀환 신호로서 입력된다. M 분주기 및 N 분주기는 M=1 및 N=1일 때는 필요하지 않다. M 분주기(136) 또는 N 분주기(135)가 없는 PLL 회로도 있을 수 있다.
계수 주기 생성 회로(142)는 입력 기준 신호를 PLL 회로(130)에 입력하여 이를 사용하여 합성되는 미리 정해진 사이클 횟수의 펄스 길이를 갖는 계수 주기 신호 펄스를 생성한다. 출력 신호 카운터(144)는 PLL 회로(130)로부터 펄스 주기동안 출력된 출력 신호(138)의 파수(사이클 수)를 카운트하기 위해 인에이블 신호로서 계수 주기 신호 펄스를 사용한다. 카운트 값 비교 회로(148)로, 계수 주기 신호 펄스의 시간 길이 및 PLL 회로(130)의 주파수 변환비의 설계값에 기초하여 미리 정해진 기준 카운트 값이 설정된다. 로크 판정 회로(146)는 출력 신호 카운트(144)에서 측정된 기준 카운트 값과 출력 카운트 값 사이의 차이로부터 집적된 PLL 회로(130)의 입력 및 출력 신호 사이의 위상 로크 상태를 판정한다.
미리 정해진 계수 주기동안 PLL 회로의 출력 신호를 카운트하기 위해 카운터를 사용하고 이를 기준 카운트 값과 비교하여 로크/언로크를 검출하는 로크 검출 회로는 로크 상태 또는 언로크 상태를 검출하는데 걸리는 시간이 요구되는 것보다 길 수 있다. 그 이유는 다음과 같다.
도 8에 도시된 종래의 로크 검출 회로에서, 계수 주기 생성 회로(142)에서 생성된 계수 주기가 끝날 때까지, 카운트 값 비교 회로(148)는 출력 신호 OCLK의 파수의 카운트 값을 기준 카운트 값과 비교할 수 없고, 각 계수 주기 생성 회로(142)에서 생성된 계수 주기동안에만 로크 또는 언로크 상태를 판정할 수 있다. 즉, 로크 상태를 판정하기 위한 카운터의 비교 동작은 각 계수 주기동안에 한번 수행된다. 로크 상태가 언로크 상태로 변할 때, 로크 상태 판정과 마찬가지로 언로크 상태는 계수 주기 이후에 검출된다. 이러한 방식에서, 종래의 로크 검출 회로에서 하나의 카운터는 로크 또는 언로크를 검출하기 위해 동일한 계수 주기에 걸쳐 신호를 출력하므로 로크 검출 시간 및 언로크 검출 시간이 최적값으로 얻어질 수가 없다.
본 발명의 목적은 PLL 회로의 로크 검출 시간 및 언로크 검출 시간을 최적화하는 로크 검출 회로를 제공하는 것이다.
상술한 문제를 해결하기 위한 수단을 제공하기 위한 본 발명의 일형태에 따르면, 로크 검출 회로는 출력 신호에 기초하여 기준 신호와 귀환 신호의 위상을 비교하여 비교 결과를 출력하는 위상 비교 회로와, 비교 결과에 기초하여 출력 신호의 발진 주파수를 변경하는 발진 회로와, 로크 신호가 활성이 되도록 귀환 신호의 주파수와 기준 신호의 주파수의 일치가 미리 정해진 주기동안 유지되는지를 검출하는 검출 회로를 구비한다.
그러므로 고정밀 로크 신호가 디지털 값의 주파수를 사용하여 생성될 수 있다.
다른 형태에 따르면, 로크 검출 회로는 PLL 회로의 위상 비교기의 한 입력 단자에 입력된 귀환 신호를 입력하여 카운트하는 제1 카운터와, 위상 비교기의 다른 입력 단자에 입력된 기준 신호를 카운트하는 제2 카운트와, 제1 카운터의 카운트 값이 미리 정해진 제1값과 일치하고 제2 카운터의 카운트 값이 미리 정해진 제1값과 일치할 때 카운트 동작을 수행하는 제3 카운트와, 제3 카운터의 카운트 값이 미리 정해진 제2값과 일치할 때 로크 상태를 나타내는 신호를 출력하는 판정 회로를 구비한다.
본 발명에 따르면, 로크 검출 회로는 제1 카운터의 카운트 값이 미리 정해진 제1값과 일치하고 제2 카운터의 카운트 값이 제1값과 일치할 때 일치를 나타내는 상태에 있는 신호를 출력하는 비교회로를 구비할 수 있고, 제3 카운터는 비교 회로로부터 출력된 신호를 카운트 동작을 제어하기 위한 신호로서 입력하고, 비교 회로로부터 출력된 신호가 일치를 나타내는 상태에 있을 때 카운트 인에이블 상태에 있게 되고, 제3 카운터로 입력된 귀환 신호를 카운트한다.
본 발명에 따르면, 비교 회로는 제1 카운터의 카운트 값이 미리 정해진 제1값에 도달하고 제2 카운터의 카운트 값이 제1값이 아닐 때 제3 카운터를 리셋하고,판정 회로는 제3 카운터의 카운트 값이 리셋될 때 언로크 상태를 나타내는 값의 출력 신호를 출력한다. 상술한 바에서 알 수 있는 것처럼, 전술한 문제는 본 발명의 특허청구의범위에 의해 해결될 수 있다.
도 1은 본 발명의 일실시예의 구성을 도시하는 블럭도.
도 2는 본 발명의 일실시예의 타이밍 동작을 도시하는 도.
도 3은 본 발명의 일실시예의 로크 검출 회로의 예를 도시하는 도.
도 4는 본 발명의 다른 실시예의 로크 검출 회로의 예를 도시하는 도.
도 5는 도 4의 판정 회로의 구성예를 도시하는 도.
도 6은 도 4의 검출 회로의 동작을 설명하기 위한 진리표를 도시하는 도.
도 7은 도 3의 비교 회로의 구성예를 도시하는 도.
도 8은 종래 기술의 로크 검출 회로의 구성을 도시하는 도.
도 9는 종래 기술의 PLL 회로의 구성예를 도시하는 도.
<도면의 주요부분에 대한 부호의 설명>
10 : PLL 회로
21 : 제1 카운터
22 : 제2 카운터
23 : 비교 회로
24 : 제3 카운터
25 : 판정회로
본 발명의 양호한 실시예에 대해 설명하기로 한다. 본 발명의 실시예에서, 입력된 기준 신호의 주파수와 동일한 주파수 또는 그 주파수를 N으로 나누어 얻은 주파수의 출력 신호를 출력하는 PLL 회로의 로크 검출 회로는 1 또는 N의 분주값으로 출력 신호를 나누어 얻은 신호(제1 신호)를 카운트하는 제1 카운터(도 1의 참조번호 21)와, 기준 신호(제2 신호)를 카운트하는 제2 카운터(도 1의 참조번호 22)와, 제1 카운터가 제1 신호를 미리 정해진 제1 값만큼 카운트하고 제2 카운터가 제2 신호를 제1 값 및 분주값에 의해 정의된 제2 값만큼 카운트할 때 업카운트하는 제3 카운터(도 1의 참조번호 24)를 구비한다. 판정 회로(도 1의 참조번호 25)는 제3 카운터(도 1의 참조번호 24)의 카운트 값이 미리 정해진 제3값이 될 때 로크 상태를 판정한다. 상태는 제1 카운터(도 1의 참조번호 21)가 제1값만큼 제1 신호를 카운트하는 각 주기마다 갱신된다. 제1 카운터(도 1의 참조번호 21)가 제1값만큼 제1 신호를 카운트하고 제2 카운터(도 1의 참조번호 22)가 제2값과 다른 값만큼 제2 신호를 카운트할 때, 언로크 상태가 판정된다. 이러한 구성에서, 제1 신호와 제2 신호의 주파수가 동일할 때, 제1 및 제2 카운터의 제1 및 제2 값이 동일하다.
본 발명의 실시예의 변형예로서, 제1 카운터(도 1의 참조번호 21)에 입력된 제1 신호로서 기준 신호의 주파수를 N배하여 얻은 주파수[분주기(도 1의 참조번호15)는 PLL 회로의 출력 신호를 N으로 나눈다]를 구비한 PLL 회로(도 1의 참조번호10)의 출력 신호를 사용할 때, 기준 신호를 카운트하는 제2 카운터(도 1의 참조번호 22)의 제2값은 제1 카운터의 설정값인 제1값의 1/N(N은 분주값)으로 설정된다. 제1 카운터(도 1의 참조번호 21)가 제1 신호(기준 신호의 주파수를 N배하여 얻음)를 K 개 카운트할 때, 제2 카운터(도 1의 참조번호 22)는 기준 신호를 K/N 개 카운트한다.
본 발명의 일실시예에 대해 도면을 참조하여 설명하기로 한다. 도 1을 참조하면, PLL 회로(10)는 제어된 전압에 기초하여 발진 주파수를 변경하여 출력하는 전압 제어 발진기(14)와, 전압 제어 발진기(14)의 출력 신호를 나누는 분주기(15)와, 입력된 기준 신호 및 분주기(15)에서 분주된 신호(귀환 신호)를 입력하여 두 신호의 위상을 비교하는 위상 비교기(11)와, 기준 신호와 귀환 신호 사이의 위상 차이에 해당하는 전압을 생성하기 위해서 위상 비교기(11)로부터의 위상 비교 결과에 기초하여 캐패시터를 충전 및 방전하는 차지 펌프(12)와, 전압 제어 발진기(14)에 제어된 전압으로 공급되는 위상 차이에 해당하는 전압을 평탄화하는 필터(13)를 구비한다. 분주기(15)의 분주값이 1이면, 분주기(15)는 불필요할 수 있고 전압 제어 발진기(14)의 출력은 위상 비교기(11)의 귀환 신호로서 입력된다.
로크 검출 회로(20)는 제1 및 제2 입력 단자, 및 출력 단자를 구비하고, 제1 및 제2 신호로서 제1 및 제2 입력 단자로부터 위상 비교를 위한 위상 비교기(11)의 두 입력 단자에 입력된 귀환 신호 및 기준 신호를 입력하고 제1 및 제2 신호를 카운트하는 제1 및 제2 카운터(21, 22)와, 제1 카운터(21)의 카운트 값이 미리 정해진 제1값이고 제2 카운터의 카운트 값이 제1값일 때 제1 논리 상태에 있는 신호를 출력하는 비교 회로(23)와, 비교 회로(23)로부터 출력된 신호가 제1 논리 상태에 있을 때 귀환 신호를 카운트하기 위한 카운트 인에이블(카운트 동작 허용)이 되는 제3 카운터(24)와, 제3 카운터(24)의 카운트 값이 미리 정해진 제2 값과 일치할 때 로크 상태를 나타내는 신호를 출력하는 판정 회로(25)를 포함한다.
제1 카운터(21)의 카운트 값이 미리 정해진 제1 값(=NA)이고 제2 카운터(22)의 카운트 값도 제1 값(=NA)일 때(도 2 참조), 귀환 신호를 카운트하기 위한 제3 카운터(24)는 업카운트한다. 제3 카운터(24)의 카운트 값이 미리 정해진 제2값에 도달할 때, 판정 회로(25)는 로크 상태를 나타내는 신호를 출력한다.
판정 회로(25)는 제1 카운터(21)의 카운트 값이 미리 정해진 제1 값에 도달하고 제2 카운터(22)의 카운트 값은 제1값이 아닐 때 언로크 상태를 나타내는 신호를 출력한다. 이러한 제어를 구현하기 위한 로직의 일예로서, 비교 회로(23)는 제1 카운터(21)의 카운트 값이 미리 정해진 값에 도달하고 제2 카운터(22)의 카운트 값이 제1값이 아닐 때 제3 카운터(24)를 리셋하도록 제어를 수행한다. 제3 카운터(24)의 카운트 값이 0으로 리셋될 때, 판정 회로(25)는 언로크 상태를 나타내는 값을 갖는 판정 신호를 출력한다.
본 발명의 일실시예에서, 언로크 상태는 제1 카운터(21)가 제1값만큼 입력된 귀환 신호를 카운트하는 주기동안 검출되고, 로크 상태는 제1값 및 제2값을 곱하여 얻은 값의 사이클 수(귀환 신호의 사이클 수)의 주기동안 검출된다.
실시예
본 발명의 실시예를 보다 상세하기 설명하기 위해서, 이하에서 본 발명을 사용하는 실시예에 대해 설명하기로 한다. 도 1은 본 발명의 일실시예의 구성을 도시하는 블럭도이다. PLL 회로(10)는 위상 비교기(PC)(11)와, 위상 비교기(11)로부터 출력된 UP 및 DOWN 신호에 의해, 도시되지 않은 캐패시터에 충전 및 방전 전류의 공급을 제어하는 차지 펌프(12)와, 캐패시터의 단자 전압을 평탄화하기 위한 저역 통과 필터로 구성된 루프 필터(13)와, 제어 전압 값에 따라 발진 주파수를 변경하기 위해 루프 필터(13)의 출력 전압을 제어된 전압으로 입력하는 전압 제어 발진기(VCO)(14)와, 전압 제어 발진기(14)의 출력 주파수를 분주하는 분주기(15) 를 구비한다. 위상 비교기(11)는 입력 기준 신호("기준 신호"로 지칭됨)와 분주기(15)로부터의 분주 출력 신호("귀환 신호"로 지칭됨) 간의 위상을 비교한다. 분주값이 1이면, 분주기(15)는 불필요할 수 있다. PLL 회로에서, 도 9를 참조하여 설명한 것처럼, 입력 기준 신호는 입력 신호를 분주하기 위해 분주기를 사용하여 M으로 분주할 수 있는데, 이는 위상 비교기로 공급된다(M=1 및 N=1이 허용될 수 있다). 전압 제어 발진기(14)는 전류 제어 발진기로 될 수도 있다.
본 발명의 일실시예에서, 로크 검출 회로(20)는 출력 단자로부터 로크 검출 신호를 출력하기 위해 로크 판정을 위해 위상 비교기(11)로 두 입력 단자로부터 입력된 기준 신호 및 귀환 신호를 입력하고, 제1, 제2 및 제3 카운터(21,22,24), 비교 회로(23), 및 판정 회로(25)를 구비한다.
제1 카운터(21)는 입력된 귀환 신호의 상승 에지에서 업카운트한다. 제2 카운터(22)는 입력된 기준 신호의 상승 에지에서 업카운트한다.
제1 카운터(21)의 카운트 값과 제2 카운트 값의 카운트 값을 입력하고 비교하는 비교 회로(23)는 제1 카운터(21)의 카운트 값이 미리 정해진 설정값 "NA"이고 제2 카운터(22)의 카운트 값도 설정값 "NA"일 때 출력 신호를 활성 상태가 되게 한다.
비교 회로(23)는 제1 카운터의 카운트 값이 설정값 "NA"와 일치하지 않거나 제2 카운터(22)의 카운트 값이 설정값 "NA"와 일치하지 않을 때 제3 카운터(24)에 출력 신호를 비활성 상태에 있게 한다.
비교 회로(23)는 제1 카운터의 카운트 값이 설정값 "NA"에 도달할 때 제1 카운터(21) 및 제2 카운터(22)를 리셋한다. 제1 카운터(21) 및 제2 카운터(22)는 각각의 카운트 값을 0이 되게 한다.
제3 카운터(24)는 비교 회로(23)의 출력 신호가 활성 상태일 때 카운트 인에이블(카운트 허용)이 되어 입력된 귀환 신호의 상승 에지에서 카운트한다. 제3 카운터(24)는 비교 회로(23)의 출력 신호가 비활성 상태에 있을 때 카운트 디스에이블(카운트 불허)이 되어 귀환 신호의 카운트 동작을 수행하지 않는다.
판정 회로(25)는 제3 카운터(24)의 카운트 값을 미리 정해진 설정값 "C"와 비교하고 두 값이 서로 일치할 때 로크 검출 신호를 활성 상태에 있게 한다.
판정 회로(25)로부터 출력된 출력 신호가 로크 상태를 나타내는 값을 가지면, 제3 카운터(24)는 귀환 신호의 카운트 동작을 중지하고 출력되는 카운트 값으로서 "C"값을 유지한다.
비교 회로(23)는 제1 카운터(21)의 카운트 값이 설정값 "NA"이고 제2카운터(22)의 카운트 값이 "NA"가 아니면, 제3 카운터(24)를 리셋한다. 제3 카운터(24)의 카운트 값은 0이다. 제3 카운터(24)의 카운트 값과 값 "C"는 서로 일치하지 않는다. 판정 회로(25)는 언로크 상태를 나타내는 값을 갖는 출력 신호를 출력한다.
제1 카운터(21) 및 제2 카운터(22)의 카운트 값은 1,2,3,..., 및 NA-1로 변한다. 둘다 "NA"일 때마다, 제3 카운터(24)는 1,2,3,..., 및 C-1의 방식으로 업카운트한다. 제1 카운터(21)와 제2 카운터(22)는 귀환 신호를 NA x C(귀환 신호의 사이클이 tCL일 때 tCK x NA x C의 주기에 해당) 만큼의 사이클 수만큼 연속으로 카운트한다. 판정 회로(25)는 로크 검출 회로가 활성 상태(즉, 로크 상태)에 있게 한다. NA 및 C 값에 대해, 16과 256, 256과 8 등의 최적의 조합이 사용될 수 있고 PLL 회로의 주파수 대역 및 응용 시스템에 따라 적절하게 설정될 수 있다.
로크 검출이 변할 때까지의 제1 내지 제3 카운터(21,22,23)의 카운트 값은 다음과 같다.
카운터(21, 22) 카운터(24)
1,2,..., NA 1
1,2,..., NA 2
... ... NA ...
1,2,..., NA C
제1 카운터(21) 및 제3 카운터(24)는 총 NA x C 사이클의 귀환 신호를 카운트한다. 판정 회로(25)가 활성 상태의 로크 검출 신호를 출력할 때, 제1카운터(21)는 카운트 값 = 0부터 귀환 신호를 카운트한다. 카운트 값이 "NA"이고 제2 카운터(22)의 카운트 값이 "NA"일 때, 판정 회로(25)는 활성 상태의 로크 검출 신호를 계속 유지한다.
판정 회로(25)는 제3 카운터(24)의 카운트 값과 값 "C"(이진 표시 데이터)의 각 비트에 대한 일치를 검출하고 로크 검출 신호로서 일치 검출 회로의 출력의 논리곱을 출력하기 위해 병렬로 배치된 일치 검출 회로를 구비하는 논리곱(AND) 회로를 포함한다.
도 1에 도시된 일실시예의 변형예로서, PLL 회로의 출력 신호의 주파수가 기준 신호의 주파수의 "N"배(N으로 곱함)이고 분주기(15)의 분주값이 "N"이면, PLL 회로의 출력 신호는 제1 카운터(21)에 제1 신호로서 입력되고 기준 신호는 제2 카운터(22)에 입력된다. 비교 회로(23)는 제1 카운터(21)가 제1 신호를 "NA x N"만큼 카운트하고 제2 카운터(22)가 기준 신호를 "NA"만큼 카운트할 때 제1 신호가 활성이 되게 한다. 제3 카운터(24)는 카운트 인에이블 상태에 있게 된다. 제3 카운터(24)는 제1 신호를 카운트한다. 제3 카운터(24)의 카운트 값이 "C"에 도달하면, 판정 회로(25)는 로크 상태를 나타내는 신호를 출력한다.
도 3은 도 1에 도시된 로크 검출 회로(20)의 구체적인 예를 도시하는 도면이다. 도 1과 동일한 도 3의 구성요소는 동일한 참조번호를 부여하였다.
귀환 신호의 상승 에지에서 카운트 동작을 수행하는 제1 카운터(21)의 카운트 값은 PLL 회로(도 1의 참조번호 10)의 위상 비교기(도 1의 참조번호 11)의 한 입력 단자로 귀환되어 입력되고, 미리 정해진 설정값 NA를 저장하는 레지스터(233)의 값은 비교를 위해 제1 비교 회로(231)로 입력된다.
제2 카운터(22)의 카운트 값은 PLL 회로(도 1의 참조번호 10)의 위상 비교기(도 1의 참조번호 11)의 다른 입력 단자로 귀환되어 입력되고, 레지스터(233)의 값은 비교를 위해 제2 비교 회로(232)로 입력된다.
제1 및 제2 비교 회로(231,232)는 도 7에 도시된 회로로 구성된다. 도 7의 레지스터(33)(도 3의 레지스터(233)에 해당)의 n 비트를 카운터의 카운트 값의 n 비트와 비교하기 위해 병렬로 배치된 n 개의 일치 검출 회로(배타적-NOR 회로)(311 내지 31n)와, 비교 결과 신호로서 일치 검출 회로(배타적-NOR 회로)(311 내지 31n)의 논리곱을 출력하는 AND 회로(32)를 구비한다. 카운터의 카운트 값이 레지스터의 값과 일치할 때, 하이 레벨 신호가 AND 회로(32)로부터 출력된다.
제1 비교 회로(231)의 출력 신호는 카운터 리셋 회로로서 기능하는 제1 AND 회로(26)의 제1 입력 단자로 입력된다. 출력 신호와 제1 AND 회로(26)의 제2 입력 단자에 입력된 귀환 신호(반전)의 논리곱의 출력 신호는 제1 카운터(21)의 리셋 단자 R과 제2 카운터(22)의 리셋 단자 R에 입력된다. 로우 레벨의 제1 AND 회로(26)의 제2 입력 단자는 활성 상태에 있게 된다. 제1 AND 회로(26)는 제2 입력 단자로 입력된 귀환 신호가 로우 레벨에 있고 제1 입력 단자로 입력된 제1 비교 회로(231)의 출력이 하이 레벨일 때 그 출력 단자로부터 하이 레벨 출력 신호를 출력한다. 하이 레벨 출력 신호를 제1 AND 회로(26)로부터 수신한 후, 제1 카운터(21) 및 제2 카운터(22)는 리셋된다.
제1 및 제2 비교 회로(231 및 232)의 출력 신호(비교 결과 신호)는 제2 AND회로(27)의 제1 및 제2 입력 단자로 입력된다. 제2 AND 회로(27)의 출력 단자는 제3 AND 회로(27)의 제1 및 제2 입력 단자로 입력된다. 제2 AND 회로(27)의 출력 단자는 제3 AND 회로(28)의 제2 입력 단자에 연결된다. 제3 AND 회로(28)의 출력 단자는 제3 카운터(24)의 카운트 인에이블 단자에 연결된다. 로우 레벨의 제3 AND 회로(28)의 제1 입력 단자는 활성 상태로 된다. 판정 회로(25)의 출력 신호는 제1 입력 단자로 입력된다. 제3 AND 회로(28)는 그 제1 입력 단자에 입력된 출력 신호가 로우 레벨(언로크 상태)이고 제2 입력 단자에 입력된 신호가 하이 레벨일 때 하이 레벨 출력 신호를 출력한다. 제3 AND 회로(28)의 제1 입력 단자와 같은 네가티브 로직의 입력 단자로는 반전기에 의해 입력 신호를 반전하여 얻은 신호가 포지티브 로직의 입력 단자로 인가될 수 있다.
제3 카운터(24)는 카운트 인에이블 단자가 하이 레벨(활성 상태)에 있을 때 카운트 동작 허용 상태가 되고, 입력된 귀환 신호의 하강 에지에 업카운트 동작을 수행한다.
판정 회로(25)는 상수 "C"와 입력된 제3 카운터(24)의 카운트 값과 비교하여 서로 일치할 때 출력 단자로부터 하이 레벨 출력 신호(도 1의 로크 검출 신호)를 출력한다. 판정 회로(25)는 도 7에 도시된 구성과 유사하다. 도 7의 레지스터는 상수 C의 이진 표시 데이타를 저장한다. 도 7의 일치 검출 회로는 카운터의 비트수에 해당하는 수만큼 평행하게 배치된다.
도 3의 제4 AND 회로(29)는 제1 비교 회로(231)로부터 제1 입력 단자로 출력된 비교 결과 신호를 입력하고, 제2 비교 회로(232)로부터 출력된 비교 결과 신호(반전 신호)를 제2 입력 단자로 입력한다. 그 출력 단자는 제3 카운터(24)의 리셋 단자 R과 연결된다. 제4 AND 회로(29)는 제1 입력 단자에 입력된 제1 비교 회로(231)의 비교 결과 신호가 하이 레벨이고 제2 입력 단자에 입력된 제2 비교 회로(232)의 비교 결과 신호가 로우 레벨일 때 제3 카운터(24)의 리셋 단자 R로 하이 레벨 출력 신호를 공급하고, 제3 카운터(24)를 리셋한다.
본 발명의 일실시예의 로크 검출 회로의 동작에 대해 설명하기로 한다. 도 2는 본 발명의 일실시예의 동작을 설명하기 위한 타이밍도이다. 도 2는 제1 카운터(21)의 카운트 값(카운트 값 1)이 리셋을 위한 "NA"이고 제1 카운터(21)의 카운트 값이 다음 귀환 신호 사이클에서 "1"인 두 사이클에 대한 동작 타이밍을 도시한다.
귀환 신호가 로우 레벨에서 하이 레벨로 상승 천이하면, 제1 카운터(21)는 업카운트 동작을 수행한다. 기준 신호가 로우 레벨로부터 하이 레벨로 상승 천이하면, 제2 카운터(22)는 업카운트 동작을 수행한다.
제1 카운터(21)의 카운트 값(카운트 값 1)은 귀환 신호의 상승 에지(도 2의 타이밍 tNA)에서 "NA"이다. 제1 비교 회로(231)의 출력 신호는 하이 레벨에 있다. 제1 AND 회로(26)는 도 2의 타이밍에서 귀환 신호가 로우 레벨에 있을 때 그 출력 신호를 하이 레벨로 한다. 제1 AND 회로(26)의 출력 신호를 리셋 단자 R로 입력하기 위한 제1 카운터(21) 및 제2 카운터(22)는 (도 2의 타이밍 tNA + 1 전후의 타이밍에서) 리셋된다. 각각의 카운트 값은 "0"(도 2에 도시되지 않음)이다.
귀환 신호가 타이밍 tNA+1에서 상승할 때, 제1 카운터(21)는 업카운트하고그 카운트 값은 "1"이다. 기준 신호가 상승할 때, 제2 카운터(22)는 업카운트하고 그 카운트 값은 "1"이다.
제1 및 제2 비교 회로(231 및 232)의 비교 결과 신호가 하이 레벨에 있는 동안(제1 및 제2 카운터(21,22)의 카운트 값이 NA), 제2 AND 회로(27)의 출력 신호는 하이 레벨이다. 판정 회로(25)의 출력 단자로부터 출력된 신호(로크 검출 신호)가 로우 레벨에 있을 때, 제3 AND 회로(28)의 출력 신호는 하이 레벨에 있다. 제3 카운터(24)는 귀환 신호의 하강 천이후 업카운트를 하기 위한 카운트 인에이블 상태에 있게 된다. 도 2의 타이밍(귀환 신호의 하이 레벨에서 로우 레벨로 하강하는 타이밍)에서, 제1 및 제2 카운터(21,22)는 아직 리셋되지 않았다(즉, 제1 및 제2 카운터(21,22)가 리셋되고 각각의 카운트 값이 0인 타이밍 ta보다 느리다). 제1 및 제2 비교 회로(231,232)의 비교 결과 신호는 모두 하이 레벨에 있다. 제3 카운터(24)는 카운트 인에이블 상태에 있게된다. 귀환 신호의 하이 레벨에서 로우 레벨로의 하강 에지에서, 제3 카운터(24)는 업카운트한다.
제1 비교 회로(231)의 비교 결과 신호가 하이 레벨(제1 카운터(21)의 카운트 값이 "NA"와 일치한다)이고 제2 비교 회로(232)의 비교 결과 신호가 로우 레벨에 있을 때, 제4 AND 회로(29)의 출력 신호는 제3 카운트(24)를 리셋하는 하이 레벨이다. 제3 카운터(24)의 카운트 값은 "0"이다.
제3 카운터(24)에서, 제1 비교 회로(231)의 비교 결과 신호 및 제2 비교 결과 신호가 모두 하이 레벨(제1 카운터(21)의 카운트 값이 "NA"와 일치하고 제2 카운터(22)의 카운트 값이 "NA"와 일치함)인 이벤트는 미리 정해진 회수동안(C 번)연속 반복된다. 제3 카운터(24)의 카운트 값은 1,2,3,..., C-1의 순서로 귀환 신호의 하이 레벨에서 로우 레벨로의 하강 천이시 업카운트한다. 제3 카운터(24)의 카운트 값이 "C"일 때, 판정 회로(25)는 로크 상태의 신호를 출력한다. 이 실시예에서, 제1 카운터(21) 및 제2 카운터(22)는 귀환 신호 및 기준 신호의 상승 에지에서 카운트 동작을 수행한다. 제3 카운터(24)는 귀환 신호의 하강 에지에서 카운트 동작을 수행한다. 제1 및 제2 카운터(21, 22) 및 제3 카운터(24)의 카운트 동작의 타이밍은 서로 시프트된다. 타이밍 마진은 유지되어, 생성시에 편차를 볼 수 없는 안정된 동작을 허용하고 로크/언로크 검출을 정확하게 할 수 있게 한다.
제3 카운터(24)의 카운트 값이 "C"에 도달하기 전에, 제1 카운터(21)가 귀환 신호를 "NA"만큼 카운트하고 기준 신호의 제2 카운터(22)의 카운트 값은 "NA"가 아닐 때, 제3 카운터(24)는 제3 카운터(24)의 카운트 값 "0"으로부터 귀환 신호의 카운트 동작은 재시작하도록 리셋된다. 즉, 제1 카운터(21)의 카운트 값이 "NA"이고 제2 카운터(22)의 카운트 값도 "NA"인 이벤트는 K(K < C)회 연속으로 반복된다(제3 카운터(24)의 카운트 값은 1,...,K 식으로 변화한다). 그러므로, 제1 카운터(21)의 카운트 값은 "NA"이고 제2 카운터(22)의 카운트 값은 "NA"가 아니면, 제3 카운터(24)는 그 카운트 값이 "0"이 되도록 리셋된다. 이 경우, 제3 카운터(24)의 카운트 값은 "C"와 다르고 판정 회로(25)의 출력 신호는 로우 레벨(언로크 상태)에 있다. 언로크 상태는 귀환 신호의 각 NA 사이클내에서 검출될 수 있다.
판정 회로(25)의 출력 신호가 하이 레벨(로크 상태)일 때, 제3 AND 회로(28)의 출력 신호는 로우 레벨에 있고 제3 카운터(24)의 카운트 인에이블 단자 E는 로우 레벨(카운트 디스에이블 상태)에 있고, 제3 카운터(24)는 귀환 신호의 하강 에지에서 업카운트 동작을 수행하지 않는다. 제1 및 제2 카운터(21, 22) 및 제3 카운터(24)는 턴온시에 초기화로 리셋된다.
본 발명의 제2 실시예에 대해 설명하기로 한다. 도 4는 본 발명의 제2 실시예의 언로크 검출 회로의 구성예를 도시하는 도면이다. 본 발명의 일실시예에서, 제1 카운터(24A), 제2 카운터(22A) 및 제3 카운터(24A)는 미리 정해진 설정값을 카운트하고 일치를 나타내는 상태(예를 들면, 하이 레벨)의 출력 신호(1-비트 신호)를 출력한다. 이러한 구성에서, 도 3에 도시된 제2 비교 회로(232) 및 레지스터(233)는 불필요하다. 제1 카운터(21A), 제2 카운터(22A), 제3 카운터(24A)의 출력 신호와 같이, 카운터값의 상한값(설정값)에 도달할 때 오버플로우 신호가 사용될 수 있다.
제1 AND 회로(26)는 상술한 실시예에서처럼 카운터 리셋 회로로서 기능한다. 제1 카운터(21A)는 값 "NA"만큼 귀환 신호를 카운트할 때, 제1 카운터(21A)의 출력 신호는 하이 레벨에 있고 귀환 신호는 로우 레벨에 있을 때, 출력 신호는 하이 레벨에 있다.
제1 AND 회로(26)의 출력 신호를 리셋 단자 R에 입력하기 위한 제1 및 제2 카운터(21A,22A)는 제1 AND 회로(26)로부터 하이 레벨 출력 신호를 수신하고 리셋된다. 각각의 카운트 값은 0이다. 제1 및 제2 카운터(21A,22A)의 출력 신호는 로우 레벨에 있게 된다. 제1 및 제2 카운터(21A,22A)의 출력 신호가 로우 레벨에 있을 때, 제1 AND 회로(26)의 출력은 로우 레벨에 있다. 제1 및 제2 카운터(21A,22A) 및 제3 카운터(24A)는 턴온시에 초기화로 리셋된다.
제1 및 제2 카운터(21A, 22A)의 출력 신호를 제1 및 제2 입력 단자로 입력하기 위한 제2 AND 회로(27)의 출력 단자는 제3 카운터(24)의 카운트 인에이블 단자 E에 카운트 인에이블 신호로서 연결된다. 제1 및 제2 카운터(21A, 22A)가 하이 레벨일 때, 제2 AND 회로(27)는 제3 카운터(24A)가 카운트 인에이블 상태에 있도록 하이 레벨을 출력한다. 카운트 인에이블 상태의 제3 카운터(24)는 입력된 귀환 신호의 하강 에지에서 업카운트한다. 제3 카운터(24A)는 미리 정해진 값 "C"를 카운트할 때, 제3 카운터(24A)는 하이 레벨 출력 신호를 출력한다. 제3 카운터(24A)의 카운트 인에이블 상태는 제1 카운터(21A)가 귀환 신호를 "NA"만큼 카운트하는 최단 사이클동안에도 한번 있다. 그 주기는 귀환 신호의 하이 레벨에서 로우 레벨로의 하강 타이밍을 포함한다.
제1 카운터(21A)의 출력 신호와 제2 카운터(22A)의 출력 신호를 입력하는 제3 AND 회로(30)에서, 제1 카운터(21A)의 출력 신호 및 제2 카운터(22A)의 출력 신호가 각각 하이 레벨이고 로우 레벨일 때, 하이 레벨 출력 신호는 출력 단자로 출력되어, 이는 제3 카운터(24A)의 리셋 단자 R에 인가된다. 리셋 단자 R이 하이 레벨인 제3 카운터(24A)가 리셋되면 카운트 값은 "0"이고 출력 신호는 로우 레벨에 있다.
판정 회로(25A)는 입력 단자로부터 신호(1,2,4,3)와 같은 귀환 신호(반전), 제3 카운터(24A)의 출력 신호, 제1 카운터(21A)의 출력 신호 및 제2 카운터(22A)의 출력 신호를 입력하고 출력 단자로부터 로크 상태 또는 언로크 상태를 나타내는 신호(도 1의 로크 검출 신호)를 출력한다.
판정 회로(25A)의 기능예에 대해 후술하기로 한다. 제1 카운터(21A)의 출력 신호(4)가 하이 레벨에 있고, 제2 카운터(22A)의 출력 신호(3)가 하이 레벨에 있고, 제3 카운터(24A)의 출력 신호(2)가 하이 레벨에 있을 때, 판정 회로(25A)는 귀환 신호(반전)(1)의 상승(귀환 신호의 하강)에서 로크 상태를 나타내는 값(하이 레벨)을 갖는 신호를 출력 신호를 래치한다.
제1 카운터(21A)의 출력 신호(4)는 하이 레벨에 있고 제2 카운터(22A)의 출력 신호(3)는 로우 레벨에 있을 때, 판정 회로(25A)는 귀환 신호(반전)(1)의 상승(귀환 신호의 하강)에서 언로크 상태를 나타내는 값(로우 레벨)을 갖는 출력 신호를 래치한다.
제1 카운터(21A)의 출력 신호가 로우 레벨에 있을 때(즉, 제1 카운트(21A)의 카운트 값이 값 "NA"와 다를 때), 판정 회로(25A)는 상태를 유지한다(출력 신호는 불변한다).
판정 회로(25A)는 제1 카운터(21A)의 출력 신호(4)가 하이 레벨에 있고(즉, 제1 카운터(21A)의 카운트 값이 "NA"일 때), 제3 카운터(24A)의 출력 신호(2)는 하이 레벨에 있거나, 제3 카운터(24A)의 출력 신호(2)가 로우 레벨에 있을 때, 로크/언로크 상태에 따라서 그 출력 논리값을 갱신한다. 예를 들면, 제3 카운터(24A)의 출력 신호(2)가 하이 레벨이고 제2 카운터(22A)의 출력 신호(3)가 하이 레벨일 때, 언로크 상태는 로크 상태로 천이된다. 제2 카운터(22A)의 출력 신호(3)가 로우 레벨일 때, 이는 언로크 상태로 된다. 이 실시예에서, 로크 상태를 검출한 후에 언로크 상태로 될 때, 귀환 신호의 "NA" 사이클동안의 주기에서 언로크 상태의 신호가 출력된다.
도 5는 도 4의 판정 회로의 구성예를 도시하는 도면이다. 도 5를 참조하면, 판정 회로(25A)는 신호(2,3)를 입력하는 AND 회로(251), AND 회로(251)의 출력 신호 및 신호(4)(반전)를 입력하는 NOR 회로(252), A 및 B 단자로부터 신호(3) 및 D 플립플롭(254)의 반전된 출력 Q를 입력하고 NOR 회로(252)의 출력 신호를 선택 신호 단자 S로 입력하고, 선택 신호 단자 S의 값에 기초하여 A 및 B 단자에 입력된 신호 중의 하나를 선택하여 그 신호를 반전하여 출력하기 위한 선택기(253), 반전 신호를 귀환 신호(반전)(1)의 상승 에지(귀환 신호의 하강 에지)에서 선택기(253)의 출력을 샘플링하여 이를 출력 단자 Q로부터 출력하는 D 플립플롭(254)을 구비한다.
선택기(253)는 선택 신호 단자 S의 값에 기초하여 두 입력중의 하나를 선택하고, 예를 들면 A단자에 연결된 입력 단자를 갖는 제1 3상 반전기, 및 반전기를 통해 B 단자에 연결된 입력 단자를 갖는 제2 3상 반전기를 구비한다. 제1 및 제2 3상 반전기의 출력은 공통으로 연결된다. 선택 신호는 제2 3상 반전기의 출력 인에이블 단자에 입력된다. 선택 신호를 반전기에서 반전시켜 얻은 신호는 제1 3상 반전기의 출력 인에이블 단자에 입력된다. 선택 신호가 로우 레벨이면, 제1 3상 반전기는 출력 인에이블 상태에 있게 되고 제2 3상 반전기는 하이 임피던스 상태에 있게 된다. 선택 신호가 하이 레벨이면, 제2 3상 반전기는 출력 인에이블 상태에 있게 되고 제1 3상 반전기는 하이 임피던스 상태에 있게 된다.
AND 회로(251)는 제3 카운터(24A)의 출력 신호(2)가 로우 레벨에 있고(제3 카운터(24A)의 카운트 값이 설정값 "C"와 일치하지 않을 때) 제2 카운터(22A)의 출력 신호(3)는 하이 레벨일 때, 하이 레벨 신호를 출력한다. 제3 카운터(24A)의 출력 신호(2)가 하이 레벨이거나 제2 카운터(22A)의 출력 신호(3)가 로우 레벨일 때, AND 회로(251)는 또한 로우 레벨 신호를 출력한다.
NOR 회로(252)는 제1 카운터(21A)의 출력 신호(4)가 하이 레벨이고(제1 카운터(21A)는 귀환 신호를 "NA"만큼 카운트한다) AND 회로(251)의 출력 신호가 로우 레벨일 때 하이 레벨 신호를 출력하고 이를 선택기(253)의 선택 신호 단자 S로 공급한다. 이 때, 선택기(253)는 B 단자로 입력된 제2 카운터(22A)의 출력 신호(3)(반전)를 선택하여 출력(반전 출력)한다. 제2 선택기(253)의 B 단자에 입력된 신호는 반전 입력되고 반전 출력된다. 마찬가지로, 이 상태(비반전 상태)의 입력 신호는 D 플립플롭(254)의 데이타 입력 단자 D에 공급된다.
NOR 회로(252)는 제1 카운터(21A)의 출력 신호(4)가 로우 레벨(제1 카운터(21A)가 귀환 신호를 NA만큼 카운트할 때)일 때 로우 레벨 신호를 출력하고 이를 선택기(253)의 선택 신호 단자 S로 공급한다. 이 때, 선택기(253)는 반전된 신호를 출력하기 위해 A 단자를 선택한다. D 플립플롭(254)의 반전된 출력 QB를 반전하여 얻은 신호는 D 플립플롭(254)의 데이타 입력 단자 D로 입력된다. D 플립플롭(254)은 귀환 신호(반전)(1)의 상승(귀환 신호의 하강)에서 데이타 입력 단자 D의 신호를 샘플링하고, 이는 비반전 출력 단자 Q로부터 출력된다. 때문에, D 플립플롭(254)의 출력 단자 Q의 출력 신호(판정 회로(25A)의 출력 신호)의 논리값은변경되지 않는다(유지되기 직전의 상태).
NOR 회로(252)는 AND 회로(251)의 출력 신호가 하이 레벨, 즉 제3 카운터(24A)의 출력 신호(2)가 로우 레벨(제3 카운터(24A)의 카운트 값이 "C"가 될 때)이고 제2 카운터(22A)의 카운트 신호(3)가 하이 레벨(제2 카운터(22A)의 카운트 값이 NA일 때)이면 로우 레벨 신호를 출력하고, 이를 선택기(253)의 선택 신호 단자 S로 인가한다. 이 때, 선택기(253)는 D 플립플롭(254)의 반전 출력 QB를 반전하여 얻은 신호를 D 플립플롭(254)의 데이타 입력 단자 D로 입력하기 위한 A 단자를 선택한다. 이 경우에, D 플립플롭(254)의 출력 신호값은 변하지 않는다.
도 6은 판정 회로(25A)의 동작을 요약하여 그 진리표를 도시하는 도면이다. 도 6에서, 도 5의 회로 동작에 대한 설명을 용이하게 하기 위해서, 제1행에 포함된 신호의 조합이 제4행에 도시되어 있다. 도 6은 로직 "1"로서 도 5의 신호의 하이 레벨을 나타내고, 로직 "0"으로서 도 5의 신호의 로우 레벨을 나타낸다. 도 5 및 6을 참조해서, 본 발명의 제2 실시예의 동작에 대해 설명하기로 한다.
(1) 제1 카운터(21A)의 출력 신호(4)가 로우 레벨 (0)일 때, NOR 회로(252)는 로우 레벨 (0)을 출력하고 선택기(253)는 출력을 위해 A 단자를 선택한다. 선택기(253)는 A 단자에 입력된 D 플립플롭(254)의 반전된 출력 QB의 출력을 선택하여 반전 출력하는데, 이는 D 플립플롭(254)의 데이타 입력 단자 D로 인가된다. D 플립플롭(254)은 선택기(253)의 출력 신호를 귀환 신호(반전)(1)의 상승 에지에서 샘플하여 출력한다. 출력 Q값은 변하지 않는다. D 플립플롭(254)은 상태를 유지한다.
(2) 제2 카운터(22A)의 출력 신호가 로우 레벨 (0)일 때, AND 회로(251)의 출력 신호는 로우 레벨이다. 제1 카운터(22A)의 출력 신호(4)가 하이 레벨 (1)이고 제2 카운터(22A)의 출력 신호(3)가 로우 레벨 (0)일 때, 도 4의 AND 회로(30)는 하이 레벨 신호를 제3 카운터(24A)의 리셋 단자 R로 인가한다. 제3 카운터(24A)는 리셋된다.
제1 카운터(21A)의 출력 신호가 로우 레벨 (1)이고, 제2 카운터(22A)의 출력 신호(3)가 로우 레벨 (0)이고, AND 회로(251)의 출력 신호는 로우 레벨일 때, NOR 회로(252)는 하이 레벨 (1)을 선택기(263)의 선택 신호 단자 S로 출력한다. 선택 신호 단자 S가 하이 레벨인 선택기(253)는 B단자에 입력된 제2 카운터(22A)의 출력 신호(3)(반전)로서 하이 레벨을 선택하고, 이를 반전하여 얻은 신호로서 로우 레벨 (0)을 D 플립플롭(254)의 데이타 입력 단자 D로 출력한다. D 플립플롭(254)은 출력 단자 Q로부터 로우 레벨을 출력하기 위해서 귀환 신호(반전)(1)의 상승 타이밍에서 데이타 입력 단자 D의 신호를 샘플링한다.
(3) 제2 카운터(22A)의 출력 신호(3)가 하이 레벨 (1)이고 제3 카운터(24A)의 출력 신호(2)는 로우 레벨 (0)일 때, AND 회로(251)는 그 출력 신호로서 하이 레벨을 출력한다. 이 때, NOR 회로(252)는 제1 카운터(21A)의 출력 신호(4)의 값에 의하지 않고 로우 레벨을 출력한다. 선택기(253)는 A 단자의 신호를 선택하여 출력한다. 이 때문에, 데이타 입력 단자 D의 신호를 귀환 신호(반전)(1)의 상승 타이밍에 래치하는 D 플립플롭(254)은 상태를 변경하지 않는다.
(4) 제1 카운터(21A)의 출력 신호(4)가 로우 레벨 (0)이고, 제2 카운터(22A)의 출력 신호(3)는 하이 레벨 (1)이며, 제3 카운터(24A)의 출력 신호(2)는 하이 레벨 (1)일 때, 제1 카운터(21A)의 출력 신호(4)를 입력하기 위한 NOR 회로(252)는 로우 레벨을 출력한다. 선택기(253)는 A 단자의 신호를 선택하여 출력한다. 귀환 신호(반전)(1)의 하강 타이밍에 데이타 입력 단자 D의 신호를 래치하기 위한 D 플립플롭(254)은 상태를 변경하지 않는다(상태 유지).
(5) 제1 카운터(21A)의 출력 신호(4)가 하이 레벨 (1)이고, 제2 카운터(22A)의 출력 신호(3)는 하이 레벨 (1)이며, 제3 카운터(24A)의 출력 신호(2)가 하이 레벨 (1)일 때, AND 회로(251)의 출력 신호는 로우 레벨에 있게 되고 NOR 회로(252)는 하이 레벨을 출력한다. 선택기(253)는 A 단자의 신호를 선택하여 출력한다. 선택기(253)는 B 단자에 입력된 제2 카운터(22A)의 하이 레벨 출력 신호를 선택하여 이를 D 플립플롭(254)의 데이타 입력 단자 D에 출력한다. D 플립플롭(254)은 하이 레벨(로크) 출력 신호를 출력하기 위해서 귀환 신호(반전)의 상승 타이밍에 데이타 입력 단자 D의 신호를 샘플링 출력한다.
도 3 및 4의 구성예의 변형예로서, PLL 회로의 출력 신호(기준 신호의 주파수를 N배하여 얻은 주파수)는 입력된 귀환 신호로서 사용된다. 귀환 신호의 주파수는 기준 신호의 N배이다. 귀환 신호를 입력하기 위한 제1 카운터(21A)는 귀환 신호(21A)를 "NA x N"회 카운트할 때, 출력 신호는 하이 레벨로 된다. 제2 카운터(22A)가 기준 신호를 "NA"만큼 카운트하면, 출력 신호는 하이 레벨로 있게 된다. 제3 카운터(24A)는 카운트 인에이블 상태에 있게 되고 제3 카운터(24A)는 귀환 신호의 하강 타이밍에서 업카운트한다. 제3 카운터(24A)가 설정값 "C"를 카운트할 때, 출력 신호는 하이 레벨에 있게 된다.
본 발명은 실시예와 함께 상기에 설명되었다. 본 발명은 실시예의 구성으로 한정되지 않고, 특허청구의범위 내에서 당업자에 의해 실시될 수 있는 다양한 변형예 및 변경예를 포함할 수 있다.
상술한 바와 같이, 본 발명은 귀환 신호 및 기준 신호를 카운트하기 위한 최소한 제1 및 제2 카운터 및 제1 및 제2 카운터에서 설정값의 일치수를 카운트하기 위한 제3 카운터를 구비한다. 로크 검출을 수행하기 위한 비교 판정의 회수는 한번이 아니고 제3 카운터의 설정값만큼의 회수이다. 제1 카운터의 카운트 값이 설정값이고 제2 카운터의 카운트 값이 설정값과 일치하지 않으면, 언로크 상태가 신속하게 검출된다. 언로크 검출 시간이 단축될 수 있다. 로크 상태 및 언로크 상태 각각의 검출 시간은 최적으로 설정될 수 있다.

Claims (24)

  1. 로크(lock) 검출 회로에 있어서,
    출력 신호를 출력하기 위한 발진기와,
    상기 발진기의 상기 출력 신호 또는 상기 출력 신호를 분주기로 분주하여 얻은 신호를 한 입력 단자로부터 귀환 신호로서 입력하고, 다른 입력 단자로부터 기준 신호를 입력하고, 상기 귀환 신호와 상기 기준 신호의 위상을 비교하여 위상 비교 결과를 출력하는 위상 비교기와,
    상기 귀환 신호 및 상기 기준 신호간의 위상차에 해당하는 전압을 생성하기 위해서 상기 위상 비교기로부터 출력된 상기 위상 비교 결과에 기초하여 캐패시터를 충/방전하는 차지 펌프(charge pump)와,
    상기 위상차에 해당하는 상기 전압을 평탄화하는 필터를 포함하고,
    상기 필터의 출력에 기초하여 상기 발진기가 발진 주파수를 변경하는 위상 동기 루프(PLL)의 위상 로크가 검출되며,
    상기 위상 비교기의 상기 한 입력 단자로 입력된 상기 귀환 신호를 입력하고 카운트하기 위한 제1 카운터와,
    상기 위상 비교기의 상기 다른 한 입력 단자로 입력된 상기 기준 신호를 입력하고 카운트하기 위한 제2 카운터와,
    상기 제1 카운터의 카운트 값이 미리 정해진 제1 값과 일치하고 상기 제2 카운터의 카운트 값이 상기 미리 정해진 제1 값과 일치할 때 카운트 동작을 수행하기위한 제3 카운터와,
    상기 제3 카운터의 카운트 값이 미리 정해진 제2 값과 일치할 때 로크 상태를 나타내는 신호를 출력하기 위한 판정 회로
    를 더 포함하는 로크 검출 회로.
  2. 제1항에 있어서, 상기 제1 카운터의 카운트 값이 미리 정해진 제1값과 일치하고 상기 제2 카운터의 카운트 값이 상기 제1 값과 일치할 때, 일치를 나타내는 상태의 신호를 출력하기 위한 비교 회로를 더 포함하고,
    상기 제3 카운터는 상기 제3 카운터로부터 입력된 상기 귀환 신호를 카운트하기 위해 카운트 동작을 제어하기 위한 신호로서 상기 비교 회로로부터 출력된 상기 신호를 입력하고, 상기 비교 회로로부터 출력된 상기 신호가 상기 일치를 나타내는 상태에 있을 때 카운트 인에이블 상태에 있게 되는 로크 검출 회로.
  3. 제1항 또는 제2항에 있어서, 상기 판정 회로는 상기 제1 카운터가 상기 제1값만큼 상기 귀환 신호를 카운트하는 시간을 최소 단위로서 사용하여 출력된 신호의 상태를 갱신 또는 유지하기 위한 제어를 수행하는 로크 검출 회로.
  4. 제1항 또는 2항에 있어서, 상기 비교 회로에서, 상기 제1 카운터의 카운트 값이 상기 제1값과 일치하고 상기 제2 카운터의 카운트 값이 상기 제1값과 다른 값일 때, 상기 판정 회로는 언로크 상태를 나타내는 신호를 출력하는 로크 검출 회로.
  5. 제2항에 있어서, 상기 제1 카운터의 카운트 값은 상기 제1 값과 일치하고 상기 제2 카운터의 카운트 값은 상기 제1 값과 일치하지 않을 때, 상기 비교 회로는 상기 제3 카운터를 리셋하고, 상기 제3 카운터의 카운트 값이 리셋될 때, 상기 판정 회로는 언로크 상태를 나타내는 신호를 출력하는 로크 검출 회로.
  6. 제1항 또는 제2항에 있어서, 상기 판정 회로로부터 출력된 상기 신호가 로크 상태를 나타낼 때, 최소한, 상기 제1 카운터가 상기 제1 신호를 상기 제1 값만큼 카운트하는 동안, 상기 제3 카운터는 카운트 동작을 수행하지 않고 상기 제2 값과 일치하는 카운트 값을 유지하는 로크 검출 회로.
  7. 로크 검출 회로에 있어서,
    출력 신호를 출력하기 위한 발진기와,
    상기 발진기의 상기 출력 신호 또는 분주기로 상기 출력 신호를 분주하여 얻은 신호를 한 입력 단자로부터 귀환 신호로서 입력하고, 다른 한 입력 단자로부터는 기준 신호를 입력하고, 상기 귀환 신호와 상기 기준 신호의 위상을 비교하여 위상 비교 결과를 출력하기 위한 위상 비교기와,
    상기 귀환 신호 및 상기 기준 신호간의 위상차에 해당하는 전압을 생성하기 위해서 상기 위상 비교기로부터 출력된 상기 위상 비교 결과에 기초하여 캐패시터를 충/방전하는 차지 펌프와,
    상기 위상차에 해당하는 상기 전압을 평탄화하는 필터를 포함하고,
    상기 필터의 출력에 기초하여 상기 발진기가 발진 주파수를 변경하는 PLL 회로의 위상 로크가 검출되며,
    상기 로크 검출 회로는,
    상기 위상 비교기의 상기 한 입력 단자로 입력된 상기 귀환 신호를 입력하고 카운트하며 리셋 기능을 구비한 제1 카운터와,
    상기 위상 비교기의 상기 다른 한 입력 단자로 입력된 상기 기준 신호를 입력하고 카운트하며 리셋 기능을 구비한 제2 카운터와,
    상기 제1 카운터의 카운트 값을 입력하고 상기 카운트 값이 미리 정해진 제1 값과 일치할 때 일치를 나타내는 상태의 출력 신호를 출력하기 위한 제1 비교 회로와,
    상기 제2 카운터의 카운트 값을 입력하고 상기 카운트 값이 상기 제1 값과 일치할 때 일치를 나타내는 상태의 출력 신호를 출력하기 위한 제2 비교 회로와,
    상기 제1 카운터가 상기 귀환 신호를 상기 제1 값만큼 카운트하고 상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있게 된 다음에 상기 제1 카운터가 상기 귀환 신호를 카운트하기 전에 미리 정해진 타이밍에 상기 제1 및 제2 카운터를 리셋하기 위한 리셋 신호를 생성하기 위한 제1 리셋 회로와,
    각각 상기 제1 및 제2 비교 회로로부터 출력된 출력 신호를 입력하고, 이 출력 신호들이 모두 상기 일치를 나타내는 상태에 있을 때 제1 논리 상태의 출력 신호를 출력하는 제1 논리 회로와,
    판정 신호 및 상기 제1 논리 회로의 출력 신호를 입력하고, 상기 판정 신호가 언로크 상태를 나타내고 상기 제1 논리 회로의 출력 신호가 제1 논리 상태에 있을 때 상기 제1 논리 상태의 출력 신호를 출력하기 위한 제2 논리 회로와,
    카운트 인에이블 단자로 상기 제2 논리 회로의 출력 신호를 입력하고, 상기 제2 논리 회로의 출력 신호가 제1 논리 상태에 있을 때, 입력된 귀환 신호를 카운트하기 위해 카운트 인에이블 상태에 있게 되며 리셋 기능을 구비한 제3 카운터와,
    상기 제3 카운터의 카운트 값을 입력하고 상기 카운트 값이 미리 정해진 제2 값과 일치할 때 로크 상태를 나타내는 상태에 있는 상기 판정 신호를 출력하기 위한 판정 회로와,
    상기 제1 비교 회로의 출력 신호가 일치를 나타내는 상태에 있고 상기 제2 비교 회로의 출력 신호가 비일치를 나타내는 상태에 있을 때, 상기 제3 카운터를 리셋하기 위한 신호를 출력하기 위한 제2 리셋 회로
    를 더 포함하는 로크 검출 회로.
  8. 로크 검출 회로에 있어서,
    출력 신호를 출력하기 위한 발진기와,
    상기 발진기의 상기 출력 신호 또는 분주기로 상기 출력 신호를 분주하여 얻은 신호를 한 입력 단자로부터 귀환 신호로서 입력하고, 다른 한 입력 단자로부터는 기준 신호를 입력하고, 두 신호의 위상을 비교하여 위상 비교 결과를 출력하기위한 위상 비교기와,
    상기 귀환 신호 및 상기 기준 신호간의 위상차에 해당하는 전압을 생성하기 위해서 상기 위상 비교기로부터 출력된 상기 위상 비교 결과에 기초하여 캐패시터를 충/방전하는 차지 펌프와,
    상기 위상차에 해당하는 상기 전압을 평탄화하는 필터를 구비하고,
    상기 필터의 출력에 기초하여 상기 발진기가 발진 주파수를 변경하는 PLL 회로의 위상 로크가 검출되며,
    상기 로크 검출 회로는,
    상기 위상 비교기의 상기 한 입력 단자로 입력된 상기 귀환 신호를 입력하고 카운트하며, 상기 귀환 신호가 미리 정해진 제1 값만큼 카운트될 때, 일치를 나타내는 상태에 있는 출력 신호를 출력하며 리셋 기능을 구비한 제1 카운터와,
    상기 위상 비교기의 상기 다른 한 입력 단자로 입력된 상기 기준 신호를 입력하고 카운트하며, 상기 기준 신호가 미리 정해진 제1 값만큼 카운트될 때, 일치를 나타내는 상태에 있는 출력 신호를 출력하며 리셋 기능을 구비한 제2 카운터와,
    상기 제1 카운터가 상기 귀환 신호를 상기 제1 값만큼 카운트하고 상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있게 된 다음에 상기 제1 카운터가 상기 귀환 신호를 카운트하기 전에 미리 정해진 타이밍에 상기 제1 및 제2 카운터를 리셋하기 위한 신호를 생성하기 위한 제1 리셋 회로와,
    상기 제1 및 제2 카운터의 출력 신호를 입력하고 두 출력 신호가 모두 상기 일치를 나타내는 상태에 있을 때 제1 논리 상태의 신호를 출력하는 제1 논리 회로와,
    카운트 인에이블 단자로 상기 제1 논리 회로로부터 출력 신호를 입력하며, 상기 제1 논리 회로로부터의 상기 출력 신호가 제1 논리 상태에 있을 때 상기 귀환 신호를 수신하여 카운트하기 위한 카운트 인에이블 상태에 있게 되며, 미리 정해진 제2 값까지 카운트할 때 일치를 나타내는 상태의 신호를 출력하며 리셋 기능을 구비한 제3 카운터와,
    상기 귀환 신호 및 상기 제1 내지 제3 카운터의 출력 신호를 입력하고, 상기 제1 내지 제3 카운터의 출력 신호가 모두 상기 일치를 나타내는 상태에 있을 때, 로크를 나타내는 논리 상태에 있는 판정 신호를 출력하고, 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있고 상기 제2 카운터의 출력 신호가 비일치를 나타내는 상태에 있을 때, 언로크 상태를 나타내는 판정 신호를 출력하는 판정 회로와,
    상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있고 상기 제2 카운터의 출력 신호가 비일치를 나타내는 상태에 있을 때, 상기 제3 카운트를 리셋하기 위한 신호를 출력하기 위한 제2 리셋 회로
    를 더 포함하는 로크 검출 회로.
  9. 제8항에 있어서, 상기 판정 회로는 상기 제1 카운터의 출력 신호가 비일치를 나타내는 상태에 있을 때 상기 판정 신호의 상태를 유지하고, 상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있게될 때마다 상기 제3 카운터의 출력신호가 상기 일치를 나타내는 상태에 있거나 상기 제2 카운터의 출력 신호가 상기 비일치를 나타내는 상태에 있을 때, 상기 판정 신호의 값을 갱신하는 수단을 구비하는 로크 검출 회로.
  10. 제8항에 있어서, 상기 판정 회로는 상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있게 되고 상기 제3 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있고, 상기 제2 카운터의 카운트 신호가 상기 일치를 나타내는 상태에 있을 때, 상기 판정 신호가 언로크 상태로부터 로크 상태로 상기 귀환 신호의 천이에 의해 천이를 일으키게 하고, 상기 제1 카운터의 출력 신호가 상기 일치를 나타내는 상태에 있게 되고 상기 제2 카운터의 출력 신호가 비일치를 나타내는 상태에 있을 때 상기 판정 신호가 상기 귀환 신호의 천이에 의해 언로크 상태에 있게 하는 수단을 구비하는 로크 검출 회로.
  11. 제1항, 제2항, 제5항, 제7항, 제8항, 제9항 또는 제10항 중 어느 한 항에 있어서,
    상기 제1 카운터는 상기 귀환 신호의 상승 에지와 하강 에지 중의 어느 하나에서 카운트 동작을 수행하고,
    상기 제3 카운터는 상기 귀환 신호의 상승 에지와 하강 에지의 다른 하나에서 카운트 동작을 수행하는 로크 검출 회로.
  12. 제8항에 있어서, 상기 판정 회로는
    적어도 제1 입력 단자, 제2 입력 단자 및 하나의 출력 단자를 갖는 논리 회로를 구비하고, 상기 제3 카운터의 출력 신호 및 상기 제2 카운터의 출력 신호는 상기 제1 입력 단자 및 상기 제2 입력 단자로부터 각각 입력되고, 상기 제3 카운터의 출력 신호가 제1 논리 상태에 있거나 상기 제2 카운터의 출력 신호가 제2 논리 상태에 있을 때 상기 출력 단자로부터 제2 논리 상태의 신호가 출력되고, 상기 제3 카운터의 출력 신호가 제2 논리 상태에 있고 상기 제2 카운터의 출력 신호가 제1 논리 상태에 있을 때 상기 출력 단자로부터 제1 논리 상태의 신호가 출력되는 제1 제어 회로와,
    적어도 제1 입력 단자, 제2 입력 단자 및 한 출력 단자를 갖는 논리 회로를 구비하고, 상기 제1 카운터의 출력 신호 및 상기 제1 제어 회로의 출력 신호는 상기 제1 입력 단자 및 상기 제2 입력 단자로부터 각각 입력되고, 상기 제1 카운터의 출력 신호가 제1 논리 상태에 있고 상기 제1 제어 회로의 출력 신호가 제2 논리 상태에 있을 때 상기 출력 단자로부터 제1 논리 상태의 신호가 출력되는 제2 제어 회로와,
    적어도 제1 입력 단자, 제2 입력 단자, 선택 신호 입력 단자 및 한 출력 단자를 구비하고, 상기 제2 제어 회로의 출력 신호가 선택 신호로서 상기 선택 입력 단자로 입력되고 상기 제1 입력 단자 및 제2 입력 단자에 각각 입력된 신호 중의 하나는 상기 출력 단자로부터 출력되도록 선택되는 선택기와,
    상기 선택기의 상기 출력 신호를 데이타 입력 단자로 입력하고, 클럭 입력단자로 입력된 상기 귀환 신호에 의해 상기 데이타 입력 단자의 신호를 래치하여 출력하는 래치 회로를 포함하고,
    상기 래치 회로의 출력은 상기 선택기의 상기 제1 입력 단자로 귀환 입력되고,
    상기 제2 카운터의 출력 신호는 상기 선택기의 상기 제2 입력 단자로 입력되고,
    상기 선택기는 상기 입력된 선택 신호가 제2 논리 상태에 있을 때 상기 선택기의 상기 제1 입력 단자의 신호를 선택하여 출력하고, 상기 선택 신호가 제1 논리 상태에 있을 때 상기 선택기의 상기 제2 입력 단자의 신호를 선택하여 출력하는 로크 검출 회로.
  13. 제12항에 있어서,
    상기 제1 카운터는 상기 귀환 신호의 상승 에지와 하강 에지 중의 하나에서 카운트 동작을 수행하고,
    상기 제3 카운터는 자신이 카운트 인에이블 상태에 있을 때 상기 귀환 신호의 상승 에지와 하강 에지 중의 다른 하나에서 카운트 동작을 수행하며,
    상기 래치 회로는 상기 귀환 회로의 상승 에지와 하강 에지 중의 상기 다른 하나에서 상기 데이타 입력 단자의 신호를 래치하는 로크 검출 회로.
  14. 입력 신호의 주파수 또는 그 주파수의 미리 정해진 배수의 주파수를 갖는 출력 신호를 생성하는 PLL 회로의 위상 로크가 검출되는 로크 검출 회로에 있어서,
    최소한 제1 및 제2 입력 단자 및 출력 단자 - 분주값 1 또는 N(N은 상기 미리 정해진 배수에 의해 정의된 2이상의 수)에 의해 상기 PLL 회로의 상기 출력 신호를 분주하여 얻은 신호 및 상기 PLL 회로의 상기 입력 신호는 상기 제1 입력 단자 및 상기 제2 입력 단자로부터 제1 신호 및 제2 신호로서 입력됨 - 와,
    상기 제1 신호를 카운트하기 위한 제1 카운터와,
    상기 제2 신호를 카운트하기 위한 제2 카운터와,
    상기 제1 카운터가 상기 제1 신호를 미리 정해진 제1 값만큼 카운트할 때 상기 제2 카운터가 상기 제2 신호를 미리 정해진 제2 값만큼 카운트하는 이벤트의 발생을 검출하기 위한 회로를 포함하고,
    상기 제1 값 및 상기 분주값으로부터 정의된 상기 제2 값과,
    상기 이벤트의 발생을 카운트하기 위한 제3 카운터와,
    상기 제3 카운터가 상기 이벤트의 발생을 미리 정해진 제3 값만큼 카운트할 때 상기 출력 단자로부터 로크 상태를 나타내는 신호를 출력하기 위한 판정 회로를 더 포함하며,
    상기 판정 회로는 상기 제1 카운터가 상기 제1 신호를 상기 제1 값만큼 카운트하고 상기 제2 카운터가 상기 제2 값과 다른 값만큼 상기 제2 신호를 카운트할 때, 상기 출력 단자로부터 언로크 상태를 나타내는 신호를 출력하는 로크 검출 회로.
  15. 로크 검출 회로에 있어서,
    비교 결과를 출력하기 위해 출력 신호에 기초하여 기준 신호와 귀환 신호간의 위상을 비교하기 위한 위상 비교 회로와,
    상기 비교 결과에 기초하여 상기 출력 신호의 발진 주파수를 변경하기 위한 발진 회로와,
    상기 귀환 신호와 상기 기준 신호의 주파수의 일치가 미리 정해진 시간동안 유지되는 것을 검출하여 로크 상태를 활성화시키는 판정 회로
    를 포함하는 로크 검출 회로.
  16. 제15항에 있어서, 상기 검출 회로는 상기 귀환 신호의 주파수 및 상기 기준 신호의 주파수가 서로 일치하지 않을 때 로크 신호를 비활성화시키는 로크 검출 회로.
  17. 제15항에 있어서, 상기 검출 회로는 제1 시간동안 상기 귀환 신호의 주파수와 상기 기준 신호의 주파수가 서로 일치하는 것을 검출하고 상기 일치가 상기 미리 정해진 시간동안 유지되는 것을 검출하여 로크 상태를 활성화시키는 로크 검출 회로.
  18. 제15항에 있어서, 상기 검출 회로는 상기 귀환 신호에 기초하여 카운트 동작을 수행하기 위한 제1 카운터와, 상기 기준 신호에 기초하여 카운트 동작을 수행하기 위한 제2 카운터와, 상기 제1 카운터의 카운트 값이 제1 값이고 상기 제2 카운터의 카운트 값이 상기 제2 값일 때 상기 귀환 신호에 응답하여 카운트 동작을 수행하는 제3 카운터와, 상기 제3 카운터의 카운트 값이 제2 값이 될 때 로크 검출 신호를 활성화시키기 위한 판정 회로를 구비하는 로크 검출 회로.
  19. 제18항에 있어서, 상기 제3 카운터의 카운트 값은 상기 제1 카운터의 카운트 값이 상기 제1값이고 상기 제2 카운터의 카운트 값이 상기 제1 카운트가 아닐 때 리셋되는 로크 검출 회로.
  20. 제18항에 있어서, 상기 제1 카운터는 자신의 카운트 값이 상기 제1 값일 때 제1 카운터 출력 신호를 활성화시키고 상기 제2 카운터는 자신의 카운트 값이 상기 제1 값일 때 제2 카운트 출력 신호를 활성화시키는 로크 검출 회로.
  21. 제18항에 있어서, 상기 제1 카운터 출력 신호가 활성화될 때 상기 제1 및 제2 카운터를 리셋하기 위한 리셋 회로를 더 포함하는 로크 검출 회로.
  22. 제21항에 있어서, 상기 리셋 회로는 상기 제1 카운터 출력 신호가 귀환 신호에 응답하여 활성화될 때 상기 제1 및 제2 카운터를 리셋하는 로크 검출 회로.
  23. 제18항에 있어서, 상기 검출 회로는 상기 제3 카운터의 카운트 값이 제2 값이 아닐 때 로크 검출 신호를 비활성화시키는 로크 검출 회로.
  24. 제15항에 있어서, 상기 검출 회로는 상기 귀환 신호의 주파수와 상기 기준 신호의 주파수가 제1 시간동안 서로 일치하는 것을 검출하고, 상기 일치가 상기 미리 정해진 시간동안 유지되는 것을 검출하여 로크 신호를 활성화시키고, 상기 귀환 신호의 주파수와 상기 기준 신호의 주파수가 서로 일치하지 않는 것을 검출하여 로크 신호를 비활성화시키는 로크 검출 회로.
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