JP3279812B2 - Ｐｌｌ制御回路の暴走監視回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）制御回路の暴走を止める回路
に関するものである。

【０００２】

【従来の技術】一般に、ＰＬＬ制御回路は通信用に周波
数の位相同期を目的として広く用いられ、最近では高速
クロック管理を目的として用いられることもある。

【０００３】図１９は従来のＰＬＬ制御回路を示す構成
図である。この図１９において、２は位相比較器、３は
ループフィルタ、４は電圧制御発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｏｒｏｌ ｏｓｉｌｌａｔｏｒ；図中には符
号ＶＣＯを付してある）、１２ａは外部からの基準信号
としての外部基準クロック信号を入力するための入力端
子、１２ｂは同期信号としての内部クロック信号を出力
するための出力端子である。

【０００４】次に、上記従来の動作について説明する。
位相比較器２が入力端子１２ａから入力された外部基準
クロック信号と電圧制御発振器４からフィードバックさ
れた内部クロック信号との差に応じた出力をループフィ
ルタ３を介して電圧制御発振器４に供給し、電圧制御発
振器４がループフィルタ３から入力された周波数の位相
差を０とする位相を以て内部クロック信号を発振して出
力端子１２ｂに出力する。

【０００５】

【発明が解決しようとする課題】上記従来のＰＬＬ制御
回路は、上記のように構成され、位相比較器２の改良な
らびにループフィルタ３によるプルインレンジ（電圧制
御発振器４の周波数の位相を外部基準クロック信号の周
波数の位相に近づける際の許容範囲）を拡大したり、プ
ルイン（電圧制御発振器４の周波数の位相を外部基準ク
ロック信号の周波数の位相に近づけること）に要する時
間を短縮するなどの改善がされてきた。しかし、外来ノ
イズの到来や電源電圧の急激な変動などにより、ＰＬＬ
制御回路の周波数の位相同期作用がはずれ、プルインも
不可となり、ＰＬＬ制御回路が暴走することがある。Ｐ
ＬＬ制御回路が暴走した場合、当然のことながら、この
ＰＬＬ制御回路を内蔵する半導体集積回路あるいは複写
機のようなシステムは、異常動作に至る。したがって、
このＰＬＬ制御回路の暴走を検出するか、暴走を止める
べき暴走監視回路が必要とされていた。

【０００６】このような必要性から、例えば特開平３−
１６４４２号公報に示されたように外部の基準クロック
信号と内部クロックとの比較を行うことによってクロッ
ク異常を検出する方式が知られているが、この方式では
基準クロック信号のカウント値と内部クロック信号のカ
ウント値との比較による不一致にもとづき、ＰＬＬ制御
回路中の電圧制御発振器の発振動作を停止したり、上記
不一致信号によって異常検出装置を構成する回路を一時
的にリセットして装置全体の同期を自動的に取って自己
復旧することはできないという問題が内在する。また、
特開平４−１４８４０５号公報に示されたようにクロッ
ク異常時に低周波のクロックを回路に供給する制御方式
が知られているが、この方式ではＰＬＬ制御回路を自動
的に自己復旧させることができないという問題が内在す
る。

【０００７】この発明は上記課題を解決するためになさ
れたもので、第１の目的はＰＬＬ制御回路のループフィ
ルタによる許容範囲を逸脱する暴走を自己検出すること
であり、第２の目的は上記暴走の自己検出後においてＰ
ＬＬ制御回路を自己復旧することであり、第３の目的は
突発的に発生した暴走の誤検出を未然に防止することで
ある。

【０００８】

【課題を解決するための手段】請求項１に記載された第
１の発明に係るＰＬＬ制御回路の暴走監視回路は、カウ
ンタリセット回路と第１クロックカウンタ回路と第２ク
ロックカウンタ回路と比較回路とモニタ回路と第１リセ
ット回路と第２リセット回路とを備え、カウンタリセッ
ト回路が一定周期のクロック信号をカウントし、このカ
ウント値が所定値に達したとき、カウンタリセット回路
がリセット信号を発生し、このリセット信号によって第
１クロックカウンタ回路がリセットされ、この第１クロ
ックカウンタ回路がＰＬＬ制御回路の位相比較器に入力
される外部基準クロック信号をカウントする一方、上記
カウンタリセット回路からのリセット信号によって第２
クロックカウンタ回路がリセットされ、この第２クロッ
クカウンタ回路がＰＬＬ制御回路の電位制御発振器から
位相比較器側にフィードバックされる内部クロック信号
をカウントし、比較回路が第１クロックカウンタ回路か
らの基準クロック信号のカウント値と第２クロックカウ
ンタ回路からの内部クロック信号のカウンと値とを比較
して両カウント値の一致および不一致信号を出力し、モ
ニタ回路が比較回路の結果出力をカウンタリセット回路
からのリセット信号によってラッチし出力し、第１リセ
ット回路がモニタ回路からの不一致信号によってＰＬＬ
制御回路の電圧制御発振器を停止するためのリセット信
号を発生し、第２リセット回路がモニタ回路からの不一
致信号によってカウンタリセット回路と第１クロックカ
ウンタ回路と第２クロックカウンタ回路およびモニタ回
路をリセットするためのリセット信号を発生する構成と
したものである。

【０００９】請求項２に記載された第２の発明に係るＰ
ＬＬ制御回路の暴走監視回路は、第１の発明におけるカ
ウンタリセット回路が任意の所定値が設定可能なレジス
タに構成されたものである。

【００１０】請求項３に記載された第３の発明に係るＰ
ＬＬ制御回路の暴走監視回路は、第１の発明におけるモ
ニタ回路がカウンタリセット回路からのリセット信号に
よって奇数ビットをラッチおよびシフトしそのシフトさ
れた奇数ビットにおける各ビットの出力電位のうちで数
の多い内容のものに対応した信号を出力するシフトレジ
スタに構成されたものである。

【００１１】請求項４に記載された第４の発明に係るＰ
ＬＬ制御回路の暴走監視回路は、第１の発明における比
較回路が第１クロックカウンタ回路のカウント値と第２
クロックカウンタ回路のカウント値とを比較する際に、
最上位ビットからの任意数までのビットを比較対象とし
て設定するレジスタに構成されたものである。

【００１２】

【作用】第１の発明のＰＬＬ制御回路の暴走監視回路
は、ＰＬＬ制御回路がループフィルタによる電圧制御発
振器から発振された周波数の位相と外部基準クロック信
号の周波数の位相との位相差に対する許容範囲を逸脱し
た暴走を起こした場合には、基準クロック信号のカウン
ト値と内部クロック信号のカウント値との比較による不
一致にもとづき、電圧制御発振器の発振動作が自動停止
する一方、上記不一致信号によってカウンタリセット回
路と第１クロックカウンタ回路と第２クロックカウンタ
回路およびモニタ回路などを一時的にリセットし、その
後、装置全体の同期が自動的に取れる。

【００１３】第２の発明のＰＬＬ制御回路の暴走監視回
路は、カウンタリセット回路のリセット周期が設定可能
である。

【００１４】第３の発明のＰＬＬ制御回路の暴走監視回
路は、基準クロック信号のカウント値と内部クロック信
号のカウント値との比較比較において、シフトされた奇
数ビットにおける各ビットの出力電位のうちで数の多い
内容のものに対応した信号を出力するという多数決原理
を採用する。

【００１５】第４の発明のＰＬＬ制御回路の暴走監視回
路は、基準クロック信号のカウント値と内部クロック信
号のカウント値との比較比較において、最上位ビットか
らの任意数までのビットを比較対象とする。

【００１６】

【実施例】以下、この発明の各実施例を図１乃至図１８
を用い、従来例と同一部分に同一符号を付して説明す
る。 実施例１（請求項１に対応）．図１はこの発明の実施例
１としてのＰＬＬ制御回路の暴走監視回路を示す構成
図、図２は実施例１の第１・第２クロックカウンタ回路
を示す回路図、図３は実施例１の比較回路を示す回路
図、図４は実施例１のモニタ回路を示す回路図、図５は
実施例１のカウンタリセット回路を示す回路図、図６は
実施例１の第１リセット回路を示す回路図、図７は実施
例１の第２リセット回路を示す回路図、図８は実施例１
の電圧制御発振器を示す回路図、図９は実施例１におけ
る図１の各部での動作波形を示す図である。

【００１７】図１において、ＰＬＬ制御回路１は入力端
子１２ａと位相比較器２とループフィルタ３と電圧制御
発振器４と出力端子１２ｂとを備え、位相比較器２が入
力端子１２ａから入力された外部基準クロック信号の周
波数の位相と電圧制御発振器４からフィードバックされ
た内部クロック信号の周波数の位相との位相差に応じた
出力をループフィルタ３を介して電圧制御発振器４に供
給し、電圧制御発振器４がループフィルタ３から入力さ
れた周波数の位相差を０とするための位相を以て同期信
号としての内部クロック信号を発振して出力端子１２ｂ
に出力する。このＰＬＬ制御回路１の暴走を検出して止
める暴走監視回路は、大まかには、第１クロックカウン
タ回路５、第２クロックカウンタ回路６、比較回路７、
モニタ回路８、カウンタリセット回路９、第１リセット
回路１０および第２リセット回路１１を備える。

【００１８】第１クロックカウンタ回路５の入力端子と
してのＴＩ端子は入力端子１２ａに接続され、第１クロ
ックカウンタ回路５の上記とは別の入力端子としてのＣ
ＣＲＩ端子はカウンタリセット回路９の出力端子として
のＣＲＯ端子に接続され、第１クロックカウンタ回路５
の上記とは別のもう１つの入力端子としてのＣＲ１Ｉ端
子は第２リセット回路１１の出力端子としてのＲ２Ｏ端
子に接続され、第１クロックカウンタ回路５の出力端子
としてのＣ１Ｏ端子は比較回路７の１つの入力端子とし
てのＣＭＰ１Ｉ端子に接続されている。この第１クロッ
クカウンタ回路５はＴＩ端子に入力端子１２ａから入力
された外部基準クロック信号をカウントし、このカウン
タ値は比較回路７に入力されるとともにカウンタリセッ
ト回路９からのリセット信号および第２リセット回路１
１からのリセット信号の入力によってリセットされた
後、第１クロックカウンタ回路５は再び外部基準クロッ
ク信号のカウントを開始する。具体的には、この第１ク
ロックカウンタ回路５は、図２に示すように、ノアゲー
トＮ１、インバータゲートＩ１、アンドゲートＡ１乃至
Ａ６、イクスクルーシブオアゲートＥ１乃至Ｅ３、およ
びＤフリップフロップＦ１乃至Ｆ４を備えた４ビットの
カウンタに構成され、ＤフリップフロップＦ１乃至Ｆ４
における第１クロックカウンタ回路５のＴＩ端子を構成
するＴ端子に入力される外部基準クロック信号によりカ
ウントアップし、このカウントアップしたカウント値は
Ｑ１乃至Ｑ４で示す４ビットの出力信号をＣ１Ｏ端子か
ら出力する一方、ノアゲートＮ１における第１クロック
カウンタ回路５のＣＣＲＩ端子を構成する１つの禁止入
力にカウンタリセット回路９からのリセット信号が入力
するとともにナンドゲートＮ１の第１クロックカウンタ
回路５のＣＲ１Ｉ端子を構成するもう１つの禁止入力に
第２リセット回路１１からのリセットが入力することに
よって上記カウント値がリセットされる。

【００１９】再び、図１において、第２クロックカウン
タ回路６の入力端子としてのＴＩ端子はＰＬＬ制御回路
１の電圧制御発振器５から位相比較器２へのフィードバ
ック経路に接続され、第２クロックカウンタ回路６の上
記とは別の入力端子としてのＣＣＲＩ端子はカウンタリ
セット回路９の出力端子としてのＣＲＯ端子に接続さ
れ、第２クロックカウンタ回路６の上記とは別のもう１
つの入力端子としてのＣＲ２Ｉ端子は第２リセット回路
１１の出力端子としてのＲ２Ｏ端子に接続され、第２ク
ロックカウンタ回路６の出力端子としてのＣ２Ｏ端子は
比較回路７の上記とは別の１つの入力端子としてのＣＭ
Ｐ２Ｉ端子に接続されている。この第２クロックカウン
タ回路６はＴＩ端子にＰＬＬ制御回路１から入力された
内部クロック信号をカウントし、このカウンタ値は比較
回路７に入力されるとともにカウンタリセット回路９か
らのリセット信号および第２リセット回路１１からのリ
セット信号の入力によってリセットされた後、第２クロ
ックカウンタ回路６は再び内部クロック信号のカウント
を開始する。具体的には、この第２クロックカウンタ回
路６は、上記第１クロックカウンタ回路５と同様に図２
に示すように、ノアゲートＮ１、インバータゲートＩ
１、アンドゲートＡ１乃至Ａ６、イクスクルーシブオア
ゲートＥ１乃至Ｅ３、およびＤフリップフロップＦ１乃
至Ｆ４を備えた４ビットのカウンタに構成され、Ｄフリ
ップフロップＦ１乃至Ｆ４における第２クロックカウン
タ回路６のＴＩ端子を構成するＴ端子に入力される内部
クロック信号によりカウントアップし、このカウントア
ップしたカウント値はＱ１乃至Ｑ４で示す４ビットの出
力信号をＣ２Ｏ端子から出力する一方、ノアゲートＮ１
における第２クロックカウンタ回路６のＣＣＲＩ端子を
構成する１つの禁止入力にカウンタリセット回路９から
のリセット信号が入力するとともにナンドゲートＮ１の
第２クロックカウンタ回路６のＣＲ２Ｉ端子を構成する
もう１つの禁止入力に第２リセット回路１１からのリセ
ットが入力することによって上記カウント値がリセット
される。

【００２０】再び、図１において、比較回路７は、比較
回路７のＣＲ１Ｉ端子およびＣＲ２Ｉ端子から入力され
た第１クロックカウンタ回路５からの外部基準クロック
信号にもとづくカウント値と第２クロックカウンタ回路
６からの内部クロック信号にもとづくカウント値とを比
較し、両カウント値の一致および不一致の比較結果を比
較回路７の出力端子としてのＣＭＰＯ端子からモニタ回
路８の１つの入力端子としてのＭＣＩ端子に出力する。
具体的には、この比較回路７は、図３に示すように、イ
クスクルーシブオアゲートＥ４乃至Ｅ７、ノアゲートＮ
２、インバータゲートＩ２を備えたマグニチュードコン
パレータに構成され、イクスクルーシブオアゲートＥ４
は第１・第２クロックカウンタ回路５，６からの出力信
号を入力する入力端子としてのＣＭＰ１Ｉ端子およびＣ
ＭＰ２Ｉ端子それぞれを構成するＣＭＰ１Ｉ（０）端子
およびＣＭＰ２Ｉ（０）端子を有し、イクスクルーシブ
オアゲートＥ５は第１・第２クロックカウンタ回路５，
６からの出力信号を入力する入力端子としてのＣＭＰ１
Ｉ端子およびＣＭＰ２Ｉ端子それぞれを構成するＣＭＰ
１Ｉ（１）端子およびＣＭＰ２Ｉ（１）端子を有し、イ
クスクルーシブオアゲートＥ６は第１・第２クロックカ
ウンタ回路５，６からの出力信号を入力する入力端子と
してのＣＭＰ１Ｉ端子およびＣＭＰ２Ｉ端子それぞれを
構成するＣＭＰ１Ｉ（２）端子およびＣＭＰ２Ｉ（２）
端子を有し、イクスクルーシブオアゲートＥ７は第１・
第２クロックカウンタ回路５，６からの出力信号を入力
する入力端子としてのＣＭＰ１Ｉ端子およびＣＭＰ２Ｉ
端子それぞれを構成するＣＭＰ１Ｉ（３）端子およびＣ
ＭＰ２Ｉ（３）端子を有し、これらイクスクルーシブオ
アゲートＥ４乃至Ｅ７は第１・第２クロックカウンタ回
路５，６からの出力信号が一致したときに低電位として
のＬレベルをノアゲートＮ２に出力し、このノアゲート
Ｎ２がイクスクルーシブオアゲートＥ４乃至Ｅ７すべて
がＬレベルを出力することによって高電位としてのＨレ
ベルをインバータゲートＩ２に出力し、このインバータ
ゲートＩ２が第１・第２クロックカウンタ回路５，６か
らのカウント値が一致したことを示すＬレベルの出力信
号を比較器７のＣＭＰＯ端子から出力する。ここで、上
記ＣＭＰ１Ｉ（０）およびＣＭＰ２Ｉ（０）が上位ビッ
トで、ＣＭＰ１Ｉ（３）およびＣＭＰ２Ｉ（３）が下位
ビットであるとする。

【００２１】再び、図１において、モニタ回路８の１つ
の入力端子としてのＭＣＲＩ端子はカウンタリセット回
路９の出力端子としてのＣＲＯ端子に接続され、モニタ
回路８の上記とは別の１つの入力端子としてのＭＣＩ端
子は比較回路７の出力端子としてのＣＭＰＯ端子に接続
され、モニタ回路８の上記とは別のもう１つの入力端子
としてのＭＲ２Ｉ端子には第２リセット回路１１の出力
端子としてのＲ２Ｏに接続され、このモニタ回路８は比
較回路７の出力結果をカウンタリセット回路９から入力
されるリセット信号を用いてラッチして出力するととも
に、この出力を第２リセット回路１１からのリセット信
号によってリセットする。具体的には、モニタ回路８
は、図４に示すように、リセット付きＤフリップフロッ
プにて構成され、このＤフリップフロップのＤ端子がモ
ニタ回路８の比較回路７からの比較結果を入力するため
のＭＣＩ端子を構成し、ＤフリップフロップのＴ端子が
モニタ回路８のカウンタリセット回路９からのリセット
信号を入力するためのＭＣＲＩ端子を構成し、Ｄフリッ
プフロップのＲ端子が第２リセット回路１１からのリセ
ット信号を入力するためのＭＲ２Ｉ端子を構成し、Ｄフ
リップフロップのＱ端子がモニタ回路８の出力端子とし
てのＭＯ端子を構成している。

【００２２】再び、図１において、カウンタリセット回
路９の１つの入力端子としてのＣＲＴＩ端子は外部入力
端子１２ａに接続され、カウンタリセット回路９の上記
とは別の１つの入力端子としてのＣＲＩ端子は第２リセ
ット回路１１の出力端子としてのＲ２Ｏ端子に接続さ
れ、カウンタリセット回路９の出力端子としてのＣＲＯ
端子は第１・第２クロックカウンタ回路５，６のＣＣＲ
Ｉ端子およびモニタ回路８のＭＣＲＩ端子に接続され、
このカウンタリセット回路９は外部基準クロック信号を
カウントし、このカウンタ値が一定の所定値に達したと
き、リセット信号を外部基準クロック信号の１クロック
パルス期間だけ発生して第１・第２クロックカウンタ回
路５，６およびモニタ回路８に出力する。この外部基準
クロック信号の１クロックパルス期間を有するリセット
信号は、第１・第２クロックカウンタ回路５，６をリセ
ットするとともに比較回路７の結果をモニタ回路８にラ
ッチさせるための信号である。カウンタリセット回路９
のカウントアップは第２リセット回路１１からのリセッ
ト信号によってリセットされる。具体的には、このカウ
ンタリセット回路９は、図５に示すように、インバータ
ゲートＩ３、アンドゲートＡ７乃至Ａ１２、イクスクル
ーシブオアゲートＥ８乃至Ｅ１４、Ｄフリップフロップ
Ｆ５乃至Ｆ８およびノアゲートＮ３を備えた４ビットの
カウンタに構成され、ＤフリップフロップＦ５乃至Ｆ８
がカウンタリセット回路９のＣＲＴＩ端子から入力され
る外部基準クロック信号によりカウント動作し、このカ
ウントされたカウント値がＳ１端子からイクスクルーシ
ブオアゲートＥ１１乃至Ｅ１４に入力される図外の設定
器で設定された４ビットのあらかじめ設定された所定値
と一致したとき、イクスクルーシブオアゲートＥ１１乃
至Ｅ１４すべてがＬレベルの信号をノアゲートＮ３に出
力し、このノアゲートＮ３がＨレベルの信号をＣＲＯ端
子から出力する。また、上記カウント値が上記所定値と
不一致の場合は、イクスクルーシブオアゲートＥ１１乃
至Ｅ１４のうちの１つがＨレベルの信号をノアゲートＮ
３に出力し、このノアゲートＮ３がＬレベルの信号をＣ
ＲＯ端子から出力する。したがって、このカウンタリセ
ット回路９はカウント値が設定値と一致している期間だ
けＨレベルの信号を出力する。一方、上記カウント値は
アンドゲートＡ７乃至Ａ１０におけるカウンタリセット
回路９のＣＲＩ端子を構成する１つの入力に第２リセッ
ト回路１１からのリセット信号が入力することによって
リセットされる。

【００２３】再び、図１において、第１リセット回路１
０の１つの入力端子としてのＲ１Ｉ端子はモニタ回路８
の出力端子としてのＭＯ端子に接続され、第１リセット
回路１０の上記とは別の１つの入力端子としてのＲ１Ｔ
Ｉ端子は外部入力端子１２ａに接続され、第１リセット
回路１０の出力端子としてのＲ１Ｏ端子はＰＬＬ制御回
路１の電圧制御発振器４のリセット端子に接続され、こ
の第１リセット回路１０はモニタ回路８からの比較回路
７の比較結果の不一致を示す不一致信号の入力によって
リセット信号を外部基準クロック信号の１クロックパル
ス期間だけ発生し、この１クロックパルス期間のリセッ
ト信号を電圧制御発振器４に供給して電圧制御発振器４
の発振機能を停止する。具体的には、この第１リセット
回路１０は、図６に示すように、ナンドゲートＮＡ１と
ＤフリップフロップＦ９とを備えた１ショットパルス発
生回路に構成され、ナンドゲートＮＡ１の入力端にはＤ
フリップフロップＦ９のＱ端子と第１リセット回路１０
のＣＲＩ端子とが接続され、ＤフリップフロップＦ９の
Ｔ端子は第１リセット回路１０のＲ１ＴＩ端子を構成
し、このＤフリップフロップＦ９のＱＣ端子（Ｑ端子か
らの出力信号の反転信号を出力する端子）は第１リセッ
ト回路１０のＲ１Ｏ端子を構成し、上記ナンドゲートＮ
Ａ１にモニタ回路８からのＨレベルの不一致信号が入力
されたとき、ＤフリップフロップＦ９がＴ端子に入力さ
れる外部基準クロック信号の１クロック分同期のＨレベ
ルのリセット信号をＱＣ端子から出力する。

【００２４】再び、図１において、第２リセット回路１
１の１つの入力端子としてのＲ２Ｉ端子はモニタ回路８
の出力端子としてのＭＯ端子に接続され、第２リセット
回路１０の上記とは別の１つの入力端子としてのＲ２Ｔ
Ｉ端子は外部入力端子１２ａに接続され、第２リセット
回路１１の出力端子としてのＲ２Ｏ端子は第１・第２ク
ロックカウンタ回路５，６の入力端子としてのＣＲ１Ｉ
端子と第１・第２クロックカウンタ回路５，６の入力端
子としてのＣＲ２Ｉ端子とモニタ回路８の入力端子とし
てのＭＲ２Ｉ端子およびカウンタリセット回路９の入力
端子としてのＣＲＩ端子それぞれに接続され、この第２
リセット回路１１はモニタ回路８からの不一致信号の入
力によってリセット信号を外部基準クロック信号の複数
クロックパルス期間だけ発生し、この複数クロックパル
ス期間のリセット信号を第１・第２クロックカウンタ回
路５，６とモニタ回路８およびクロックカウンタ回路９
に出力する。具体的には、この第２リセット回路１１
は、図７に示すように、アンドゲートＡ１２乃至Ａ１
９、オアゲートＯ１、ＤフリップフロップＦ１０乃至Ｆ
１４、インバータゲートＩ４，Ｉ５、イクスクルーシブ
オアゲートＥ１５乃至Ｅ２１およびノアゲートＮ１４を
備えた４ビットのカウンタに構成され、上記アンドゲー
ト１３における第２リセット回路１１のＲ２Ｉ端子を構
成する入力にモニタ回路８からのＨレベルの不一致信号
が入力されたとき、ＤフリップフロップＦ１１乃至Ｆ１
４が第２リセット回路１１のＲ２ＴＩ端子から入力され
る外部基準クロック信号によりカウント動作し、このカ
ウントされたカウント値がＳ２端子からイクスクルーシ
ブオアゲートＥ１８乃至Ｅ２１に入力される図外の設定
器で設定された４ビットのあらかじめ設定された設定値
と一致したとき、イクスクルーシブオアゲートＥ１８乃
至Ｅ２２すべてがＬレベルの信号をノアゲートＮ４に出
力し、このノアゲートＮ４がＨレベルの信号をインバー
タゲートＩ５に出力し、このインバータゲートＩ５がＨ
レベルの信号をアンドゲートＡ１２にフィードバックす
る。また、上記カウント値が上記設定値と不一致の場合
は、イクスクルーシブオアゲートＥ１８乃至Ｅ２２のう
ちの１つがＨレベルの信号をノアゲートＮ４に出力し、
このノアゲートＮ４がＬレベルの信号をインバータゲー
トＩ５に出力し、このインバータゲートＩ５がＨレベル
の信号をアンドゲートＡ１２にフィードバックする。し
たがって、この第２リセット回路１１はモニタ回路８か
らの不一致信号を示すリセット信号によってカウントと
開始したカウント値が上記設定値と一致するまでの期
間、Ｈレベルのリセット信号をＲ２Ｏ端子から出力す
る。

【００２５】上記電圧制御発振器４は図８に示すよう
に、ｐチャンネルＭＯＳトランジスタなる２個のトラン
ジスタＴ１，Ｔ２およびｎチャンネルＭＯＳトランジス
タなる２個のトランジスタＴ３，Ｔ４が電源ＶＣＣおよ
び接地間ＧＮＤに直列に接続されたインバータ機能を有
する１つの基本回路を構成し、このトランジスタＴ１乃
至Ｔ４からなる１つの基本回路とトランジスタＴ５乃至
Ｔ８からなる別の１つの基本回路との間、またはこのト
ランジスタＴ５乃至Ｔ８からなる１つの基本回路とトラ
ンジスタＴ９乃至Ｔ１２からなるさらに別の１つの基本
回路との間それぞれにオアゲートＯ２乃至Ｏ４を１つづ
つ含みながら奇数個並列に接続されている。通常、オア
ゲートＯ２乃至Ｏ４に入力されるリセット信号はＬレベ
ルであり、この回路は発振回路として動作する。その発
振周波数は定電圧信号によってトランジスタＴ１乃至Ｔ
１２の能力を調整することにより決まる。リセット信号
がＨレベルになると、オアゲートＯ２乃至Ｏ４の出力は
すべてＨレベルとなり、インバータ機能を持つ基本回路
の出力はすべてＬレベルとなり、発振が停止した状態と
なる。

【００２６】次に、実施例１の動作について図８を参照
しつつ説明する。図８において、ａ図は外部入力端子１
２ａから入力される外部基準クロック信号を示す波形
図、ｂ図はカウンタリセット回路９のＣＲＯ端子からの
出力信号を示す波形図、ｃ図は第１クロックカウンタ回
路５のＣ１Ｏ端子からの出力信号を示す波形図、ｄ図は
第２クロックカウンタ回路６のＣ２Ｏ端子からの出力信
号を示す波形図、ｅ図は比較器７のＣＭＰＯ端子からの
出力信号を示す波形図、ｆ図はモニタ回路８のＭＯ端子
からの出力信号を示す波形図、ｇ図は第１リセット回路
１０のＲ１Ｏ端子からの出力信号を示す波形図、ｈ図は
第２リセット回路１１のＲ２Ｏ端子からの出力信号を示
す波形図である。この実施例１では、位相比較器２、ル
ープフィルタ３および電圧制御発振器４からなるＰＬＬ
制御装置１が電圧制御発振器４からフィードバックされ
た内部クロック信号と外部入力端子１２ａから入力され
た外部基準クロック信号との周波数の位相同期をとって
いる状態において、カウンタリセット回路９はＣＲＴＩ
端子から外部基準クロック信号をとり込んでカウント
し、このカウント値が所定値に一致したとき、カウンタ
リセット回路９のＣＲＯ端子から第１・第２クロックカ
ウンタ回路５，６にＨレベルのリセット信号を出力する
（図９のｂ図参照）。この第１クロックカウンタ回路５
は外部基準クロック信号をカウントし、第２クロックカ
ウンタ回路６は内部クロック信号をカウントする。これ
ら第１・第２クロックカウンタ回路５，６は一定期間カ
ウントを続けた後にカウンタリセット回路９のＣＲＯ端
子から出力されるリセット信号によってリセットされ、
このリセットに引き続き再び第１・第２クロックカウン
タ回路５，６は上記カウント動作を行う（図９のｃ図お
よびｄ図参照）。これら第１・第２クロックカウンタ回
路５，６のカウント値は比較回路７にて比較される。こ
の比較回路７での比較結果はモニタ回路８にとり込まれ
る。このモニタ回路８が比較結果をとり込むのは、カウ
ンタリセット回路９のＣＲＯ端子から出力されるリセッ
ト信号によって第１・第２クロックカウンタ回路５，６
がリセットされるときである。このモニタ回路８がＬレ
ベルの一致信号を出力しているときは、内部クロック信
号および外部基準クロック信号のカウントが繰り返され
る（図９のｃ図とｄ図およびｆ図参照）。モニタ回路８
がＨレベルの不一致信号を出力したときは、第１リセッ
ト回路１０は外部基準クロック信号の１クロック同期分
のＨレベルのリセット信号をＰＬＬ制御回路１の電圧制
御発振器４に出力する（図９のｇ図参照）。この第１リ
セット回路１０からのリセット信号によって電圧制御発
振器４の発振動作が停止する。このとき、第２リセット
回路１１はカウンタを開始し、そのカウント値が設定値
に一致するまでの一定期間、Ｈレベルのリセット信号を
第１・第２クロックカウンタ回路５，６とモニタ回路８
およびカウンタリセット回路９に出力する（図９のｈ図
参照）。この第２リセット回路１１からのリセット信号
によって、第１・第２クロックカウンタ回路５，６とモ
ニタ回路８およびカウンタリセット回路９がリセットす
る。上記第２リセット回路１１でのカウント値が設定値
に一致するまでの一定期間としては、電圧制御発振器４
がリセットされ、再び、ＰＬＬ制御回路１から出力され
る内部クロック信号の周波数の位相が外部基準クロック
信号の周波数の位相と同期するＰＬＬ制御回路１のロッ
クまでの時間を設定しておく必要がある。これは、ロッ
クまでの時間内に電圧制御発振器４の発振動作の停止を
解除すると、常に、不一致信号がモニタ回路８から出力
される可能性があるためである。

【００２７】実施例２（請求項２に対応）．図１０はこ
の発明の実施例２としてのＰＬＬ制御回路の暴走監視回
路を示す構成図、図１１は実施例２のカウンタリセット
回路を示す回路図、図１２は実施例２のカウンタリセッ
ト回路における各部での動作波形を示す図であり、この
実施例２はカウンタリセット回路９に設定値を設定する
ようにしたことに特徴がある。

【００２８】図１０において、カウンタリセット回路９
Ａは外部端子１２ａに接続されたＣＲＴＩ端子に加えＣ
ＲＬＩ端子とＣＲＲＩ端子なる入力端子を有し、このＣ
ＲＬＩ端子にはロード入力１４が接続され、ＣＲＲＩ端
子にはレジスタ入力１３が接続されている。この実施例
２の暴走監視回路において、カウンタリセット回路９Ａ
以外のＰＬＬ制御回路１、入力端子１２ａ、位相比較器
２、ループフィルタ３、電圧制御発振器４、出力端子１
２ｂ、第１クロックカウンタ回路５、第２クロックカウ
ンタ回路６、比較回路７、モニタ回路８、第１リセット
回路１０および第２リセット回路１１は上記実施例１と
同様の動作を行う。

【００２９】上記カウンタリセット回路９Ａは、具体的
には、図１１に示すようになっている。つまり、カウン
タリセット回路９ＡはインバータゲートＩ３、アンドゲ
ートＡ７乃至Ａ１２、イクスクルーシブオアゲートＥ８
乃至Ｅ１４、ＤフリップフロップＦ５乃至Ｆ８およびノ
アゲートＮ３を備えた４ビットのカウンタに構成された
実施例１の図５に示す回路に加え上記アンドゲートＡ７
乃至Ａ１０を３入力の素子構成とするとともにインバー
タゲートＩ５，Ｉ６およびＤフリップフロップＦ１５乃
至Ｆ１８を有し、アンドゲートＡ７乃至Ａ１０それぞれ
の１つの入力にはカウンタリセット回路９ＡのＣＲＩ端
子をインバータゲートＩ５を介して接続し、アンドゲー
トＡ７乃至Ａ１０それぞれの上記とは別の１つの入力に
はノアゲートＮ３からの出力をインバータゲートＩ６を
介してフィードバックする。また、Ｄフリップフロップ
Ｆ１５乃至Ｆ１８は上記実施例１の図５に示すＳ１端子
の部分に相当する。すなわち、ＤフリップフロップＦ１
５のＱ端子はイクスクルーシブオアゲートＥ１１の１つ
の入力に接続され、ＤフリップフロップＦ１６のＱ端子
はイクスクルーシブオアゲートＥ１２の１つの入力に接
続され、ＤフリップフロップＦ１７のＱ端子はイクスク
ルーシブオアゲートＥ１３の１つの入力に接続され、Ｄ
フリップフロップＦ１８のＱ端子はイクスクルーシブオ
アゲートＥ１４の１つの入力に接続される。これらＤフ
リップフロップＦ１５乃至Ｆ１８のＤ端子にはカウンタ
リセット回路９Ａのレジスタ入力１３の供給されるＣＲ
ＲＩ端子が接続され、ＤフリップフロップＦ１５乃至Ｆ
１８のＴ端子にはカウンタリセット回路９Ａのロード入
力１４の供給されるＣＲＬＩ端子が接続される。

【００３０】したがって、この実施例２のカウンタリセ
ット回路９Ａは、外部基準クロック信号のカウント値と
の比較を行うための所定値がカウンタリセット回路９Ａ
のＣＲＲＩ端子から入力されるレジスタ入力１３によっ
て任意に設定され、このレジスタ入力１３の設定はカウ
ンタリセット回路９ＡのＣＲＬＩ端子に入力されるロー
ド入力１４によって、レジスタ入力１３をＤフリップフ
ロップＦ１５乃至Ｆ１８からなるシフトレジスタにとり
込むことによって実施される。

【００３１】この実施例２のカウンタリセット回路９Ａ
の動作について図１２を参照しつつ説明する。図１２に
おいて、ａ図はカウンタリセット回路９ＡのＣＲＬＩ端
子から入力されるロード入力１４を示す波形図、ｂ図は
カウンタリセット回路９ＡのＣＲＲＩ端子から入力され
るレジスタ入力１３を示す波形図、ｃ図はカウンタリセ
ット回路９ＡのＣＲＩ端子から入力される第２クロック
カウンタ回路６からの出力信号を示す波形図、ｄ図はカ
ウンタリセット回路９ＡのＣＲＴＩ端子から入力される
外部入力端子１２ａからの外部基準クロック信号を示す
波形図、ｅ図はカウンタリセット回路９ＡのＣＲＯ端子
からの出力信号を示す波形図である。よって、この実施
例２のカウンタリセット回路９Ａでは、図１２のａ図の
左寄りに示すＣＲＬＩ端子に入力されたロード入力によ
って、ｂ図の左寄りに示すＣＲＲＩ端子でのレジスタ入
力１３に示すような「３」なる所定値がＤフリップフロ
ップＦ１５乃至Ｆ１８からなるシフトレジスタにロード
されれた場合には、外部基準クロック信号のカウント値
が「３」に一致したとき、ｅ図の左寄りに示すＣＲＯ端
子からＨレベルのリセット信号を出力する。また、図１
２のａ図の右寄りに示すＣＲＬＩ端子に入力されたロー
ド入力によって、ｂ図の右寄りに示すＣＲＲＩ端子での
レジスタ入力１３に示すような「５」なる所定値がＤフ
リップフロップＦ１５乃至Ｆ１８からなるシフトレジス
タにロードされれた場合には、外部基準クロック信号の
カウント値が「５」に一致したとき、ｅ図の右寄りに示
すＣＲＯ端子からＨレベルのリセット信号を出力する。
結果として、この実施例２によれば、カウンタリセット
回路９Ａにレベル入力１３およびロード入力１４によっ
て設定値を任意な値を設定し、この任意な設定値に外部
基準クロック信号のカウント値が一致したときに、カウ
ンタリセット回路９Ａが外部基準クロック信号の１クロ
ック同期分のリセット信号を第１・第２クロックカウン
タ回路５，６およびモニタ回路８に出力させることがで
きる。

【００３２】実施例３（請求項３に対応）．図１３はこ
の発明の実施例３としてのＰＬＬ制御回路の暴走監視回
路を示す構成図、図１４は実施例３のモニタ回路を示す
回路図、図１５は実施例３のモニタ回路における各部で
の動作波形を示す図であり、この実施例３はモニタ回路
８Ａを奇数ビットのシフトレジスタで構成し、このシフ
トレジスタでは比較回路７からの比較結果をカウンタリ
セット回路９Ｂからのリセット信号でラッチおよびシフ
トし、そのシフトレベルの出力の各ビットのうちで信号
レベルの多い方を外部基準クロック信号にもとづきモニ
タ結果としてモニタ回路８ＡのＭＯ端子から出力するよ
うにしたことに特徴がある。

【００３３】図１３において、カウンタリセット回路９
Ｂは外部端子１２ａに接続されておらず、このカウンタ
リセット回路９に内蔵された図外のカウンタが第２リセ
ット回路１１からのリセット信号に応じ一定の周期でカ
ウント動作を行い、そのカウント値があらかじめ設定さ
れた所定値に一致したらリセット信号を第１・第２クロ
ックカウンタ回路５，６およびモニタ回路８Ａに出力す
る。モニタ回路８Ａは比較回路７のＣＭＰＯ端子からの
比較出力を入力するＭＣＩ端子とカウンタリセット回路
９のＣＲＯ端子からのリセット信号を入力するＭＣＲＩ
端子および第２リセット回路１１のＲ２Ｏ端子からのリ
セット信号を入力するＭＲ２Ｉ端子に加えて外部入力端
子１２ａからの外部基準クロック信号を入力するＭＴＩ
端子を有する。この実施例３の暴走監視回路において、
モニタ回路８Ａおよびカウンタリセット回路９以外のＰ
ＬＬ制御回路１、入力端子１２ａ、位相比較器２、ルー
プフィルタ３、電圧制御発振器４、出力端子１２ｂ、第
１クロックカウンタ回路５、第２クロックカウンタ回路
６、第１リセット回路１０および第２リセット回路１１
は上記実施例１と同様の動作を行う。

【００３４】上記モニタ回路８Ａは、具体的には、図１
４のａ図に示すようになっている。つまり、モニタ回路
８Ａはリセット付きＤフリップフロップＦ１９乃至Ｆ２
１、アンドゲートＡ２０乃至Ａ２２、オアゲートＯ５お
よびＤフリップフロップ２２を備える。Ｄフリップフロ
ップＦ１９乃至Ｆ２１は３ビットのシフトレジスタを構
成し、ＤフリップフロップＦ１９のＱ端子はＤフリップ
フロップＦ２０のＤ端子とアンドゲートＡ２０の１つの
入力およびアンドゲートＡ２１の１つの入力に分岐接続
され、ＤフリップフロップＦ２０のＱ端子はＤフリップ
フロップＦ２１のＤ端子とアンドゲートＡ２１の上記と
は別の１つの入力およびアンドゲートＡ２２の１つの入
力に分岐接続され、ＤフリップフロップＦ２１のＱ端子
はアンドゲートＡ２２の上記とは別の１つの入力および
アンドゲートＡ２０の上記とは別の１つの入力に分岐接
続、ＤフリップフロップＦ１９乃至Ｆ２１それぞれのＴ
端子はモニタ回路８ＡのＭＣＲＩ端子に接続され、Ｄフ
リップフロップＦ１９乃至Ｆ２１それぞれのＲ端子はモ
ニタ回路８ＡのＭＲ２Ｉ端子に接続され、アンドゲート
Ａ２０乃至Ａ２２それぞれの出力はオアゲートＯ５の入
力に接続され、オアゲートＯ５の出力はＤフリップフロ
ップＦ２２のＤ端子に接続され、ＤフリップフロップＦ
２２のＴ端子はモニタ回路８ＡのＭＴＩ端子に接続さ
れ、ＤフリップフロップＦ２２のＱ端子はモニタ回路８
ＡのＭＯ端子に接続されている。

【００３５】この実施例３のモニタ回路８Ａの動作につ
いて図１５を参照しつつ説明する。図１５において、ａ
図はモニタ回路８ＡのＭＣＩ端子から入力される比較回
路７からの出力信号を示す波形図、ｂ図はモニタ回路８
ＡのＭＣＲＩ端子から入力されるカウンタリセット回路
９Ｂからのリセット信号を示す波形図、ｃ図はモニタ回
路８ＡのＭＲ２Ｉ端子から入力される第２リセット回路
１１からの出力信号を示す波形図、ｄ図はモニタ回路８
ＡのＭＴＩ端子から入力される外部入力端子１２ａから
の外部基準クロック信号を示す波形図、ｅ図はモニタ回
路８ＡのＭＯ端子からの出力信号を示す波形図である。
よって、この実施例３のモニタ回路８Ａでは、Ｄフリッ
プフロップＦ１９のＤ端子にモニタ回路８ＡのＭＣＩ端
子を介して入力される比較回路７の結果出力がモニタ回
路８ＡのＭＣＲＩ端子を介してＤフリップフロップＦ１
９乃至Ｆ２１のＴ端子に入力されるカウンタリセット回
路９Ｂからのリセット信号に同期してＤフリップフロッ
プＦ１９乃至Ｆ２１で構成されたシフトレジスタの中を
順次シフトしていく。このシフトレジスタの出力電位の
うちで数の多い内容のものが再終段のＤフリップフロッ
プＦ２２にそのＴ端子にモニタ回路８ＡのＭＴＩ端子を
介して入力される外部基準クロック信号に同期して取り
込まれてモニタ回路８ＡのＭＯ端子より出力する。

【００３６】つまり、図１４のａ図において、Ｄフリッ
プフロップＦ１９乃至Ｆ２１それぞれのＱ端子からの出
力線それぞれに符号ａ，ｂ，ｃを付すとともにＤフリッ
プフロップＦ２２の入力線に符号ｄを付し、これらａ乃
至ｄの電位の状態を真理値表で表す図１４のｂ図のよう
になる。このｂ図によれば、例えば、ａ乃至ｃのうちの
２つがＨレベルであるならばｄがＨレベルとなり、ａ乃
至ｃのうちの２つがＬレベルであるならばｄがＬレベル
となる。結果として、ＤフリップフロップＦ１９乃至Ｆ
２１で構成されたシフトレジスタの出力電位のうちで数
の多い内容のものがモニタ回路８ＡのＭＯ端子より出力
される。

【００３７】実施例４（請求項４に対応）．図１６はこ
の発明の実施例４としてのＰＬＬ制御回路の暴走監視回
路を示す構成図、図１７は実施例４の比較回路を示す回
路図、図１８は実施例４の比較回路における各部での動
作波形を示す図であり、この実施例４は比較回路７Ａが
第１・第２クロックカウンタ回路５，６からのカウント
値を比較する際、最上位ビットから任意桁数までのビッ
トを比較対象として設定するようにしたことに特徴があ
る。

【００３８】図１６において、比較回路７Ａは第１クロ
ックカウンタ回路５のＣ１Ｏ端子に接続されたＣＭＰ１
Ｉ端子および第２クロックカウンタ回路６のＣ２Ｏ端子
に接続されたＣＭＰ２Ｉ端子に加えレジスタデータ信号
１５を入力する入力端子としてのＣＭＰＲＩ端子および
レジスタロード信号１６を入力する入力端子としてのＣ
ＭＰＬＩ端子を有する。この実施例４の暴走監視回路に
おいて、比較回路７Ａ以外のＰＬＬ制御回路１、入力端
子１２ａ、位相比較器２、ループフィルタ３、電圧制御
発振器４、出力端子１２ｂ、第１クロックカウンタ回路
５、第２クロックカウンタ回路６、モニタ回路８、カウ
ンタリセット回路９、第１リセット回路１０および第２
リセット回路１１は上記実施例１と同様の動作を行う。

【００３９】上記比較回路７Ａは、具体的には、図１７
のａ図に示すようになっている。つまり、比較回路７Ａ
はイクスクルーシブオアゲートＥ４乃至Ｅ７、ノアゲー
トＮ２およびインバータゲードＩ２を備えたマグニチュ
ードコンパレータに構成された実施例１の図３に示す回
路に加え、ＤフリップフロップＦ２３，Ｆ２４、論理組
み合わせ回路１７およびアンドゲートＡ２３乃至Ａ２６
を有し、イクスクルーシブオアゲートＥ４乃至Ｅ７それ
ぞれの出力がアンドゲートＡ２３乃至Ａ２６それぞれの
１つの入力に個別に接続され、これらアンドゲートＡ２
３乃至Ａ２６それぞれの上記とは別の１つの入力が論理
組み合わせ回路１７の出力端子としてのＹ０乃至Ｙ３に
個別に接続され、アンドゲートＡ２３乃至Ａ２６の出力
がノアゲートＮ２の入力に接続され、論理組み合わせ回
路１７の入力端子としてのＡ０端子およびＡ１端子それ
ぞれはＤフリップフロップＦ２３，Ｆ２４のＱ端子が個
別に接続され、ＤフリップフロップＦ２３，Ｆ２４のＤ
端子それぞれは比較回路７ＡのＣＭＰＲＩ端子に接続さ
れ、ＤフリップフロップＦ２３，Ｆ２４のＴ端子それぞ
れは比較回路７ＡのＣＭＰＬＩ端子に接続されている。
ここで、上記ＣＭＰ１Ｉ（０）およびＣＭＰ２Ｉ（０）
が上位ビットで、ＣＭＰ１Ｉ（３）およびＣＭＰ２Ｉ
（３）が下位ビットであるとする。

【００４０】この実施例４の比較回路７Ａの動作につい
て図１８を参照しつつ説明する。図１８において、ａ図
は比較回路７ＡのＭＣＭＰＲＩ端子から入力されるレジ
スタデータ信号を示す波形図、ｂ図は比較回路７ＡのＣ
ＭＰＬＩ端子から入力されるレジスタロード信号を示す
波形図、ｃ図およびｄ図は論理組み合わせ回路１７のＡ
０端子およびＡ１端子それぞれへの入力信号を示す波形
図、ｅ図乃至ｈ図は論理組み合わせ回路１７のＹ０端子
乃至Ｙ３端子それぞれからの出力信号を示す波形図、ｉ
図乃至ｑ図は比較回路７ＡのＣＭＰ１Ｉ端子およびＣＭ
Ｐ２Ｉ端子それぞれからイクスクルーシブオアゲートＥ
４乃至Ｅ７それぞれへの入力信号を示す波形図、ｒ図は
比較回路７ＡのＣＭＰＯ端子からの出力信号を示す波形
図である。よって、この実施例４の比較回路７Ａでは、
ＣＭＰＲＩ端子から入力されるレジスタデータ信号１５
がＣＭＰＲＩ端子から入力されるレジスタロード信号１
６に同期してＤフリップフロップＦ２３，Ｆ２４から構
成された２ビットのシフトレジスタに取り込まれて順次
シフトしていく。このシフトレジスタの出力データは論
理組み合わせ回路１７で図１７のｂ図に示す真理値表に
もとづく論理処理を受けて論理組み合わせ回路１７のＹ
０乃至Ｙ３端子から出力される。

【００４１】すなわち、この実施例４では上記Ｄフリッ
プフロップＦ２３，Ｆ２４から構成された２ビットのシ
フトレジスタへのデータロードの内容により、比較回路
７ＡのＣＭＰ１Ｉ端子とＣＭＰ２Ｉ端子との比較を全ビ
ットで行うのか、上位ビットで行うのかを制御すること
ができる。

【００４２】

【発明の効果】以上のように第１の発明によれば、ＰＬ
Ｌ制御回路がループフィルタによる電圧制御発振器から
発振された周波数の位相と外部基準クロック信号の周波
数の位相との位相差に対する許容範囲を逸脱した暴走を
起こした場合には、基準クロック信号のカウント値と内
部クロック信号のカウント値との比較による不一致にも
とづき電圧制御発振器の発振動作を自動停止するように
構成したので、ＰＬＬ制御回路のループフィルタによる
許容範囲を逸脱する暴走を自己検出することができる。
加えて、この第１の発明によれば、上記不一致信号によ
ってカウンタリセット回路と第１クロックカウンタ回路
と第２クロックカウンタ回路およびモニタ回路などを一
時的にリセットし、その後、装置全体の同期を自動的に
取れるように構成したので、上記暴走の自己検出後にＰ
ＬＬ制御回路を自己復旧できるという効果がある。

【００４３】第２の発明によれば、カウンタリセット回
路のリセット周期を設定するように構成したので、外部
基準クロック信号のカウント値および内部クロック信号
のカウント値のモニタ期間を制御できるという効果があ
る。

【００４４】第３の発明によれば、基準クロック信号の
カウント値と内部クロック信号のカウント値との比較比
較において、多数決原理を採用するように構成したの
で、基準クロック信号のカウント値と内部クロック信号
のカウント値との突発的に発生した不一致を無視するこ
とができ、ノイズ等による誤動作を未然に防止できると
いう効果がある。

【００４５】第４の発明によれば、基準クロック信号の
カウント値と内部クロック信号のカウント値との比較比
較において、最上位ビットからの任意数までのビットを
比較対象とするように構成したので、基準クロック信号
のカウント値と内部クロック信号のカウント値との突発
的に発生した下位ビットの不一致を無視することがで
き、ノイズ等による誤動作を未然に防止できるという効
果がある。

【図面の簡単な説明】

【図１】 実施例１のＰＬＬ制御回路の暴走監視回路を
示す構成図である。

【図２】 実施例１の第１・第２クロックカウンタ回路
を示す回路図である。

【図３】 実施例１の比較回路を示す回路図である。

【図４】 実施例１のモニタ回路を示す回路図である。

【図５】 実施例１カウンタリセット回路を示す回路図
である。

【図６】 実施例１の第１リセット回路を示す回路図で
ある。

【図７】 実施例１の第２リセット回路を示す回路図で
ある。

【図８】 実施例１の電圧制御発振器を示す回路図であ
る。

【図９】 実施例１の動作を示す波形図である。

【図１０】 実施例２のＰＬＬ制御回路の暴走監視回路
を示す構成図である。

【図１１】 実施例２のカウンタリセット回路を示す回
路図である。

【図１２】 実施例２の動作を示す波形図である。

【図１３】 実施例３のＰＬＬ制御回路の暴走監視回路
を示す構成図である。

【図１４】 実施例３のモニタ回路を示す回路図であ
る。

【図１５】 実施例３の動作を示す波形図である。

【図１６】 実施例４のＰＬＬ制御回路の暴走監視回路
を示す構成図である。

【図１７】 実施例４の比較回路を示す回路図である。

【図１８】 実施例４の動作を示す波形図である。

【図１９】 従来のＰＬＬ制御回路を示す構成図であ
る。

【符号の説明】

１ ＰＬＬ制御回路、２ 位相比較器、３ ループフィ
ルタ、４ 電圧制御発振器、５ 第１クロックカウンタ
回路、６ 第２クロックカウンタ回路、７，７Ａ 比較
回路 ８，８Ａ モニタ回路 ９，９Ａ，９Ｂ カウン
タリセット回路、１０ 第１リセット回路 １１ 第２
リセット回路。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 位相比較器が外部から入力された基準ク
   ロック信号の周波数の位相と電圧制御発振器からフィー
   ドバックされた同期信号としての内部クロック信号の周
   波数の位相との位相差に応じた出力をその位相差の許容
   範囲を規定するループフィルタを介して上記電圧制御発
   振器に供給し、この電圧制御発振器が上記位相差を０と
   する同期信号としての内部クロック信号を発振して外部
   出力端子に出力するＰＬＬ制御回路において、 一定周期のクロック信号をカウントした値が所定値に達
   したときにリセット信号を発生するカウンタリセット回
   路と、 このカウンタリセット回路からのリセット信号によって
   リセットされ上記外部基準クロック信号をカウントする
   第１クロックカウンタ回路と、 上記カウンタリセット回路からのリセット信号によって
   リセットされ上記内部クロック信号をカウントする第２
   クロックカウンタ回路と、 上記第１クロックカウンタ回路からの基準クロック信号
   のカウント値と第２クロックカウンタ回路からの内部ク
   ロック信号のカウント値とを比較し両カウント値の一致
   および不一致信号を出力する比較回路と、 この比較回路の結果出力を上記カウンタリセット回路か
   らのリセット信号によってラッチし出力するモニタ回路
   と、 このモニタ回路からの不一致信号によって上記電圧制御
   発振器を停止するためのリセット信号を発生する第１リ
   セット回路と、 上記モニタ回路からの不一致信号によって上記カウンタ
   リセット回路と第１クロックカウンタ回路と第２クロッ
   クカウンタ回路およびモニタ回路をリセットするための
   リセット信号を発生する第２リセット回路と、を備えた
   ことを特徴とするＰＬＬ制御回路の暴走監視回路。
2. 【請求項２】 前記カウンタリセット回路は任意の所定
   値が設定可能なレジスタに構成されたことを特徴とする
   請求項第１項記載のＰＬＬ制御回路の暴走監視回路。
3. 【請求項３】 前記モニタ回路はカウンタリセット回路
   からのリセット信号によって奇数ビットをラッチおよび
   シフトしそのシフトされた奇数ビットにおける各ビット
   の出力電位のうちで数の多い内容のものに対応した信号
   を出力するシフトレジスタに構成されたことを特徴とし
   た請求項第１項記載のＰＬＬ制御回路の暴走監視回路。
4. 【請求項４】 前記比較回路は第１クロックカウンタ回
   路のカウント値と第２クロックカウンタ回路のカウント
   値とを比較する際に最上位ビットからの任意数までのビ
   ットを比較対象として設定するレジスタに構成されたこ
   とを特徴とした請求項第１項記載のＰＬＬ制御回路の暴
   走監視回路。