JP2022180709A - コンパレータ回路、及び駆動回路 - Google Patents

Abstract

【課題】低消費電力のコンパレータ回路、及び駆動回路を提供する。
【解決手段】本実施の形態にかかるコンパレータ回路３０は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子３１と、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに基づいて、データ入力端子Ｄのデータを保持するとともに、コンパレータ素子３１の動作を停止するためのイネーブル信号ＥＮを出力するＦＦ回路３３と、一致信号Ｚと、ＦＦ回路３３からの出力信号とに基づいて、データ入力端子Ｄに内部信号Ｚ１を出力する内部信号生成回路と、を備えている。
【選択図】図１

Description

本開示は、コンパレータ回路、及び駆動回路に関する。

特許文献１には、液晶表示装置の水平駆動回路が開示されている。特許文献１の図２では、コンパレータがカウンタ出力とデジタル画像データの画素値とを比較している。コンパレータは、両者が一致したことを示す一致パルスを、Ｄ型フリップフロップ回路に出力している。そして、正極性スイッチと負極性スイッチがＤ型フリップフロップの出力に連動して切り替わっている。

特開２０１３－１０５１６６号公報

特許文献１では、カウンタ出力とデジタル画像データが一致した後も、コンパレータがカウンタ出力とデジタル画像データとを比較する比較動作を行っている。つまり、コンパレータが一致パルスを出力した後も、スイッチング動作を行っている。よって、コンパレータにおける消費電力が大きくなってしまうと課題がある。

本開示は上記の点に鑑みなされたものであり、低消費電力のコンパレータ回路、及び駆動回路を提供することを目的とする。

本実施の形態にかかるコンパレータ回路は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、コンパレータクロック信号に基づいて、データ入力端子のデータを保持するとともに、前記コンパレータ素子の動作を停止するためのイネーブル信号を出力するフリップフロップ回路と、前記一致信号と、前記フリップフロップ回路からの出力信号とに基づいて、前記データ入力端子に内部信号を出力する内部信号生成回路と、を備えている。

本開示によれば、低消費電力のコンパレータ回路、及び駆動回路を提供することができる。

コンパレータ回路を用いた駆動回路の構成を示す回路図である。 コンパレータ素子の構成を示す回路図である。 イネーブル信号ＥＮ１、ＥＮ１Ｂの極性を示す回路図である。 ＮＯＲ回路１１１の回路図である。 ＮＡＮＤ回路１１２の回路図である。 比較例にかかるコンパレータ回路の構成を示す回路図である。 駆動回路を用いた液晶表示装置の構成を示す図である。

以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本開示が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。

以下、本実施の形態にかかるコンパレータ回路とそれを用いた駆動回路について説明する。図１は、コンパレータ回路３０を備えた駆動回路１００を示す回路図である。具体的には、図１に示す駆動回路は、液晶表示装置の画素１列分の水平駆動回路である。

駆動回路１００は、ラッチ回路１０と、カウンタ２０と、コンパレータ回路３０と、を備えている。ここでは、１０ビットの画像データＤＡＴＡが駆動回路１００に入力されている。つまり、１画素が１０２４階調（＝１０ビット）で表現される。もちろん、画像データのビット数は特に限定されるものではない。

ラッチ回路１０には、ラッチ信号ＬＡＴＣＨと画像データＤＡＴＡとが入力されている。ラッチ回路１０は、ラッチ信号ＬＡＴＣＨに応じて、１０ビットの画像データＤＡＴＡをラッチする。ラッチ回路１０は、ラッチした画像データＤＡＴＡをコンパレータ回路３０にパラレルに出力する。ラッチ回路１０から出力される画像データＤＡＴＡをラッチ出力Ａとする。ラッチ出力Ａは、１０ビットのパラレルデータとなっている。

カウンタ２０には、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫと、カウンタリセット信号ＣＮＴ＿ＲＳＴとが入力されている。カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに同期して、カウント動作を行う。例えば、カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫのクロック周波数で、カウント値をカウントアップする。カウンタ２０は、カウント動作によるカウント値をコンパレータ回路３０に出力する。

また、カウンタ２０は、カウンタリセット信号ＣＮＴ＿ＲＳＴに応じて、カウント値を初期値にリセットする。なお、カウンタリセット信号ＣＮＴ＿ＲＳＴは、水平走査周波数に対応している。カウンタ２０の出力は、１０ビットとなっている。よって、カウンタ２０は、０～１０２３までカウント値をカウントアップする。カウンタ２０は、１０ビットのカウント値を、コンパレータ回路３０に出力する。カウンタ２０から出力されるカウント値をカウンタ出力Ｂとする。カウンタ出力Ｂは、１０ビットのパラレルデータとなっている。

コンパレータ回路３０は、コンパレータ素子３１と、ＦＦ（フリップフロップ）回路３３と、内部信号生成回路３６とを備えている。内部信号生成回路３６は、インバータ３４と、ＯＲ回路３５とを備えている。

コンパレータ素子３１は、ラッチ出力Ａと、カウンタ出力Ｂとを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂとが一致したことを示す一致信号Ｚを生成する。コンパレータ素子３１は一致信号ＺをＯＲ回路３５に出力する。ラッチ出力Ａとカウンタ出力Ｂはそれぞれ１０ビットのパラレルデータとなっている。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの各ビットを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの全ビットが一致した時に、ラッチ出力Ａとカウンタ出力Ｂとが一致したと判定する。

ラッチ出力Ａとカウンタ出力Ｂとが一致している場合、コンパレータ素子３１は一致信号Ｚをアサートする。ラッチ出力Ａとカウンタ出力Ｂとが異なる場合、コンパレータ素子３１は一致信号Ｚをディアサートする。よって、一致信号Ｚは、ラッチ出力Ａとカウンタ出力Ｂが一致している時にハイレベルとなる正のパルス信号となる。

内部信号生成回路３６は、ＦＦ回路３３からの出力信号ＯＵＴと一致信号Ｚとに基づいて、内部信号Ｚ１を生成する。内部信号生成回路３６は、内部信号Ｚ１をＦＦ回路３３に出力する。

ＦＦ回路３３はＤ型フリップフロップ回路である。ＦＦ回路３３は、データ入力端子Ｄ、クロック入力端子ＣＫ、非反転出力端子Ｑ、反転出力端子ＱＢを備えている。内部信号生成回路３６の出力は、データ入力端子Ｄに接続されている。データ入力端子Ｄには、ＯＲ回路３５からの内部信号Ｚ１が入力される。クロック入力端子ＣＫには、外部からのコンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫが入力されている。ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、データ入力端子Ｄのデータ値をサンプリングして、保持する。ＦＦ回路３３は１ビットの値を保持する。

ＦＦ回路３３が保持したデータ値に応じた非反転出力信号を非反転出力端子Ｑから出力する。ＦＦ回路３３は、非反転出力信号を反転した反転出力信号を反転出力端子ＱＢから出力する。反転出力信号がコンパレータ回路３０からの出力信号ＯＵＴとなる。ＦＦ回路３３が保持した入力データの値が１の場合、非反転出力信号がハイレベルとなり、反転出力信号がローレベルとなる。ＦＦ回路３３が保持した入力データの値が０の場合、非反転出力信号がローレベルとなり、反転出力信号がハイレベルとなる。

ＦＦ回路３３の出力信号ＯＵＴがインバータ３４を介して、ＦＦ回路３３に入力されている。インバータ３４は、ＦＦ回路３３からの出力信号ＯＵＴを反転して、ＯＲ回路３５に出力する。ＯＲ回路３５は、インバータ３４からの出力と一致信号Ｚとの論理和を内部信号Ｚ１として出力する。ＯＲ回路３５は内部信号Ｚ１をＦＦ回路３３のデータ入力端子Ｄに出力する。

ＦＦ回路３３にはコンパレータリセット信号ＣＭＰ＿ＲＳＴが入力されている。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴに応じて、保持したデータをリセットする。これにより、ＦＦ回路３３に保持されているデータ値が０となる。ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされると、反転出力信号がハイレベル、非反転出力信号がローレベルとなる。

ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされた後、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、内部信号Ｚ１の値をサンプリングする。したがって、反転出力端子ＱＢから出力される出力信号ＯＵＴは、内部信号Ｚ１がハイレベルの時、負のステップ信号となる。

さらに、ＦＦ回路３３の反転出力端子からの出力信号ＯＵＴが、コンパレータ素子３１を制御するイネーブル信号ＥＮとなる。つまり、出力信号ＯＵＴが、イネーブル信号ＥＮとして、コンパレータ素子３１に入力される。コンパレータ素子３１は、イネーブル信号ＥＮに応じて動作を停止する。具体的には、イネーブル信号がハイレベルのとき、コンパレータ素子３１が通常通り比較動作を行い、イネーブル信号がローレベルの時、コンパレータ素子３１が比較動作を停止する。イネーブル信号ＥＮがハイレベルの時、コンパレータ素子３１がラッチ出力Ａとカウンタ出力Ｂを比較する。イネーブル信号ＥＮがローレベルの時、コンパレータ素子３１がラッチ出力Ａとカウンタ出力Ｂを比較せずに、一致信号Ｚがローレベルで固定される。

このように、ＦＦ回路３３からの出力信号ＯＵＴに応じて、コンパレータ素子３１が動作を停止する。つまり、負のステップ信号である出力信号ＯＵＴによって、コンパレータ素子３１が停止する。具体的には、コンパレータ素子３１が一致信号Ｚとして正のパルス信号を出力した後に、コンパレータ素子３１が動作を停止する。これにより、コンパレータ素子３１におけるスイッチング動作を防ぐことができるため、消費電力を削減することができる。

図２は、コンパレータ素子３１の構成の一例を示す回路図である。上記のようにコンパレータ素子３１は、１０ビットのデータを比較する。ラッチ出力Ａとカウンタ出力Ｂにおいて、１ビット目のデータをそれぞれラッチ出力Ａ［１］、カウンタ出力Ｂ［１］とし、１０ビット目のデータをラッチ出力Ａ［１０］、カウンタ出力Ｂ［１０］とする。

コンパレータ素子３１は、複数の１ビットコンパレータ１１０と、ＮＡＮＤ回路１５０と、インバータ１６０とを備えている。コンパレータ素子３１は、１０ビットのデータを比較するため、１０個の１ビットコンパレータ１１０を備えている。また、１ビットコンパレータ１１０の数は、ラッチ出力Ａのビット数、つまり、階調ビット数に応じた数となる。１ビットコンパレータ１１０の回路構成は同様になっている。図２では、２ビット目から９ビット目のデータについては、１ビットコンパレータ１１０が省略されている。以下の説明では、主として、ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とを比較する１ビットコンパレータ１１０について説明を行う。

１ビットコンパレータ１１０は、ＮＯＲ回路１１１と、ＮＡＮＤ回路１１２と、インバータ１１３と、ＮＡＮＤ回路１１４と、を備えている。ＮＯＲ回路１１１には１ビット目のラッチ出力Ａ［１］とカウンタ出力Ｂ［１］が入力されている。ＮＯＲ回路１１１はラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とのＮＯＲ（否定論理和）をインバータ１１３に出力する。インバータ１１３は、ＮＯＲ回路１１１の出力を反転して、ＮＡＮＤ回路１１４に出力する。

ＮＡＮＤ回路１１２には１ビット目のラッチ出力Ａ［１］とカウンタ出力Ｂ［１］が入力されている。ＮＡＮＤ回路１１２はラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とのＮＡＮＤ（否定論理積）をＮＡＮＤ回路１１４に出力する。ＮＡＮＤ回路１１４には、ＮＡＮＤ回路１１２の出力と、インバータ１１３の出力とが入力されている。ＮＡＮＤ回路１１４はＮＡＮＤ回路１１２の出力と、インバータ１１３の出力とのＮＡＮＤ（否定論理積）を出力信号ＯＵＴ［１］として、ＮＡＮＤ回路１５０に出力する。ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との値が一致する場合、ＮＡＮＤ回路１５０の出力がハイレベルとなる。

上記のように、コンパレータ素子３１には、１０個の１ビットコンパレータ１１０が設けられている。１０個の１ビットコンパレータ１１０の出力は、ＮＡＮＤ回路１５０に入力される。例えば、１０ビット目の１ビットコンパレータ１１０は、ＮＡＮＤ回路１１４の否定論理積を出力信号ＯＵＴ［１０］としてＮＡＮＤ回路１５０に出力する。

ＮＡＮＤ回路１５０は、１０ビット分の出力信号ＯＵＴ［１］～ＯＵＴ［１０］の否定論理積をインバータ１６０に出力する。インバータ１６０は、ＮＡＮＤ回路１５０の出力を反転する。インバータ１６０から出力される信号が一致信号Ｚとなる。出力信号ＯＵＴ［１］～出力信号ＯＵＴ［１０］がハイレベルの場合、一致信号Ｚがハイレベルとなる。ラッチ出力Ａ［１］～Ａ［１０］の各ビット値が、カウンタ出力Ｂ［１］～Ｂ［１０］の各ビット値と一致する場合、一致信号Ｚがアサートされる。ラッチ出力Ａ［１］～Ａ［１０］の少なくとも１つのビット値が、カウンタ出力Ｂ［１］～Ｂ［１０］と異なる場合、一致信号Ｚがディアサートされる。

さらに、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とには、イネーブル信号ＥＮ１、ＥＮ１Ｂが入力されている。イネーブル信号ＥＮ１とイネーブル信号ＥＮ１Ｂは、図１に示したイネーブル信号ＥＮに基づいて生成されている。具体的には、図３に示すように、インバータ８１、及びインバータ８２が、極性の異なるイネーブル信号ＥＮ１Ｂとイネーブル信号ＥＮ１をそれぞれ出力する。イネーブル信号ＥＮ１Ｂは、イネーブル信号ＥＮを１回反転した信号となっている。イネーブル信号ＥＮ１はイネーブル信号ＥＮを２回反転した信号となる。よって、イネーブル信号ＥＮ１Ｂはイネーブル信号ＥＮ１を反転した信号となる。

イネーブル信号ＥＮ１がハイレベルの場合、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とが動作する。イネーブル信号ＥＮ１がローレベルの場合、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とが停止する。よって、イネーブル信号ＥＮがローレベルの場合、コンパレータ素子３１の動作が停止する。

図４は、ＮＯＲ回路１１１の回路構成を示す図である。ＮＯＲ回路１１１は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路であり、７個のトランジスタＴｒ１～Ｔｒ７を備えている。トランジスタＴｒ１～Ｔｒ３は、ｐ型ＭＯＳトランジスタである。トランジスタＴｒ４～Ｔｒ７は、ｎ型ＭＯＳトランジスタである。

トランジスタＴｒ１～トランジスタＴｒ４は直列に接続されている。具体的には、電源電位側からグランド側に向かって、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４の順で配置されている。トランジスタＴｒ４とグランドとの間には、トランジスタＴｒ５とトランジスタＴｒ６とが並列に接続されている。トランジスタＴｒ３とトランジスタＴｒ４との間の出力ノードから出力信号Ｃ［１］が出力される。また、トランジスタＴｒ３とトランジスタＴｒ４との間の出力ノードからグランドまでの間に、トランジスタＴｒ７が配置されている。

ラッチ出力Ａ［１］がトランジスタＴｒ１のゲートとトランジスタＴｒ５のゲートに入力されている。カウンタ出力Ｂ［１］がトランジスタＴｒ２のゲートとトランジスタＴｒ６のゲートに入力されている。イネーブル信号ＥＮ１がトランジスタＴｒ３のゲートとトランジスタＴｒ７のゲートに入力される。イネーブル信号ＥＮ１ＢがトランジスタＴｒ４のゲートに入力される。

したがって、イネーブル信号ＥＮ１がハイレベルの場合、ＮＯＲ回路１１１が正常に動作する。つまり、出力信号Ｃ［１］がラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との否定論理和となる。出力信号Ｃ［１］は図２のインバータ１１３に入力される。

イネーブル信号ＥＮ１がローレベルの場合、トランジスタＴｒ３、及びトランジスタＴｒ４がオフし、トランジスタＴｒ７がオンする。ＮＯＲ回路１１１が機能せず、出力信号Ｃ［１］がローレベルとなる。ＮＯＲ回路１１１において、不要なスイッチング動作を防ぐことができる。よって、電源電位からグランドに流れる電流を削減することができる。

図５は、ＮＡＮＤ回路１１２の回路構成を示す図である。ＮＡＮＤ回路１１２は、ＣＭＯＳ回路であり、７個のトランジスタＴｒ１１～Ｔｒ１７を備えている。トランジスタＴｒ１１～Ｔｒ１４は、ｐ型ＭＯＳトランジスタである。トランジスタＴｒ１５～Ｔｒ１７は、ｎ型ＭＯＳトランジスタである。

トランジスタＴｒ１４～トランジスタＴｒ１７は直列に接続されている。具体的には、グランドから電源電位に向かって、トランジスタＴｒ１７、トランジスタＴｒ１６、トランジスタＴｒ１５、トランジスタＴｒ１４の順で配置されている。トランジスタＴｒ１４と電源電位との間には、トランジスタＴｒ１１とトランジスタＴｒ１２とが並列に接続されている。トランジスタＴｒ１４とトランジスタＴｒ１５との間の出力ノードから出力信号Ｄ［１］が出力される。また、トランジスタＴｒ１４とトランジスタＴｒ１５との間の出力ノードから電源電位までの間に、トランジスタＴｒ１３が配置されている。

ラッチ出力ＡがトランジスタＴｒ１２のゲートとトランジスタＴｒ１６のゲートに入力されている。カウンタ出力ＢがトランジスタＴｒ１１のゲートとトランジスタＴｒ１７のゲートに入力されている。イネーブル信号ＥＮ１がトランジスタＴｒ１３のゲートとトランジスタＴｒ１５のゲートに入力される。イネーブル信号ＥＮ１ＢがトランジスタＴｒ１４のゲートに入力される。

したがって、イネーブル信号ＥＮ１がハイレベルの場合、ＮＡＮＤ回路１１２が正常に動作する。出力信号Ｄ［１］がラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との否定論理積となる。出力信号Ｄ［１］は図２のＮＡＮＤ回路１１４に入力される。

イネーブル信号ＥＮ１がローレベルの場合、トランジスタＴｒ１４、及びトランジスタＴｒ１５がオフし、トランジスタＴｒ１３がオンする。よって、ＮＡＮＤ回路１１２が機能せず、出力信号Ｄ［１］がハイレベルとなる。トランジスタＴｒ１４、及びトランジスタＴｒ１５がオフする。ＮＡＮＤ回路１１２において、不要なスイッチング動作を防ぐことができる。よって、電源電位からグランドに流れる電流を削減することができる。

このように、イネーブル信号ＥＮ１、ＥＮ１Ｂによって、１ビットコンパレータ１１０の動作が停止する。イネーブル信号ＥＮ１がローレベルの場合、出力信号Ｃ［１］の値が“０”となり、出力信号Ｄ［１］の値が“１”となる。つまり、ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］の値に関わらず、ＮＯＲ回路１１１の出力とＮＡＮＤ回路１１２の出力が一定となる。

イネーブル信号ＥＮ１がローレベルの場合、図２に示すＮＡＮＤ回路１１４の出力信号ＯＵＴ［１］の値が“０”となる。１０個の１ビットコンパレータ１１０がそれぞれ図４に示すＮＯＲ回路１１１と、図５に示すＮＡＮＤ回路１１２とを備えている。イネーブル信号ＥＮ１がローレベルの場合、コンパレータ回路３０から出力される一致信号Ｚがローレベルとなる。よって、一致信号Ｚは、ラッチ出力Ａとカウンタ出力Ｂが一致している時にハイレベルとなる正のパルス信号となる。

上記の通り、ＦＦ回路３３から出力される出力信号ＯＵＴがコンパレータ素子３１の動作を停止するイネーブル信号ＥＮとなる。コンパレータ回路３０はＦＦ回路３３が生成したイネーブル信号ＥＮによりスイッチング動作を停止する自己ゲート機能を有している。コンパレータ素子３１の動作を適切なタイミングで停止させることができる。コンパレータ素子３１が正のパルスを出力した後、動作を停止する。これにより、消費電力を低減することができる。

さらに、コンパレータ素子３１におけるスイッチング動作を防ぐことができる。よって、スイッチング動作に起因するノイズを抑制することができるため、信頼性を向上することができる。

図６は、比較例にかかるコンパレータ回路３０を有する駆動回路を示す。なお、ラッチ回路１０、カウンタ２０、コンパレータ素子３１の基本的な動作については、図１と同様であるため、詳細な説明を省略する。例えば、コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂが一致したことを示す一致信号Ｚを出力する。一致信号Ｚは、正のパルスとなっている。

図６に示すコンパレータ回路３０では、ＦＦ回路３３からの出力信号がイネーブル信号として用いられていない。よって、ラッチ出力Ａとカウンタ出力Ｂとが一致した後も、コンパレータ素子３１が比較動作を行っている。よって、コンパレータ素子３１の消費電力が、図１に示す構成よりも増加してしまう。

これに対して、図１に示すコンパレータ回路３０では、コンパレータ素子３１がコンパレータ回路３０からのイネーブル信号ＥＮに応じて、動作を停止する。よって、コンパレータ回路３０での消費電力を低減することができる。

本実施の形態にかかるコンパレータ回路３０、及び駆動回路１００により，液晶表示装置の消費電力の削減が可能となる。例えば、１２０Ｈｚのフレームレートで、ＷＵＸＧＡのＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ－Ｓｉｌｉｃｏｎ）デバイスに駆動回路１００を適用したとする。この場合、デバイスの消費電力を１１８８ｍＷから１１２６ｍＷに削減することができる。つまり、５．３％（＝６２ｍＷ）の消費電力を削減することが可能となる。

図７を用いて、コンパレータ回路３０を駆動回路に適用した液晶表示装置２００の構成について説明する。液晶表示装置２００は、ＬＣＯＳディスプレイである。図７は、ＬＣＯＳディスプレイのバックプレーンを示すブロック図である。

液晶表示装置２００は、画素表示部５０と、垂直駆動回路２と、水平駆動回路３とを備えている。水平駆動回路３は、図１で示した駆動回路１００を有している。具体的には、水平駆動回路３は、１ライン分の画素数に応じたｍ（ｍは２以上の整数）個の駆動回路１００を有している。

画素表示部５０には、複数本のデータ線６と、複数本のゲート線８と、複数の画素４２とが設けられている。複数本のデータ線６は互いに平行に配置されている。複数本のゲート線８は、互いに平行に配置されている。複数本のデータ線６と、複数本のゲート線８とは互いに交差するように配置されている。ゲート線８は行走査線となる。

液晶表示装置２００は、２本を１組として、複数組のデータ線６を備えている。液晶表示装置２００は、１組のデータ線６を用いて画素４２を反転駆動する。以下、１組のデータ線６のうち、正極側のデータ線６をデータ線６ａとして、負極側のデータ線６をデータ線６ｂとする。また、スイッチ１及び映像信号線５についても、同様にスイッチ１ａ、スイッチ１ｂ、及び映像信号線５ａ、５ｂとして、極性を識別する。極性反転するために、２系統のデータ線６、スイッチ１、及び映像信号線５が設けられている。

データ線６とゲート線８との交差部に画素４２が配置されている。画素４２はマトリクス状（行列状）に配置されている。各画素４２は、１組のデータ線６と１本のゲート線８とによって駆動される。例えば、ゲート線８がｎ本、データ線６が２ｍ本とすると、画素４２はｎ行×ｍ列のマトリクス状に配列されている。なお、ｍ、ｎはそれぞれ２以上の整数である。画素４２は、液晶を駆動するための画素駆動回路や画素電極などを備えている。

垂直駆動回路２は、複数本のゲート線８を水平走査期間毎に選択する垂直方向駆動を行う。垂直駆動回路２は、複数本のゲート線８に走査信号を供給する。つまり、垂直駆動回路２は、１行目からｎ行目のゲート線８を順次選択するように、走査信号を供給する。これにより、１行毎に画素４２が順次選択されていく。１垂直走査期間内に全てのゲート線８が選択される。選択された１行の画素４２では、映像信号の書き込みが可能となる。

水平駆動回路３は、複数のスイッチ１を水平走査期間内で駆動する水平方向駆動を行う。これにより、複数本のデータ線６に映像信号が供給される。上記のように、２本のデータ線６ａ、６ｂが１組として、画素４２に接続されている。よって、１行の画素４２に対して、２本のデータ線６ａ、６ｂが共通に接続されている。

データ線６ａは、スイッチ１ａを介して、映像信号線５ａに接続されている。データ線６ｂは、スイッチ１ｂを介して、映像信号線５ｂに接続されている。映像信号線５ａには、正極側の映像信号ＲＡＭＰ＋が供給されている。映像信号線５ｂには、負極側の映像信号ＲＡＭＰ－が供給されている。水平駆動回路３は、スイッチ１ａ、スイッチ１ｂを制御する。

よって、１組のデータ線６ａ、６ｂの一方のデータ線６ａには、正極性の映像信号ＲＡＭＰ＋が供給され、他方のデータ線６ｂには、負極性の映像信号ＲＡＭＰ－が供給される。正極性の映像信号ＲＡＭＰ＋は、共通電極線の共通電位に対して正電圧となり、負極性の映像信号ＲＡＭＰ－は、共通電極線の共通電位に対して負電圧となる。水平駆動回路３は、選択された１行の画素４２に対して、それぞれ正極性の映像信号ＲＡＭＰ＋、負極性の映像信号ＲＡＭＰ－を供給することができる。水平駆動回路３は、それぞれのスイッチ１を水平走査期間内で複数回オンオフする。よって、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に供給される。

具体的には、水平駆動回路３は、ラッチ回路３１０と、カウンタ３２０と、コンパレータ回路３３０と、シフトレジスタ３６０と、バッファ３７０と、を備えている。ラッチ回路３１０は、図１のラッチ回路１０に対応している。つまり、ラッチ回路３１０は、ｍ列分のラッチ回路１０を備えている。ラッチ回路３１０は、１～ｍ列目の画素４２の画像データＤＡＴＡを保持する。

コンパレータ回路３３０は、図１のコンパレータ回路３０に対応している。つまり、コンパレータ回路３３０は、ｍ列分のコンパレータ回路３０を有している。図１に示すコンパレータ回路３０からの出力信号ＯＵＴがスイッチ１を制御する。カウンタ３２０は、図１のカウンタ２０に対応している。したがって、カウンタ３２０はカウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに応じたカウント動作を行う。

シフトレジスタ３６０は水平クロックＨＣＬＯＣＫに応じて、ｍ列分の画像データＤＡＴＡを順次伝送する。シフトレジスタ３６０は、ｍ列分の画像データＤＡＴＡを保持したら、ラッチ回路３１０に出力する。ラッチ回路３１０は、ラッチ信号ＬＡＴＣＨに応じて、各列の画像データＤＡＴＡを保持する。

コンパレータ回路３３０は、図１で示したように、ラッチ出力Ａとカウンタ出力Ｂとを比較する。コンパレータ回路３３０は、スイッチ１ａ、スイッチ１ｂのペアを制御する。コンパレータ回路３３０の出力信号に応じてスイッチ１ａ、スイッチ１ｂのペアが開閉する。最初は、全てのスイッチ１のペアは閉じているため、映像信号が画素４２に供給されない。コンパレータ回路３３０の出力信号がアサートされると、対応するスイッチ１が開く。これにより、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に印加される。液晶表示装置２００が、画像データＤＡＴＡに応じた階調表示を行うことができる。

バッファ３７０は、外部コントローラから出力される各種信号をバッファする。画素表示部５０の列数が多いため、バッファ３７０は重い負荷を駆動するために使用される。例えば、水平クロック信号ＨＣＬＯＣＫは、バッファ３７０を介してシフトレジスタ３６０に入力される。同様に、ラッチ信号ＬＡＴＣＨは、バッファ３７０を介して、ラッチ回路３１０に入力されている。カウンタ３２０からのカウンタ出力は、バッファ３７０を介してコンパレータ回路３３０に入力されている。コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫはバッファ３７０を介して、コンパレータ回路３３０に入力されている。

本実施の形態では、コンパレータ回路３３０が図１に示すコンパレータ回路３０を備えている。よって、コンパレータ回路３３０の消費電力を削減することができる。さらに、ノイズを抑制することができるため、信頼性を向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限られたものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ スイッチ
２ 垂直駆動回路
３ 水平駆動回路
６ データ線
８ ゲート線
４２ 画素
５０ 画素表示部
１００ 駆動回路
１０ ラッチ回路
２０ カウンタ
３０ コンパレータ回路
３１ コンパレータ素子
３３ ＦＦ回路
３４ インバータ
３５ ＯＲ回路
３６ 内部信号生成回路
２００ 液晶表示装置
３１０ ラッチ回路
３２０ カウンタ
３３０ コンパレータ回路
３６０ シフトレジスタ
３７０ バッファ

Claims (5)

1. 第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、
   コンパレータクロック信号に基づいて、データ入力端子のデータを保持するとともに、前記コンパレータ素子の動作を停止するためのイネーブル信号を出力するフリップフロップ回路と、
   前記一致信号と、前記フリップフロップ回路からの出力信号とに基づいて、前記データ入力端子に内部信号を出力する内部信号生成回路と、を備えたコンパレータ回路。
2. 前記フリップフロップ回路の反転出力端子からの反転出力信号が前記イネーブル信号となる請求項１に記載のコンパレータ回路。
3. 前記内部信号生成回路は、
   前記反転出力信号が入力されるインバータと、
   前記インバータからの信号と前記一致信号との論理和を出力するＯＲ回路と、を備えた請求項２に記載のコンパレータ回路。
4. 前記コンパレータ素子が、電源電位とグラントとの間に直列接続されたＰＭＯＳトランジスタ及びＭＯＳトランジスタを備え、
   前記ＰＭＯＳトランジスタと前記ＭＯＳトランジスタとが、前記イネーブル信号に応じて動作する請求項１～３のいずれか１項に記載のコンパレータ回路。
5. 請求項１～４のいずれか１項に記載のコンパレータ回路と、
   画像データを保持して、前記第１入力信号として前記コンパレータ素子に出力するラッチ回路と、
   カウンタクロック信号に応じてカウント動作を行い、カウンタ値を前記第２入力信号として出力するカウンタと、を備えた液晶表示装置の駆動回路。

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