WO2022249584A1 - コンパレータ回路、及び駆動回路 - Google Patents

コンパレータ回路、及び駆動回路 Download PDF

Info

Publication number
WO2022249584A1
WO2022249584A1 PCT/JP2022/006204 JP2022006204W WO2022249584A1 WO 2022249584 A1 WO2022249584 A1 WO 2022249584A1 JP 2022006204 W JP2022006204 W JP 2022006204W WO 2022249584 A1 WO2022249584 A1 WO 2022249584A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
signal
comparator
output
outputs
Prior art date
Application number
PCT/JP2022/006204
Other languages
English (en)
French (fr)
Inventor
マルタ ディナタ アンワル
Original Assignee
株式会社Ｊｖｃケンウッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社Ｊｖｃケンウッド filed Critical 株式会社Ｊｖｃケンウッド
Priority to EP22773374.8A priority Critical patent/EP4350994A1/en
Priority to CN202280003135.6A priority patent/CN115699578A/zh
Priority to US17/955,190 priority patent/US11996841B2/en
Publication of WO2022249584A1 publication Critical patent/WO2022249584A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/19—Monitoring patterns of pulse trains
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present disclosure relates to comparator circuits and drive circuits.
  • Patent Document 1 discloses a horizontal driving circuit for a liquid crystal display device.
  • the comparator compares the counter output and the pixel value of the digital image data.
  • the comparator outputs a matching pulse to the D-type flip-flop circuit to indicate that both have matched.
  • the positive polarity switch and the negative polarity switch are switched in conjunction with the output of the D-type flip-flop.
  • Patent Document 1 even after the counter output and the digital image data match, the comparator performs a comparison operation to compare the counter output and the digital image data. In other words, the switching operation continues even after the comparator outputs the coincidence pulse. Therefore, there is a problem when power consumption in the comparator increases.
  • the present disclosure has been made in view of the above points, and aims to provide a low power consumption comparator circuit and a drive circuit.
  • the comparator circuit includes a comparator element that outputs a match signal indicating whether or not the value of the first input signal and the value of the second input signal match, and the comparator clock signal that outputs data.
  • a flip-flop circuit that holds data of an input terminal and outputs an enable signal for stopping the operation of the comparator element; and the data input based on the match signal and an output signal from the flip-flop circuit. and an internal signal generation circuit that outputs an internal signal to a terminal.
  • FIG. 3 is a circuit diagram showing the configuration of a drive circuit using a comparator circuit
  • FIG. 4 is a circuit diagram showing the configuration of a comparator element
  • FIG. 4 is a circuit diagram showing polarities of enable signals EN1 and EN1B
  • FIG. 3 is a circuit diagram of a NOR circuit 111
  • FIG. 3 is a circuit diagram of a NAND circuit 112
  • FIG. 3 is a circuit diagram showing the configuration of a comparator circuit according to a comparative example
  • 1 is a diagram showing a configuration of a liquid crystal display device using a drive circuit
  • FIG. 4 is a circuit diagram showing the configuration of a comparator element
  • FIG. 4 is a circuit diagram showing polarities of enable signals EN1 and EN1B
  • FIG. 3 is a circuit diagram of a NOR circuit 111
  • FIG. 3 is a circuit diagram of a NAND circuit 112
  • FIG. FIG. 3 is a circuit diagram showing the configuration of a comparator circuit according to a comparative
  • FIG. 1 is a circuit diagram showing a drive circuit 100 with a comparator circuit 30. As shown in FIG. Specifically, the drive circuit shown in FIG. 1 is a horizontal drive circuit for one column of pixels of a liquid crystal display device.
  • the drive circuit 100 includes a latch circuit 10, a counter 20, and a comparator circuit 30.
  • a latch signal LATCH and image data DATA are input to the latch circuit 10 .
  • the latch circuit 10 latches 10-bit image data DATA in response to a latch signal LATCH.
  • the latch circuit 10 outputs the latched image data DATA to the comparator circuit 30 in parallel. Assume that the image data DATA output from the latch circuit 10 is a latch output A.
  • FIG. The latch output A is 10-bit parallel data.
  • a counter clock signal CNT_CLOCK and a counter reset signal CNT_RST are input to the counter 20 .
  • the counter 20 performs a count operation in synchronization with the counter clock signal CNT_CLOCK. For example, the counter 20 counts up the count value at the clock frequency of the counter clock signal CNT_CLOCK.
  • the counter 20 outputs a count value obtained by the counting operation to the comparator circuit 30 .
  • the counter 20 resets the count value to the initial value in response to the counter reset signal CNT_RST.
  • the counter reset signal CNT_RST corresponds to the horizontal scanning frequency.
  • the output of counter 20 is 10 bits. Therefore, the counter 20 counts up the count value from 0 to 1,023.
  • the counter 20 outputs a 10-bit count value to the comparator circuit 30 .
  • a counter output B is the count value output from the counter 20 .
  • the counter output B is 10-bit parallel data.
  • the comparator circuit 30 includes a comparator element 31 , an FF (flip-flop) circuit 33 and an internal signal generation circuit 36 .
  • the internal signal generation circuit 36 has an inverter 34 and an OR circuit 35 .
  • the comparator element 31 compares the latch output A and the counter output B. Comparator element 31 generates match signal Z indicating that latch output A and counter output B match. Comparator element 31 outputs coincidence signal Z to OR circuit 35 .
  • Each of the latch output A and the counter output B is 10-bit parallel data. Comparator element 31 compares each bit of latch output A and counter output B. FIG. Comparator element 31 determines that latch output A and counter output B match when all bits of latch output A and counter output B match.
  • the comparator element 31 asserts the match signal Z when the latch output A and the counter output B match. Comparator element 31 deasserts match signal Z when latch output A and counter output B are different. Therefore, the match signal Z becomes a positive pulse signal that becomes high level when the latch output A and the counter output B match.
  • the internal signal generation circuit 36 generates an internal signal Z1 based on the output signal OUT from the FF circuit 33 and the match signal Z.
  • the internal signal generation circuit 36 outputs the internal signal Z1 to the FF circuit 33 .
  • the FF circuit 33 is a D-type flip-flop circuit.
  • the FF circuit 33 has a data input terminal D, a clock input terminal CK, a non-inverted output terminal Q, and an inverted output terminal QB.
  • the output of the internal signal generation circuit 36 is connected to the data input terminal D.
  • the internal signal Z1 from the OR circuit 35 is input to the data input terminal D.
  • a comparator clock signal CMP_CLOCK from the outside is input to the clock input terminal CK.
  • the FF circuit 33 samples and holds the data value of the data input terminal D according to the comparator clock signal CMP_CLOCK.
  • the FF circuit 33 holds a 1-bit value.
  • a non-inverted output signal corresponding to the data value held by the FF circuit 33 is output from the non-inverted output terminal Q.
  • the FF circuit 33 outputs an inverted output signal obtained by inverting the non-inverted output signal from an inverted output terminal QB.
  • the inverted output signal becomes the output signal OUT from the comparator circuit 30 .
  • the non-inverted output signal becomes high level and the inverted output signal becomes low level.
  • the non-inverted output signal becomes low level and the inverted output signal becomes high level.
  • the output signal OUT of the FF circuit 33 is input to the FF circuit 33 via the inverter 34.
  • the inverter 34 inverts the output signal OUT from the FF circuit 33 and outputs it to the OR circuit 35 .
  • OR circuit 35 outputs the logical sum of the output from inverter 34 and match signal Z as internal signal Z1.
  • OR circuit 35 outputs internal signal Z1 to data input terminal D of FF circuit 33 .
  • a comparator reset signal CMP_RST is input to the FF circuit 33 .
  • the FF circuit 33 resets the held data according to the comparator reset signal CMP_RST. As a result, the data value held in the FF circuit 33 becomes zero.
  • the comparator reset signal CMP_RST the inverted output signal becomes high level and the non-inverted output signal becomes low level.
  • the FF circuit 33 After being reset by the comparator reset signal CMP_RST, the FF circuit 33 samples the value of the internal signal Z1 according to the comparator clock signal CMP_CLOCK. Therefore, the output signal OUT output from the inverted output terminal QB becomes a negative step signal when the internal signal Z1 is at high level.
  • the output signal OUT from the inverting output terminal of the FF circuit 33 becomes the enable signal EN for controlling the comparator element 31 . That is, the output signal OUT is input to the comparator element 31 as the enable signal EN.
  • Comparator element 31 stops operating in response to enable signal EN. Specifically, when the enable signal is at high level, the comparator element 31 normally performs the comparison operation, and when the enable signal is at low level, the comparator element 31 stops the comparison operation. Comparator element 31 compares latch output A and counter output B when enable signal EN is at a high level. When the enable signal EN is at the low level, the comparator element 31 does not compare the latch output A and the counter output B, and the coincidence signal Z is fixed at the low level.
  • the comparator element 31 stops operating. That is, the output signal OUT, which is a negative step signal, causes the comparator element 31 to stop. Specifically, after the comparator element 31 outputs a positive pulse signal as the coincidence signal Z, the comparator element 31 stops operating. As a result, switching operation in the comparator element 31 can be prevented, so that power consumption can be reduced.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the comparator element 31.
  • comparator element 31 compares 10-bit data.
  • the 1st bit data is latch output A[1] and counter output B[1], respectively
  • the 10th bit data is latch output A[10] and counter output B[10].
  • the comparator element 31 includes a plurality of 1-bit comparators 110 , NAND circuits 150 and inverters 160 .
  • the comparator element 31 includes ten 1-bit comparators 110 for comparing 10-bit data.
  • the number of 1-bit comparators 110 corresponds to the number of bits of the latch output A, that is, the number of gradation bits.
  • the circuit configuration of the 1-bit comparator 110 is the same. In FIG. 2, the 1-bit comparator 110 is omitted for the data of the 2nd to 9th bits.
  • the 1-bit comparator 110 that compares the latch output A[1] and the counter output B[1] will be mainly described.
  • the 1-bit comparator 110 includes a NOR circuit 111, a NAND circuit 112, an inverter 113, and a NAND circuit 114.
  • the NOR circuit 111 receives the latch output A[1] of the first bit and the counter output B[1].
  • NOR circuit 111 outputs to inverter 113 the NOR (negative logical sum) of latch output A[1] and counter output B[1].
  • Inverter 113 inverts the output of NOR circuit 111 and outputs it to NAND circuit 114 .
  • the NAND circuit 112 receives the latch output A[1] of the first bit and the counter output B[1]. NAND circuit 112 outputs the NAND (negative logical product) of latch output A[1] and counter output B[1] to NAND circuit 114 . The output of the NAND circuit 112 and the output of the inverter 113 are input to the NAND circuit 114 . The NAND circuit 114 outputs the NAND (negative logical product) of the output of the NAND circuit 112 and the output of the inverter 113 to the NAND circuit 150 as the output signal OUT[1]. When the values of latch output A[1] and counter output B[1] match, the output of NAND circuit 150 becomes high level.
  • the comparator element 31 is provided with ten 1-bit comparators 110 .
  • the outputs of ten 1-bit comparators 110 are input to NAND circuit 150 .
  • the 1-bit comparator 110 of the 10th bit outputs the NAND circuit 114 to the NAND circuit 150 as the output signal OUT[10].
  • the NAND circuit 150 outputs to the inverter 160 the NAND of the 10-bit output signals OUT[1] to OUT[10].
  • Inverter 160 inverts the output of NAND circuit 150 .
  • a match signal Z is output from the inverter 160 . When the output signals OUT[1] to OUT[10] are at high level, the match signal Z is at high level.
  • a match signal Z is asserted when the bit values of the latch outputs A[1]-A[10] match the bit values of the counter outputs B[1]-B[10]. Match signal Z is deasserted if the bit value of at least one of the latch outputs A[1]-A[10] is different from the counter outputs B[1]-B[10].
  • enable signals EN1 and EN1B are input to the NOR circuit 111 and the NAND circuit 112, respectively.
  • Enable signal EN1 and enable signal EN1B are generated based on enable signal EN shown in FIG. Specifically, as shown in FIG. 3, inverters 81 and 82 output enable signals EN1B and EN1 having different polarities, respectively.
  • the enable signal EN1B is a signal obtained by inverting the enable signal EN once.
  • the enable signal EN1 is a signal obtained by inverting the enable signal EN twice. Therefore, the enable signal EN1B becomes a signal obtained by inverting the enable signal EN1.
  • the NOR circuit 111 and the NAND circuit 112 operate.
  • the enable signal EN1 is at low level, the NOR circuit 111 and the NAND circuit 112 are stopped. Therefore, when the enable signal EN is at low level, the operation of the comparator element 31 is stopped.
  • FIG. 4 is a diagram showing the circuit configuration of the NOR circuit 111.
  • the NOR circuit 111 is a CMOS (Complementary Metal-Oxide-Semiconductor) circuit and includes seven transistors Tr1 to Tr7.
  • Transistors Tr1 to Tr3 are p-type MOS transistors.
  • Transistors Tr4 to Tr7 are n-type MOS transistors.
  • the transistors Tr1 to Tr4 are connected in series. Specifically, the transistors Tr1, Tr2, Tr3, and Tr4 are arranged in this order from the power supply potential side toward the ground side. Transistors Tr5 and Tr6 are connected in parallel between the transistor Tr4 and the ground. An output signal C[1] is output from an output node between the transistors Tr3 and Tr4. A transistor Tr7 is arranged between the output node between the transistors Tr3 and Tr4 and the ground.
  • the latch output A[1] is input to the gates of the transistors Tr1 and Tr5.
  • a counter output B[1] is input to the gates of the transistors Tr2 and Tr6.
  • An enable signal EN1 is input to the gates of the transistors Tr3 and Tr7.
  • An enable signal EN1B is input to the gate of transistor Tr4.
  • the NOR circuit 111 operates normally. That is, the output signal C[1] is the NOR of the latch output A[1] and the counter output B[1]. Output signal C[1] is input to inverter 113 in FIG.
  • the transistors Tr3 and Tr4 are turned off, and the transistor Tr7 is turned on.
  • the NOR circuit 111 does not function, and the output signal C[1] becomes low level. Unnecessary switching operations can be prevented in the NOR circuit 111 . Therefore, the current flowing from the power supply potential to the ground can be reduced.
  • FIG. 5 is a diagram showing the circuit configuration of the NAND circuit 112. As shown in FIG.
  • the NAND circuit 112 is a CMOS circuit and includes seven transistors Tr11 to Tr17.
  • Transistors Tr11 to Tr14 are p-type MOS transistors.
  • Transistors Tr15 to Tr17 are n-type MOS transistors.
  • the transistors Tr14 to Tr17 are connected in series. Specifically, the transistors Tr17, Tr16, Tr15, and Tr14 are arranged in this order from the ground toward the power supply potential. Transistors Tr11 and Tr12 are connected in parallel between the transistor Tr14 and the power supply potential. An output signal D[1] is output from an output node between the transistors Tr14 and Tr15. A transistor Tr13 is arranged between the output node between the transistors Tr14 and Tr15 and the power supply potential.
  • the latch output A is input to the gates of the transistors Tr12 and Tr16.
  • a counter output B is inputted to the gate of the transistor Tr11 and the gate of the transistor Tr17.
  • An enable signal EN1 is input to the gates of the transistors Tr13 and Tr15.
  • An enable signal EN1B is input to the gate of transistor Tr14.
  • Output signal D[1] is the NAND of latch output A[1] and counter output B[1]. Output signal D[1] is input to NAND circuit 114 in FIG.
  • the transistors Tr14 and Tr15 are turned off, and the transistor Tr13 is turned on. Therefore, the NAND circuit 112 does not function, and the output signal D[1] becomes high level. The transistors Tr14 and Tr15 are turned off. Unnecessary switching operations can be prevented in the NAND circuit 112 . Therefore, the current flowing from the power supply potential to the ground can be reduced.
  • the operation of the 1-bit comparator 110 is stopped by the enable signals EN1 and EN1B.
  • the enable signal EN1 is low level, the value of the output signal C[1] becomes "0" and the value of the output signal D[1] becomes "1". That is, regardless of the values of the latch output A[1] and the counter output B[1], the output of the NOR circuit 111 and the output of the NAND circuit 112 are constant.
  • Ten 1-bit comparators 110 each include a NOR circuit 111 shown in FIG. 4 and a NAND circuit 112 shown in FIG.
  • the match signal Z output from the comparator circuit 30 is at low level. Therefore, the match signal Z becomes a positive pulse signal that becomes high level when the latch output A and the counter output B match.
  • the output signal OUT output from the FF circuit 33 becomes the enable signal EN for stopping the operation of the comparator element 31 .
  • the comparator circuit 30 has a self-gate function of stopping the switching operation by the enable signal EN generated by the FF circuit 33 .
  • the operation of the comparator element 31 can be stopped at appropriate timing. After the comparator element 31 outputs a positive pulse, it stops operating. Thereby, power consumption can be reduced.
  • the switching operation in the comparator element 31 can be prevented. Therefore, noise caused by the switching operation can be suppressed, and reliability can be improved.
  • FIG. 6 shows a drive circuit having a comparator circuit 30 according to a comparative example. Since the basic operations of the latch circuit 10, the counter 20, and the comparator element 31 are the same as those in FIG. 1, detailed description thereof will be omitted. For example, the comparator element 31 outputs a match signal Z indicating that the latch output A and the counter output B match. The coincidence signal Z is a positive pulse.
  • the output signal from the FF circuit 33 is not used as an enable signal. Therefore, even after the latch output A and the counter output B match, the comparator element 31 performs the comparison operation. Therefore, the power consumption of the comparator element 31 is increased compared to the configuration shown in FIG.
  • the comparator element 31 stops operating in response to the enable signal EN from the comparator circuit 30 . Therefore, power consumption in the comparator circuit 30 can be reduced.
  • the power consumption of the liquid crystal display device can be reduced by the comparator circuit 30 and the drive circuit 100 according to the present embodiment.
  • the driving circuit 100 is applied to a WUXGA LCOS (Liquid Crystal On-Silicon) device at a frame rate of 120 Hz.
  • FIG. 7 is a block diagram showing the backplane of an LCOS display.
  • the liquid crystal display device 200 includes a pixel display section 50, a vertical drive circuit 2, and a horizontal drive circuit 3.
  • the horizontal drive circuit 3 has the drive circuit 100 shown in FIG. Specifically, the horizontal driving circuit 3 has m (m is an integer equal to or greater than 2) driving circuits 100 corresponding to the number of pixels for one line.
  • a plurality of data lines 6 , a plurality of gate lines 8 , and a plurality of pixels 42 are provided in the pixel display section 50 .
  • a plurality of data lines 6 are arranged parallel to each other.
  • a plurality of gate lines 8 are arranged parallel to each other.
  • a plurality of data lines 6 and a plurality of gate lines 8 are arranged so as to cross each other.
  • the gate line 8 becomes a row scanning line.
  • the liquid crystal display device 200 has a plurality of sets of data lines 6, with two lines as one set.
  • the liquid crystal display device 200 reversely drives the pixels 42 using one set of data lines 6 .
  • the data line 6 on the positive side of one set of data lines 6 will be referred to as a data line 6a
  • the data line 6 on the negative side will be referred to as a data line 6b.
  • the polarities of the switches 1 and the video signal lines 5 are identified as switches 1a, 1b, and video signal lines 5a and 5b.
  • Two systems of data lines 6, switches 1, and video signal lines 5 are provided for polarity reversal.
  • a pixel 42 is arranged at the intersection of the data line 6 and the gate line 8 .
  • the pixels 42 are arranged in a matrix (rows and columns).
  • Each pixel 42 is driven by one set of data lines 6 and one gate line 8 .
  • the pixels 42 are arranged in a matrix of n rows ⁇ m columns. Note that each of m and n is an integer of 2 or more.
  • the pixel 42 includes a pixel driving circuit for driving liquid crystal, a pixel electrode, and the like.
  • the vertical driving circuit 2 performs vertical driving by selecting a plurality of gate lines 8 for each horizontal scanning period.
  • the vertical driving circuit 2 supplies scanning signals to multiple gate lines 8 .
  • the vertical driving circuit 2 supplies the scanning signal so as to sequentially select the gate lines 8 from the 1st row to the nth row.
  • the pixels 42 are sequentially selected for each row. All gate lines 8 are selected within one vertical scanning period.
  • a video signal can be written to the selected row of pixels 42 .
  • the horizontal driving circuit 3 performs horizontal driving to drive the switches 1 within the horizontal scanning period. As a result, video signals are supplied to the plurality of data lines 6 . As described above, two data lines 6a, 6b are connected to the pixels 42 as a set. Therefore, two data lines 6a and 6b are commonly connected to pixels 42 in one row.
  • the data line 6a is connected to the video signal line 5a via the switch 1a.
  • the data line 6b is connected to the video signal line 5b via the switch 1b.
  • a video signal RAMP+ on the positive electrode side is supplied to the video signal line 5a.
  • a negative video signal RAMP- is supplied to the video signal line 5b.
  • the horizontal driving circuit 3 controls the switches 1a and 1b.
  • one data line 6a of the pair of data lines 6a and 6b is supplied with the positive video signal RAMP+, and the other data line 6b is supplied with the negative video signal RAMP-.
  • the positive video signal RAMP+ has a positive voltage with respect to the common potential of the common electrode line
  • the negative video signal RAMP- has a negative voltage with respect to the common potential of the common electrode line.
  • the horizontal driving circuit 3 can supply a positive video signal RAMP+ and a negative video signal RAMP- to the selected row of pixels 42, respectively.
  • the horizontal drive circuit 3 turns each switch 1 on and off multiple times within the horizontal scanning period. Therefore, the positive video signal RAMP+ and the negative video signal RAMP ⁇ are alternately supplied to the pixels 42 .
  • the horizontal drive circuit 3 includes a latch circuit 310 , a counter 320 , a comparator circuit 330 , a shift register 360 and a buffer 370 .
  • Latch circuit 310 corresponds to latch circuit 10 in FIG. That is, the latch circuit 310 includes latch circuits 10 for m columns. The latch circuit 310 holds the image data DATA of the pixels 42 on the 1st to mth columns.
  • a comparator circuit 330 corresponds to the comparator circuit 30 in FIG. That is, the comparator circuit 330 has the comparator circuits 30 for m columns.
  • the switch 1 is controlled by the output signal OUT from the comparator circuit 30 shown in FIG.
  • Counter 320 corresponds to counter 20 in FIG. Therefore, counter 320 performs a count operation according to counter clock signal CNT_CLOCK.
  • the shift register 360 sequentially transmits image data DATA for m columns according to the horizontal clock HCLOCK. After holding the image data DATA for m columns, the shift register 360 outputs it to the latch circuit 310 .
  • the latch circuit 310 holds the image data DATA of each column according to the latch signal LATCH.
  • the comparator circuit 330 compares the latch output A and the counter output B as shown in FIG.
  • a comparator circuit 330 controls a pair of switches 1a and 1b.
  • a pair of switches 1 a and 1 b opens and closes according to the output signal of the comparator circuit 330 .
  • no video signal is supplied to the pixels 42 because all switch 1 pairs are closed.
  • the output signal of comparator circuit 330 is asserted, the corresponding switch 1 is opened.
  • the positive video signal RAMP+ and the negative video signal RAMP ⁇ are alternately applied to the pixels 42 .
  • the liquid crystal display device 200 can perform gradation display according to the image data DATA.
  • the buffer 370 buffers various signals output from the external controller. Due to the large number of columns in pixel display 50, buffer 370 is used to drive heavy loads. For example, horizontal clock signal HCLOCK is input to shift register 360 via buffer 370 . Similarly, the latch signal LATCH is input to latch circuit 310 via buffer 370 . A counter output from the counter 320 is input to the comparator circuit 330 via the buffer 370 . A comparator clock signal CMP_CLOCK is input to the comparator circuit 330 via the buffer 370 .
  • the comparator circuit 330 includes the comparator circuit 30 shown in FIG. Therefore, power consumption of the comparator circuit 330 can be reduced. Furthermore, since noise can be suppressed, reliability can be improved.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本実施の形態にかかるコンパレータ回路（３０）は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子（３１）と、コンパレータクロック信号(ＣＭＰ＿ＣＬＯＣＫ)に基づいて、データ入力端子(Ｄ)のデータを保持するとともに、コンパレータ素子（３１）の動作を停止するためのイネーブル信号(ＥＮ)を出力するＦＦ回路（３３）と、一致信号(Ｚ)と、ＦＦ回路（３３）からの出力信号とに基づいて、データ入力端子(Ｄ)に内部信号(Ｚ１）を出力する内部信号生成回路と、を備えている。

Description

コンパレータ回路、及び駆動回路
　本開示は、コンパレータ回路、及び駆動回路に関する。
　特許文献１には、液晶表示装置の水平駆動回路が開示されている。特許文献１の図２では、コンパレータがカウンタ出力とデジタル画像データの画素値とを比較している。コンパレータは、両者が一致したことを示す一致パルスを、Ｄ型フリップフロップ回路に出力している。そして、正極性スイッチと負極性スイッチがＤ型フリップフロップの出力に連動して切り替わっている。
特開２０１３－１０５１６６号公報
　特許文献１では、カウンタ出力とデジタル画像データが一致した後も、コンパレータがカウンタ出力とデジタル画像データとを比較する比較動作を行っている。つまり、コンパレータが一致パルスを出力した後も、スイッチング動作を行っている。よって、コンパレータにおける消費電力が大きくなってしまうと課題がある。
　本開示は上記の点に鑑みなされたものであり、低消費電力のコンパレータ回路、及び駆動回路を提供することを目的とする。
　本実施の形態にかかるコンパレータ回路は、第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、コンパレータクロック信号に基づいて、データ入力端子のデータを保持するとともに、前記コンパレータ素子の動作を停止するためのイネーブル信号を出力するフリップフロップ回路と、前記一致信号と、前記フリップフロップ回路からの出力信号とに基づいて、前記データ入力端子に内部信号を出力する内部信号生成回路と、を備えている。
　本開示によれば、低消費電力のコンパレータ回路、及び駆動回路を提供することができる。
コンパレータ回路を用いた駆動回路の構成を示す回路図である。 コンパレータ素子の構成を示す回路図である。 イネーブル信号ＥＮ１、ＥＮ１Ｂの極性を示す回路図である。 ＮＯＲ回路１１１の回路図である。 ＮＡＮＤ回路１１２の回路図である。 比較例にかかるコンパレータ回路の構成を示す回路図である。 駆動回路を用いた液晶表示装置の構成を示す図である。
　以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本開示が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
　以下、本実施の形態にかかるコンパレータ回路とそれを用いた駆動回路について説明する。図１は、コンパレータ回路３０を備えた駆動回路１００を示す回路図である。具体的には、図１に示す駆動回路は、液晶表示装置の画素１列分の水平駆動回路である。
　駆動回路１００は、ラッチ回路１０と、カウンタ２０と、コンパレータ回路３０と、を備えている。ここでは、１０ビットの画像データＤＡＴＡが駆動回路１００に入力されている。つまり、１画素が１０２４階調（＝１０ビット）で表現される。もちろん、画像データのビット数は特に限定されるものではない。
　ラッチ回路１０には、ラッチ信号ＬＡＴＣＨと画像データＤＡＴＡとが入力されている。ラッチ回路１０は、ラッチ信号ＬＡＴＣＨに応じて、１０ビットの画像データＤＡＴＡをラッチする。ラッチ回路１０は、ラッチした画像データＤＡＴＡをコンパレータ回路３０にパラレルに出力する。ラッチ回路１０から出力される画像データＤＡＴＡをラッチ出力Ａとする。ラッチ出力Ａは、１０ビットのパラレルデータとなっている。
　カウンタ２０には、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫと、カウンタリセット信号ＣＮＴ＿ＲＳＴとが入力されている。カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに同期して、カウント動作を行う。例えば、カウンタ２０は、カウンタクロック信号ＣＮＴ＿ＣＬＯＣＫのクロック周波数で、カウント値をカウントアップする。カウンタ２０は、カウント動作によるカウント値をコンパレータ回路３０に出力する。
　また、カウンタ２０は、カウンタリセット信号ＣＮＴ＿ＲＳＴに応じて、カウント値を初期値にリセットする。なお、カウンタリセット信号ＣＮＴ＿ＲＳＴは、水平走査周波数に対応している。カウンタ２０の出力は、１０ビットとなっている。よって、カウンタ２０は、０～１０２３までカウント値をカウントアップする。カウンタ２０は、１０ビットのカウント値を、コンパレータ回路３０に出力する。カウンタ２０から出力されるカウント値をカウンタ出力Ｂとする。カウンタ出力Ｂは、１０ビットのパラレルデータとなっている。
　コンパレータ回路３０は、コンパレータ素子３１と、ＦＦ（フリップフロップ）回路３３と、内部信号生成回路３６とを備えている。内部信号生成回路３６は、インバータ３４と、ＯＲ回路３５とを備えている。
　コンパレータ素子３１は、ラッチ出力Ａと、カウンタ出力Ｂとを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂとが一致したことを示す一致信号Ｚを生成する。コンパレータ素子３１は一致信号ＺをＯＲ回路３５に出力する。ラッチ出力Ａとカウンタ出力Ｂはそれぞれ１０ビットのパラレルデータとなっている。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの各ビットを比較する。コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂの全ビットが一致した時に、ラッチ出力Ａとカウンタ出力Ｂとが一致したと判定する。
　ラッチ出力Ａとカウンタ出力Ｂとが一致している場合、コンパレータ素子３１は一致信号Ｚをアサートする。ラッチ出力Ａとカウンタ出力Ｂとが異なる場合、コンパレータ素子３１は一致信号Ｚをディアサートする。よって、一致信号Ｚは、ラッチ出力Ａとカウンタ出力Ｂが一致している時にハイレベルとなる正のパルス信号となる。
　内部信号生成回路３６は、ＦＦ回路３３からの出力信号ＯＵＴと一致信号Ｚとに基づいて、内部信号Ｚ１を生成する。内部信号生成回路３６は、内部信号Ｚ１をＦＦ回路３３に出力する。
　ＦＦ回路３３はＤ型フリップフロップ回路である。ＦＦ回路３３は、データ入力端子Ｄ、クロック入力端子ＣＫ、非反転出力端子Ｑ、反転出力端子ＱＢを備えている。内部信号生成回路３６の出力は、データ入力端子Ｄに接続されている。データ入力端子Ｄには、ＯＲ回路３５からの内部信号Ｚ１が入力される。クロック入力端子ＣＫには、外部からのコンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫが入力されている。ＦＦ回路３３は、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、データ入力端子Ｄのデータ値をサンプリングして、保持する。ＦＦ回路３３は１ビットの値を保持する。
　ＦＦ回路３３が保持したデータ値に応じた非反転出力信号を非反転出力端子Ｑから出力する。ＦＦ回路３３は、非反転出力信号を反転した反転出力信号を反転出力端子ＱＢから出力する。反転出力信号がコンパレータ回路３０からの出力信号ＯＵＴとなる。ＦＦ回路３３が保持した入力データの値が１の場合、非反転出力信号がハイレベルとなり、反転出力信号がローレベルとなる。ＦＦ回路３３が保持した入力データの値が０の場合、非反転出力信号がローレベルとなり、反転出力信号がハイレベルとなる。
　ＦＦ回路３３の出力信号ＯＵＴがインバータ３４を介して、ＦＦ回路３３に入力されている。インバータ３４は、ＦＦ回路３３からの出力信号ＯＵＴを反転して、ＯＲ回路３５に出力する。ＯＲ回路３５は、インバータ３４からの出力と一致信号Ｚとの論理和を内部信号Ｚ１として出力する。ＯＲ回路３５は内部信号Ｚ１をＦＦ回路３３のデータ入力端子Ｄに出力する。
　ＦＦ回路３３にはコンパレータリセット信号ＣＭＰ＿ＲＳＴが入力されている。ＦＦ回路３３は、コンパレータリセット信号ＣＭＰ＿ＲＳＴに応じて、保持したデータをリセットする。これにより、ＦＦ回路３３に保持されているデータ値が０となる。ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされると、反転出力信号がハイレベル、非反転出力信号がローレベルとなる。
　ＦＦ回路３３はコンパレータリセット信号ＣＭＰ＿ＲＳＴでリセットされた後、コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫに応じて、内部信号Ｚ１の値をサンプリングする。したがって、反転出力端子ＱＢから出力される出力信号ＯＵＴは、内部信号Ｚ１がハイレベルの時、負のステップ信号となる。
　さらに、ＦＦ回路３３の反転出力端子からの出力信号ＯＵＴが、コンパレータ素子３１を制御するイネーブル信号ＥＮとなる。つまり、出力信号ＯＵＴが、イネーブル信号ＥＮとして、コンパレータ素子３１に入力される。コンパレータ素子３１は、イネーブル信号ＥＮに応じて動作を停止する。具体的には、イネーブル信号がハイレベルのとき、コンパレータ素子３１が通常通り比較動作を行い、イネーブル信号がローレベルの時、コンパレータ素子３１が比較動作を停止する。イネーブル信号ＥＮがハイレベルの時、コンパレータ素子３１がラッチ出力Ａとカウンタ出力Ｂを比較する。イネーブル信号ＥＮがローレベルの時、コンパレータ素子３１がラッチ出力Ａとカウンタ出力Ｂを比較せずに、一致信号Ｚがローレベルで固定される。
　このように、ＦＦ回路３３からの出力信号ＯＵＴに応じて、コンパレータ素子３１が動作を停止する。つまり、負のステップ信号である出力信号ＯＵＴによって、コンパレータ素子３１が停止する。具体的には、コンパレータ素子３１が一致信号Ｚとして正のパルス信号を出力した後に、コンパレータ素子３１が動作を停止する。これにより、コンパレータ素子３１におけるスイッチング動作を防ぐことができるため、消費電力を削減することができる。
　図２は、コンパレータ素子３１の構成の一例を示す回路図である。上記のようにコンパレータ素子３１は、１０ビットのデータを比較する。ラッチ出力Ａとカウンタ出力Ｂにおいて、１ビット目のデータをそれぞれラッチ出力Ａ［１］、カウンタ出力Ｂ［１］とし、１０ビット目のデータをラッチ出力Ａ［１０］、カウンタ出力Ｂ［１０］とする。
　コンパレータ素子３１は、複数の１ビットコンパレータ１１０と、ＮＡＮＤ回路１５０と、インバータ１６０とを備えている。コンパレータ素子３１は、１０ビットのデータを比較するため、１０個の１ビットコンパレータ１１０を備えている。また、１ビットコンパレータ１１０の数は、ラッチ出力Ａのビット数、つまり、階調ビット数に応じた数となる。１ビットコンパレータ１１０の回路構成は同様になっている。図２では、２ビット目から９ビット目のデータについては、１ビットコンパレータ１１０が省略されている。以下の説明では、主として、ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とを比較する１ビットコンパレータ１１０について説明を行う。
　１ビットコンパレータ１１０は、ＮＯＲ回路１１１と、ＮＡＮＤ回路１１２と、インバータ１１３と、ＮＡＮＤ回路１１４と、を備えている。ＮＯＲ回路１１１には１ビット目のラッチ出力Ａ［１］とカウンタ出力Ｂ［１］が入力されている。ＮＯＲ回路１１１はラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とのＮＯＲ（否定論理和）をインバータ１１３に出力する。インバータ１１３は、ＮＯＲ回路１１１の出力を反転して、ＮＡＮＤ回路１１４に出力する。
　ＮＡＮＤ回路１１２には１ビット目のラッチ出力Ａ［１］とカウンタ出力Ｂ［１］が入力されている。ＮＡＮＤ回路１１２はラッチ出力Ａ［１］とカウンタ出力Ｂ［１］とのＮＡＮＤ（否定論理積）をＮＡＮＤ回路１１４に出力する。ＮＡＮＤ回路１１４には、ＮＡＮＤ回路１１２の出力と、インバータ１１３の出力とが入力されている。ＮＡＮＤ回路１１４はＮＡＮＤ回路１１２の出力と、インバータ１１３の出力とのＮＡＮＤ（否定論理積）を出力信号ＯＵＴ［１］として、ＮＡＮＤ回路１５０に出力する。ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との値が一致する場合、ＮＡＮＤ回路１５０の出力がハイレベルとなる。
　上記のように、コンパレータ素子３１には、１０個の１ビットコンパレータ１１０が設けられている。１０個の１ビットコンパレータ１１０の出力は、ＮＡＮＤ回路１５０に入力される。例えば、１０ビット目の１ビットコンパレータ１１０は、ＮＡＮＤ回路１１４の否定論理積を出力信号ＯＵＴ［１０］としてＮＡＮＤ回路１５０に出力する。
　ＮＡＮＤ回路１５０は、１０ビット分の出力信号ＯＵＴ［１］～ＯＵＴ［１０］の否定論理積をインバータ１６０に出力する。インバータ１６０は、ＮＡＮＤ回路１５０の出力を反転する。インバータ１６０から出力される信号が一致信号Ｚとなる。出力信号ＯＵＴ［１］～出力信号ＯＵＴ［１０］がハイレベルの場合、一致信号Ｚがハイレベルとなる。ラッチ出力Ａ［１］～Ａ［１０］の各ビット値が、カウンタ出力Ｂ［１］～Ｂ［１０］の各ビット値と一致する場合、一致信号Ｚがアサートされる。ラッチ出力Ａ［１］～Ａ［１０］の少なくとも１つのビット値が、カウンタ出力Ｂ［１］～Ｂ［１０］と異なる場合、一致信号Ｚがディアサートされる。
　さらに、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とには、イネーブル信号ＥＮ１、ＥＮ１Ｂが入力されている。イネーブル信号ＥＮ１とイネーブル信号ＥＮ１Ｂは、図１に示したイネーブル信号ＥＮに基づいて生成されている。具体的には、図３に示すように、インバータ８１、及びインバータ８２が、極性の異なるイネーブル信号ＥＮ１Ｂとイネーブル信号ＥＮ１をそれぞれ出力する。イネーブル信号ＥＮ１Ｂは、イネーブル信号ＥＮを１回反転した信号となっている。イネーブル信号ＥＮ１はイネーブル信号ＥＮを２回反転した信号となる。よって、イネーブル信号ＥＮ１Ｂはイネーブル信号ＥＮ１を反転した信号となる。
　イネーブル信号ＥＮ１がハイレベルの場合、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とが動作する。イネーブル信号ＥＮ１がローレベルの場合、ＮＯＲ回路１１１とＮＡＮＤ回路１１２とが停止する。よって、イネーブル信号ＥＮがローレベルの場合、コンパレータ素子３１の動作が停止する。
　図４は、ＮＯＲ回路１１１の回路構成を示す図である。ＮＯＲ回路１１１は、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路であり、７個のトランジスタＴｒ１～Ｔｒ７を備えている。トランジスタＴｒ１～Ｔｒ３は、ｐ型ＭＯＳトランジスタである。トランジスタＴｒ４～Ｔｒ７は、ｎ型ＭＯＳトランジスタである。
　トランジスタＴｒ１～トランジスタＴｒ４は直列に接続されている。具体的には、電源電位側からグランド側に向かって、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４の順で配置されている。トランジスタＴｒ４とグランドとの間には、トランジスタＴｒ５とトランジスタＴｒ６とが並列に接続されている。トランジスタＴｒ３とトランジスタＴｒ４との間の出力ノードから出力信号Ｃ［１］が出力される。また、トランジスタＴｒ３とトランジスタＴｒ４との間の出力ノードからグランドまでの間に、トランジスタＴｒ７が配置されている。
　ラッチ出力Ａ［１］がトランジスタＴｒ１のゲートとトランジスタＴｒ５のゲートに入力されている。カウンタ出力Ｂ［１］がトランジスタＴｒ２のゲートとトランジスタＴｒ６のゲートに入力されている。イネーブル信号ＥＮ１がトランジスタＴｒ３のゲートとトランジスタＴｒ７のゲートに入力される。イネーブル信号ＥＮ１ＢがトランジスタＴｒ４のゲートに入力される。
　したがって、イネーブル信号ＥＮ１がハイレベルの場合、ＮＯＲ回路１１１が正常に動作する。つまり、出力信号Ｃ［１］がラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との否定論理和となる。出力信号Ｃ［１］は図２のインバータ１１３に入力される。
　イネーブル信号ＥＮ１がローレベルの場合、トランジスタＴｒ３、及びトランジスタＴｒ４がオフし、トランジスタＴｒ７がオンする。ＮＯＲ回路１１１が機能せず、出力信号Ｃ［１］がローレベルとなる。ＮＯＲ回路１１１において、不要なスイッチング動作を防ぐことができる。よって、電源電位からグランドに流れる電流を削減することができる。
　図５は、ＮＡＮＤ回路１１２の回路構成を示す図である。ＮＡＮＤ回路１１２は、ＣＭＯＳ回路であり、７個のトランジスタＴｒ１１～Ｔｒ１７を備えている。トランジスタＴｒ１１～Ｔｒ１４は、ｐ型ＭＯＳトランジスタである。トランジスタＴｒ１５～Ｔｒ１７は、ｎ型ＭＯＳトランジスタである。
　トランジスタＴｒ１４～トランジスタＴｒ１７は直列に接続されている。具体的には、グランドから電源電位に向かって、トランジスタＴｒ１７、トランジスタＴｒ１６、トランジスタＴｒ１５、トランジスタＴｒ１４の順で配置されている。トランジスタＴｒ１４と電源電位との間には、トランジスタＴｒ１１とトランジスタＴｒ１２とが並列に接続されている。トランジスタＴｒ１４とトランジスタＴｒ１５との間の出力ノードから出力信号Ｄ［１］が出力される。また、トランジスタＴｒ１４とトランジスタＴｒ１５との間の出力ノードから電源電位までの間に、トランジスタＴｒ１３が配置されている。
　ラッチ出力ＡがトランジスタＴｒ１２のゲートとトランジスタＴｒ１６のゲートに入力されている。カウンタ出力ＢがトランジスタＴｒ１１のゲートとトランジスタＴｒ１７のゲートに入力されている。イネーブル信号ＥＮ１がトランジスタＴｒ１３のゲートとトランジスタＴｒ１５のゲートに入力される。イネーブル信号ＥＮ１ＢがトランジスタＴｒ１４のゲートに入力される。
　したがって、イネーブル信号ＥＮ１がハイレベルの場合、ＮＡＮＤ回路１１２が正常に動作する。出力信号Ｄ［１］がラッチ出力Ａ［１］とカウンタ出力Ｂ［１］との否定論理積となる。出力信号Ｄ［１］は図２のＮＡＮＤ回路１１４に入力される。
　イネーブル信号ＥＮ１がローレベルの場合、トランジスタＴｒ１４、及びトランジスタＴｒ１５がオフし、トランジスタＴｒ１３がオンする。よって、ＮＡＮＤ回路１１２が機能せず、出力信号Ｄ［１］がハイレベルとなる。トランジスタＴｒ１４、及びトランジスタＴｒ１５がオフする。ＮＡＮＤ回路１１２において、不要なスイッチング動作を防ぐことができる。よって、電源電位からグランドに流れる電流を削減することができる。
　このように、イネーブル信号ＥＮ１、ＥＮ１Ｂによって、１ビットコンパレータ１１０の動作が停止する。イネーブル信号ＥＮ１がローレベルの場合、出力信号Ｃ［１］の値が“０”となり、出力信号Ｄ［１］の値が“１”となる。つまり、ラッチ出力Ａ［１］とカウンタ出力Ｂ［１］の値に関わらず、ＮＯＲ回路１１１の出力とＮＡＮＤ回路１１２の出力が一定となる。
　イネーブル信号ＥＮ１がローレベルの場合、図２に示すＮＡＮＤ回路１１４の出力信号ＯＵＴ［１］の値が“０”となる。１０個の１ビットコンパレータ１１０がそれぞれ図４に示すＮＯＲ回路１１１と、図５に示すＮＡＮＤ回路１１２とを備えている。イネーブル信号ＥＮ１がローレベルの場合、コンパレータ回路３０から出力される一致信号Ｚがローレベルとなる。よって、一致信号Ｚは、ラッチ出力Ａとカウンタ出力Ｂが一致している時にハイレベルとなる正のパルス信号となる。
　上記の通り、ＦＦ回路３３から出力される出力信号ＯＵＴがコンパレータ素子３１の動作を停止するイネーブル信号ＥＮとなる。コンパレータ回路３０はＦＦ回路３３が生成したイネーブル信号ＥＮによりスイッチング動作を停止する自己ゲート機能を有している。コンパレータ素子３１の動作を適切なタイミングで停止させることができる。コンパレータ素子３１が正のパルスを出力した後、動作を停止する。これにより、消費電力を低減することができる。
　さらに、コンパレータ素子３１におけるスイッチング動作を防ぐことができる。よって、スイッチング動作に起因するノイズを抑制することができるため、信頼性を向上することができる。
　図６は、比較例にかかるコンパレータ回路３０を有する駆動回路を示す。なお、ラッチ回路１０、カウンタ２０、コンパレータ素子３１の基本的な動作については、図１と同様であるため、詳細な説明を省略する。例えば、コンパレータ素子３１は、ラッチ出力Ａとカウンタ出力Ｂが一致したことを示す一致信号Ｚを出力する。一致信号Ｚは、正のパルスとなっている。
　図６に示すコンパレータ回路３０では、ＦＦ回路３３からの出力信号がイネーブル信号として用いられていない。よって、ラッチ出力Ａとカウンタ出力Ｂとが一致した後も、コンパレータ素子３１が比較動作を行っている。よって、コンパレータ素子３１の消費電力が、図１に示す構成よりも増加してしまう。
　これに対して、図１に示すコンパレータ回路３０では、コンパレータ素子３１がコンパレータ回路３０からのイネーブル信号ＥＮに応じて、動作を停止する。よって、コンパレータ回路３０での消費電力を低減することができる。
　本実施の形態にかかるコンパレータ回路３０、及び駆動回路１００により，液晶表示装置の消費電力の削減が可能となる。例えば、１２０Ｈｚのフレームレートで、ＷＵＸＧＡのＬＣＯＳ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｏｎ－Ｓｉｌｉｃｏｎ）デバイスに駆動回路１００を適用したとする。この場合、デバイスの消費電力を１１８８ｍＷから１１２６ｍＷに削減することができる。つまり、５．３％（＝６２ｍＷ）の消費電力を削減することが可能となる。
　図７を用いて、コンパレータ回路３０を駆動回路に適用した液晶表示装置２００の構成について説明する。液晶表示装置２００は、ＬＣＯＳディスプレイである。図７は、ＬＣＯＳディスプレイのバックプレーンを示すブロック図である。
　液晶表示装置２００は、画素表示部５０と、垂直駆動回路２と、水平駆動回路３とを備えている。水平駆動回路３は、図１で示した駆動回路１００を有している。具体的には、水平駆動回路３は、１ライン分の画素数に応じたｍ（ｍは２以上の整数）個の駆動回路１００を有している。
　画素表示部５０には、複数本のデータ線６と、複数本のゲート線８と、複数の画素４２とが設けられている。複数本のデータ線６は互いに平行に配置されている。複数本のゲート線８は、互いに平行に配置されている。複数本のデータ線６と、複数本のゲート線８とは互いに交差するように配置されている。ゲート線８は行走査線となる。
　液晶表示装置２００は、２本を１組として、複数組のデータ線６を備えている。液晶表示装置２００は、１組のデータ線６を用いて画素４２を反転駆動する。以下、１組のデータ線６のうち、正極側のデータ線６をデータ線６ａとして、負極側のデータ線６をデータ線６ｂとする。また、スイッチ１及び映像信号線５についても、同様にスイッチ１ａ、スイッチ１ｂ、及び映像信号線５ａ、５ｂとして、極性を識別する。極性反転するために、２系統のデータ線６、スイッチ１、及び映像信号線５が設けられている。
　データ線６とゲート線８との交差部に画素４２が配置されている。画素４２はマトリクス状（行列状）に配置されている。各画素４２は、１組のデータ線６と１本のゲート線８とによって駆動される。例えば、ゲート線８がｎ本、データ線６が２ｍ本とすると、画素４２はｎ行×ｍ列のマトリクス状に配列されている。なお、ｍ、ｎはそれぞれ２以上の整数である。画素４２は、液晶を駆動するための画素駆動回路や画素電極などを備えている。
　垂直駆動回路２は、複数本のゲート線８を水平走査期間毎に選択する垂直方向駆動を行う。垂直駆動回路２は、複数本のゲート線８に走査信号を供給する。つまり、垂直駆動回路２は、１行目からｎ行目のゲート線８を順次選択するように、走査信号を供給する。これにより、１行毎に画素４２が順次選択されていく。１垂直走査期間内に全てのゲート線８が選択される。選択された１行の画素４２では、映像信号の書き込みが可能となる。
　水平駆動回路３は、複数のスイッチ１を水平走査期間内で駆動する水平方向駆動を行う。これにより、複数本のデータ線６に映像信号が供給される。上記のように、２本のデータ線６ａ、６ｂが１組として、画素４２に接続されている。よって、１行の画素４２に対して、２本のデータ線６ａ、６ｂが共通に接続されている。
　データ線６ａは、スイッチ１ａを介して、映像信号線５ａに接続されている。データ線６ｂは、スイッチ１ｂを介して、映像信号線５ｂに接続されている。映像信号線５ａには、正極側の映像信号ＲＡＭＰ＋が供給されている。映像信号線５ｂには、負極側の映像信号ＲＡＭＰ－が供給されている。水平駆動回路３は、スイッチ１ａ、スイッチ１ｂを制御する。
　よって、１組のデータ線６ａ、６ｂの一方のデータ線６ａには、正極性の映像信号ＲＡＭＰ＋が供給され、他方のデータ線６ｂには、負極性の映像信号ＲＡＭＰ－が供給される。正極性の映像信号ＲＡＭＰ＋は、共通電極線の共通電位に対して正電圧となり、負極性の映像信号ＲＡＭＰ－は、共通電極線の共通電位に対して負電圧となる。水平駆動回路３は、選択された１行の画素４２に対して、それぞれ正極性の映像信号ＲＡＭＰ＋、負極性の映像信号ＲＡＭＰ－を供給することができる。水平駆動回路３は、それぞれのスイッチ１を水平走査期間内で複数回オンオフする。よって、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に供給される。
　具体的には、水平駆動回路３は、ラッチ回路３１０と、カウンタ３２０と、コンパレータ回路３３０と、シフトレジスタ３６０と、バッファ３７０と、を備えている。ラッチ回路３１０は、図１のラッチ回路１０に対応している。つまり、ラッチ回路３１０は、ｍ列分のラッチ回路１０を備えている。ラッチ回路３１０は、１～ｍ列目の画素４２の画像データＤＡＴＡを保持する。
　コンパレータ回路３３０は、図１のコンパレータ回路３０に対応している。つまり、コンパレータ回路３３０は、ｍ列分のコンパレータ回路３０を有している。図１に示すコンパレータ回路３０からの出力信号ＯＵＴがスイッチ１を制御する。カウンタ３２０は、図１のカウンタ２０に対応している。したがって、カウンタ３２０はカウンタクロック信号ＣＮＴ＿ＣＬＯＣＫに応じたカウント動作を行う。
　シフトレジスタ３６０は水平クロックＨＣＬＯＣＫに応じて、ｍ列分の画像データＤＡＴＡを順次伝送する。シフトレジスタ３６０は、ｍ列分の画像データＤＡＴＡを保持したら、ラッチ回路３１０に出力する。ラッチ回路３１０は、ラッチ信号ＬＡＴＣＨに応じて、各列の画像データＤＡＴＡを保持する。
　コンパレータ回路３３０は、図１で示したように、ラッチ出力Ａとカウンタ出力Ｂとを比較する。コンパレータ回路３３０は、スイッチ１ａ、スイッチ１ｂのペアを制御する。コンパレータ回路３３０の出力信号に応じてスイッチ１ａ、スイッチ１ｂのペアが開閉する。最初は、全てのスイッチ１のペアは閉じているため、映像信号が画素４２に供給されない。コンパレータ回路３３０の出力信号がアサートされると、対応するスイッチ１が開く。これにより、正極性の映像信号ＲＡＭＰ＋と負極性の映像信号ＲＡＭＰ－とが画素４２に交互に印加される。液晶表示装置２００が、画像データＤＡＴＡに応じた階調表示を行うことができる。
　バッファ３７０は、外部コントローラから出力される各種信号をバッファする。画素表示部５０の列数が多いため、バッファ３７０は重い負荷を駆動するために使用される。例えば、水平クロック信号ＨＣＬＯＣＫは、バッファ３７０を介してシフトレジスタ３６０に入力される。同様に、ラッチ信号ＬＡＴＣＨは、バッファ３７０を介して、ラッチ回路３１０に入力されている。カウンタ３２０からのカウンタ出力は、バッファ３７０を介してコンパレータ回路３３０に入力されている。コンパレータクロック信号ＣＭＰ＿ＣＬＯＣＫはバッファ３７０を介して、コンパレータ回路３３０に入力されている。
　本実施の形態では、コンパレータ回路３３０が図１に示すコンパレータ回路３０を備えている。よって、コンパレータ回路３３０の消費電力を削減することができる。さらに、ノイズを抑制することができるため、信頼性を向上することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限られたものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　この出願は、２０２１年５月２５日に出願された日本出願特願２０２１－８７３４２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　スイッチ
　２　垂直駆動回路
　３　水平駆動回路
　６　データ線
　８　ゲート線
　４２　画素
　５０　画素表示部
　１００　駆動回路
　１０　ラッチ回路
　２０　カウンタ
　３０　コンパレータ回路
　３１　コンパレータ素子
　３３　ＦＦ回路
　３４　インバータ
　３５　ＯＲ回路
　３６　内部信号生成回路
　２００　液晶表示装置
　３１０　ラッチ回路
　３２０　カウンタ
　３３０　コンパレータ回路
　３６０　シフトレジスタ
　３７０　バッファ

Claims (5)

  1. 　第１入力信号の値と第２入力信号の値とが一致している否かを示す一致信号を出力するコンパレータ素子と、
    　コンパレータクロック信号に基づいて、データ入力端子のデータを保持するとともに、前記コンパレータ素子の動作を停止するためのイネーブル信号を出力するフリップフロップ回路と、
    　前記一致信号と、前記フリップフロップ回路からの出力信号とに基づいて、前記データ入力端子に内部信号を出力する内部信号生成回路と、を備えたコンパレータ回路。
  2. 　前記フリップフロップ回路の反転出力端子からの反転出力信号が前記イネーブル信号となる請求項１に記載のコンパレータ回路。
  3. 　前記内部信号生成回路は、
    　前記反転出力信号が入力されるインバータと、
    　前記インバータからの信号と前記一致信号との論理和を出力するＯＲ回路と、を備えた請求項２に記載のコンパレータ回路。
  4. 　前記コンパレータ素子が、電源電位とグラントとの間に直列接続されたＰＭＯＳトランジスタ及びＭＯＳトランジスタを備え、
    　前記ＰＭＯＳトランジスタと前記ＭＯＳトランジスタとが、前記イネーブル信号に応じて動作する請求項１～３のいずれか１項に記載のコンパレータ回路。
  5. 　請求項１～４のいずれか１項に記載のコンパレータ回路と、
    　画像データを保持して、前記第１入力信号として前記コンパレータ素子に出力するラッチ回路と、
    　カウンタクロック信号に応じてカウント動作を行い、カウンタ値を前記第２入力信号として出力するカウンタと、を備えた液晶表示装置の駆動回路。
PCT/JP2022/006204 2021-05-25 2022-02-16 コンパレータ回路、及び駆動回路 WO2022249584A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP22773374.8A EP4350994A1 (en) 2021-05-25 2022-02-16 Comparator circuit, and driver circuit
CN202280003135.6A CN115699578A (zh) 2021-05-25 2022-02-16 比较器电路以及驱动电路
US17/955,190 US11996841B2 (en) 2021-05-25 2022-09-28 Comparator circuit and driver

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-087342 2021-05-25
JP2021087342A JP2022180709A (ja) 2021-05-25 2021-05-25 コンパレータ回路、及び駆動回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/955,190 Continuation US11996841B2 (en) 2021-05-25 2022-09-28 Comparator circuit and driver

Publications (1)

Publication Number Publication Date
WO2022249584A1 true WO2022249584A1 (ja) 2022-12-01

Family

ID=84229812

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/006204 WO2022249584A1 (ja) 2021-05-25 2022-02-16 コンパレータ回路、及び駆動回路

Country Status (5)

Country Link
US (1) US11996841B2 (ja)
EP (1) EP4350994A1 (ja)
JP (1) JP2022180709A (ja)
CN (1) CN115699578A (ja)
WO (1) WO2022249584A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52120665A (en) * 1976-04-02 1977-10-11 Gorou Kouda Frequency divider using ic flippflop
JPH07321772A (ja) * 1994-05-24 1995-12-08 Mitsubishi Electric Corp Ｐｌｌ制御回路の暴走監視回路
JP2013105166A (ja) 2011-11-17 2013-05-30 Jvc Kenwood Corp 液晶表示装置
JP2015115907A (ja) * 2013-12-16 2015-06-22 ソニー株式会社 アナログデジタル変換装置
JP2021087342A (ja) 2019-11-29 2021-06-03 キヤノン株式会社 電子機器および制御方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919991B1 (en) * 2008-07-08 2011-04-05 Netlogic Microsystems, Inc. Comparator circuit
US10360846B2 (en) * 2016-05-10 2019-07-23 X-Celeprint Limited Distributed pulse-width modulation system with multi-bit digital storage and output device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52120665A (en) * 1976-04-02 1977-10-11 Gorou Kouda Frequency divider using ic flippflop
JPH07321772A (ja) * 1994-05-24 1995-12-08 Mitsubishi Electric Corp Ｐｌｌ制御回路の暴走監視回路
JP2013105166A (ja) 2011-11-17 2013-05-30 Jvc Kenwood Corp 液晶表示装置
JP2015115907A (ja) * 2013-12-16 2015-06-22 ソニー株式会社 アナログデジタル変換装置
JP2021087342A (ja) 2019-11-29 2021-06-03 キヤノン株式会社 電子機器および制御方法

Also Published As

Publication number Publication date
CN115699578A (zh) 2023-02-03
US20230015972A1 (en) 2023-01-19
US11996841B2 (en) 2024-05-28
EP4350994A1 (en) 2024-04-10
JP2022180709A (ja) 2022-12-07

Similar Documents

Publication Publication Date Title
JP5078533B2 (ja) ゲート線駆動回路
US7463234B2 (en) Liquid crystal display and data latch circuit
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
US8054934B2 (en) Shift register with no overlap effective output signal and liquid crystal display using the same
JP3428380B2 (ja) 液晶表示装置の駆動制御用半導体装置および液晶表示装置
US20090040165A1 (en) Amplifying circuit and display unit
JP5496270B2 (ja) ゲート線駆動回路
US20020039096A1 (en) Driving apparatus and method of liquid crystal display apparatus
US20180261177A1 (en) Gate drive circuit, display panel, and driving method for the gate drive circuit
JPWO2007108177A1 (ja) 表示装置およびその駆動方法
US20080192883A1 (en) Shift register with six transistors and liquid crystal display using the same
US20240046844A1 (en) Goa circuit and display panel
US8922460B2 (en) Level shift circuit, data driver, and display device
US20050270263A1 (en) Source driver and a source line driving method using a gamma driving scheme for a liquid crystal display (LCD)
JP3764733B2 (ja) 低電圧クロック信号を用いる連続パルス列発生器
TWI663587B (zh) 共同電壓產生電路
JP5207865B2 (ja) シフトレジスタ
WO2022249584A1 (ja) コンパレータ回路、及び駆動回路
WO2022249585A1 (ja) コンパレータ回路、及び駆動回路
JPH07104715A (ja) 画像表示装置
JP3443059B2 (ja) 残像消去方法および該残像消去方法を用いた表示装置
US7002373B2 (en) TFT LCD gate driver circuit with two-transistion output level shifter
JP5691758B2 (ja) 液晶表示装置及びその駆動方法
CN112289251B (zh) Goa电路及显示面板
US20080024344A1 (en) Driving circuit for display device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22773374

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2022773374

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2022773374

Country of ref document: EP

Effective date: 20240102