JP2008165169A - 電圧駆動回路 - Google Patents

Abstract

【課題】本発明は、記憶装置がシングルエンド入力方法でデータを入力するように設計された電圧駆動回路を提供する。
【解決手段】
画素駆動回路で使用されるのに適した電圧駆動回路は、シングルエンドデータ入力信号を受ける、該シングルエンドデータ入力信号のコンテンツに対応して、第１の電圧信号および第２の電圧信号を出力するために記憶装置を含む。第１の電圧信号および第２の電圧信号は、異なる電圧レベルを有し、電圧レベルは、高電圧レベルおよび低電圧レベルであり、電圧レベルは、後段の動作を満足する駆動電圧要求に調節される。スイッチ制御装置は、第１の電圧信号および第２の電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力端子で出力電圧信号を出力する。出力電圧信号は、高電圧レベルまたは低電圧レベルである。
【選択図】図３

Description

本発明は、電圧駆動回路に関する。より詳細には、本発明は、例えば、画素を駆動するために使用される電圧駆動回路に関する。

画像表示技術において、例えば、液晶ディスプレイ（ＬＣＤ）技術が近年急速に発展し、大型平面テレビの分野において、従来の陰極線管（ＣＲＴ）ディスプレイの市場をとらえ始めている。しかし、ＬＣＤが大型テレビに適用された場合、少なくとも重量が重い、高電力消費および不十分な歩留まりなどの不都合を有する。したがって、liquid crystal on silicon（ＬＣＯＳ）に関する他の技術が要求に応じて現れ、それは投影によって画像を表示する。シリコン基板を使用するので、歩留まりは高く、コストは低い。高解像度の製品および低価格の市場を満足するために、ＬＣＯＳ技術は、パネルサイズを低減して、より多くの経済利益を得なければならない。表示パネル上の各画素のサイズは、パネルの最終サイズを決定する。画素を駆動するためにアナログ駆動モードを採用する場合、高電圧プロセスが必要であり、また、素子サイズが大きく、低減することができない。したがって、高解像度ＬＣＯＳ製品について、パネルサイズを低減するために、低電圧プロセスのデジタル駆動回路によって画素を駆動する。しかし、デジタル駆動回路は多くの素子を有しており、高度に複雑であるので、プロセスが同じままであるなら、現在のサイズを低減するのはまだ困難である。

従来の技術では、個々の画素を駆動するために、一般的にダブルエンド駆動方法が使用される。図１は、従来の画素駆動回路を示す。図１を参照すると、従来の画素駆動回路２１２は、記憶装置３００、スイッチ制御装置３２０およびコンバータ３４０を含む。記憶装置３００は、ダブルエンド方法で、データ入力信号１２０およびデータ入力信号１２２を受け、２つの信号は互いに逆である。さらに、書き込み線信号１１８は、ワイヤー３０６、３０７を介して記憶装置３００に入力される。記憶装置３００は、データ入力信号１２０のコンテンツに対応して、２つの対応する電圧出力信号３０８、３１０を生成する。電圧出力信号３０８，３１０は、スイッチ制御装置３２０の入力信号３２４、３２６として機能する。スイッチ制御装置３２０は、入力端子３２８、３３０、３３２、３３４で、２対の制御信号、つまり４つの制御信号２７６、２７８、２８０、２８２を受ける。制御信号Ｖ_SWA-P２７６および制御信号Ｖ_SWA-N２７８は、互いに逆であり、制御信号Ｖ_SWB-P２８０および制御信号Ｖ_SWB-N２８２は、互いに逆である。スイッチ制御装置３２０は、制御信号からの決定に基づいて、コンバータ３４０に出力信号３２２を出力する。次いで、コンバータ３４０は、実際の画素駆動電圧Ｖ０２７４または画素駆動電圧Ｖ１２７２に出力信号３２２を変換する。

言いかえれば、従来の画素駆動回路２１２のコンバータ３４０は、主として、Ｖ１電圧（高電圧レベル）またはＶ０電圧（低電圧レベル）を選択する。スイッチ制御装置３２０は、正端子データまたは負端子データを選択し、記憶装置３００は、バイナリデータを記憶する。動作は、バイナリデータを、まず記憶装置３００に記憶することを含み、スイッチ制御装置３２０は、正端子データまたは負端子データを出力することを決定する。最後に、電圧を、コンバータ３４０によってＶ１データ（高電圧レベル）またはＶ０データ（低電圧レベル）に変換し、次に、画素に出力する。

上記の従来の構成は、大きな領域を占領し、ダブルエンド入力機構を採用する。さらに、コンバータ３４０は、実際の駆動電圧に電圧を元に調節することが必要である。例えば、ダブルエンド入力機構を採用する記憶装置３００の詳細な回路を図２に示す。ダブルエンド入力機構を採用する記憶装置３００について、相補データ入力信号Ｂ_POS１２０およびデータ入力信号Ｂ_NEG１２２を、同時に入力する。次いで、データは、トランジスター６０６、６０８、６１０、６１２で構成されたラッチ回路によって記憶される。データを入力するべきかどうか決定するために、書き込み線信号１１８の制御下で、トランジスター６０４および６０２をオン、オフする。しかし、ダブルエンドデータにより、１つより多いワイヤーが回路レイアウト上に必要であり、それは、より多くの領域を占領する。

したがって、ダブルエンド入力データ機構の採用に加えて、従来の画素駆動回路２１２は、駆動電圧に電圧を調整するためのコンバータ３４０を必要とし、それにより、大きな領域をとる。

本発明は、記憶装置がシングルエンド入力方法でデータを入力するように設計された電圧駆動回路を提供する。

本発明は、記憶装置が実際の駆動電圧に調節することができるように設計された電圧駆動回路を提供し、それによって、後段のコンバータを不必要とする。

画素駆動回路で使用されるのに適した電圧駆動回路は、シングルエンドデータ入力信号を受け、シングルエンドデータ入力信号のコンテンツに対応して第１の電圧信号および第２の電圧信号を出力するための記憶装置を含む。第１の電圧信号および第２の電圧信号は、異なる電圧レベルを有し、電圧レベルは、高電圧レベルおよび低電圧レベルであり、電圧レベルは、後段の動作を満足する駆動電圧要求に調節されている。スイッチ制御装置は、第１の電圧信号および第２の電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力端子で出力電圧信号を出力する。出力電圧信号は、高電圧レベルまたは低電圧レベルである。

画素駆動回路で使用されるのに適した他の電圧駆動回路は、シングルエンドデータ入力信号を受け、シングルエンドデータ入力信号のコンテンツに対応してハイレベル電圧信号およびローレベル電圧信号を出力するための記憶装置を含む。スイッチ制御装置は、ハイレベル電圧信号およびローレベル電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力端子で出力電圧信号を出力する。出力電圧信号は、ハイレベル電圧信号またはローレベル電圧信号である。コンバータは、出力端子からの出力電圧信号出力を受け、実際の作動電圧値に変換する。

本発明によれば、少なくとも回路の要する領域は、シングルエンド入力方法の採用により低減することができる。さらに、本発明によれば、信号の電圧は、記憶装置によって駆動電圧値に調節されており、したがって、実際的な要求に基づいて、コンバータは不必要である。しかし、記憶装置が、駆動電圧値に信号の電圧を調整しない場合、コンバータの設計は必要である。

前述の本発明の他の目的、特徴および利点を理解可能とするために、図面を添付した好ましい実施形態を以下に詳細に説明する。

本発明は、電圧駆動回路に関する。電圧駆動回路は、入力バイナリデータに対応して、対応する電圧信号を出力することができる。また、本発明の電圧駆動回路は、対応する画素に作動電圧を加えるように、デジタル表示装置中の画素駆動回路に役立つ。本発明は、シングルエンド入力方法を採用するように設計され、したがって、少なくとも回路によって占領された領域を低減することができる。さらに、本発明によれば、信号の電圧を、記憶装置によって駆動電圧値に調節することができ、それにより、コンバータの回路を不必要にすることができ、さらに、回路領域を低減することができる。いくつかの実施形態を実例のために以下に記載するが、本発明は、それらに限定されない。さらに、本発明の用途は、デジタル表示装置の画素駆動回路に限定されない。

図３は、本発明の実施形態による電圧駆動回路の概略ブロック図である。図３を参照すると、本発明の電圧駆動回路は、記憶装置１０００およびスイッチ制御装置１００２を含む。記憶装置１０００は、シングルエンドデータ入力信号および書き込み線信号を受ける。一般的な特性に関して、本発明の記憶装置１０００は、データ入力信号のコンテンツに対応して、第１の電圧信号１００１ａおよび第２の電圧信号１００１ｂを出力する。第１の電圧信号１００１ａおよび第２の電圧信号１００１ｂは、異なる電圧レベルを有する。電圧レベルは、高電圧レベルおよび低電圧レベルであり、電圧レベルは、後段の動作を満足する駆動電圧要求に調節されている。言いかえれば、記憶装置１０００によって使用される高電源Ｖｄｄは、高電圧レベルＶ１に調節されており、記憶装置１０００によって使用される低電源Ｖｓｓは、低電圧レベルＶ０に調節されている。詳細な回路設計については後述する。

記憶装置１０００によって出力された第１の電圧信号１００１ａおよび第２の電圧信号１００１ｂは、スイッチ制御装置１００２に入力される。スイッチ制御装置１００２は、少なくとも１つの制御信号を受けて、出力電圧信号として第１の電圧信号１００１ａまたは第２の電圧信号１００１ｂを選択し、出力する。出力電圧信号は、高電圧レベルまたは低電圧レベルであり、出力電圧信号は、ディスプレイ駆動を行なうために、画素、例えば、液晶画素に出力することができる。

図４は、本発明の実施形態による電圧駆動回路の概略ブロック図である。図４は、図３による回路構成である。記憶装置１０００は、データ入力信号（データ）および書き込み線信号（Ｗ線）を受ける。記憶装置１０００は、例えば、制御トランジスター１００４およびラッチ装置１０２０を含んでいてもよい。制御トランジスター１００４は、書き込み線信号を受けるためのゲート１００８、データ入力信号を受けるための第１のソース／ドレイン１００６、および記憶されたコンテンツを出力するための第２のソース／ドレイン１０１０を有する。ラッチ装置１０２０は、データ入力信号のコンテンツ、例えば、ビットデータを記憶するための、制御トランジスター１００４の第２のソース／ドレイン１０１０に接続されている。データが、ラッチ装置１０２０に記憶された後、第１の電圧信号１０２３ａおよび第２の電圧信号１０２３ｂは出力され、その信号は、ビットデータの電圧レベルおよびその相補電圧レベルを表わす。

高駆動電圧はＶ１であり、低駆動電圧はＶ０であるラッチプロセスの間に、第１の電圧信号１０２３ａおよび第２の電圧信号１０２３ｂの電圧が、後段の素子、例えば液晶画素素子を実際に駆動することができる電圧に調節されたことに留意すべきである。Ｖ１およびＶ０は、ラッチ装置の電源ＶｄｄおよびＶｓｓを代用する。言いかえれば、第１の電圧信号の電圧は、Ｖ１とＶ０のうちの１つであり、第２の電圧信号の電圧は、入力データに対応したＶ１およびＶ０の他の１つである。

次いで、ラッチ装置１０２０において、例えば、２つのインバーター１０１６および１０１８は、ラッチループ、つまりカスケードループを構成する。インバーター１０１８の入力端子は、データの入力のための、制御トランジスター１００４に接続されている。データ入力は、書き込み信号線（Ｗ線）１００７によって制御トランジスター１００４をオンすることにより行ない、ラッチ装置１０２０にデータを入力する。次いで、制御トランジスター１００４は、書き込み信号線（Ｗ線）１００７によってオフされ、したがって、データは、ラッチ装置１０２０に記憶される。しかし、例えば、データ入力の速度に影響することを回避するために、保護トランジスター１０１４は、ラッチループに加えることができ、それは、制御トランジスター１００４とは反対の導電型を有する。一般に、制御トランジスター１００４は、例えば、ＮＭＯＳであり、保護トランジスター１０１４は、例えば、ＰＭＯＳである。制御トランジスター１００４および保護トランジスター１０１４のゲートは、両方が書き込み信号線（Ｗ線）１００７に接続されており、したがって、２つのトランジスターのオン／オフ状態は、全く反対である。言いかえれば、データが入力される場合、フィードバック経路上の保護トランジスター１０１４は、データを前段のインバーター１０１８に連続して入力することができるようにオフされる。次に、データ入力を停止する場合、保護トランジスター１０１４は、開状態に変換され、それにより、ラッチループを維持する。

しかし、上記のラッチ方法は、実施形態として単に考えられ、他の設計は、さらに適用可能である。例えば、以下の図のラッチ装置１０２０’で示されるように、保護トランジスター１０１４は不必要である。しかし、さらに効率を向上するために、フィードバックインバーターのサイズを、例えば、わずかな効果を達成するために低減し、その結果、連続的にデータを書き込むことができる。これらは、いくつかの設計変更について言及され、本発明は、上記の実施形態に限定されない。インバーターの回路は、ＰＭＯＳトランジスターおよびＮＭＯＳトランジスターを直列接続することにより形成することができ、それについては、さらに後述する。

記憶装置１０００によって出力された第１の電圧信号１０２３ａおよび第２の電圧信号１０２３ｂは、スイッチ制御装置１００２に入力される。スイッチ制御装置１００２は、例えば、第１の電圧信号１０２３ａおよび第２の電圧信号１０２３ｂをそれぞれ受けるために、第１のスイッチ１０２４および第２のスイッチ１０２２を含む。第１の電圧信号１０２３ａまたは第２の電圧信号１０２３ｂは、少なくとも１つの制御信号からの決定に基づいて出力される。使用する制御信号は、例えば、従来使用された制御信号である。図１に示すように、制御信号Ｖ_SWA-Pおよび制御信号Ｖ_SWA-Nは、互いに逆であり、制御信号Ｖ_SWB-Pおよび制御信号Ｖ_SWB-Nは、互いに逆である。そのため、一般的な画素駆動機構と一緒に、出力されるのに必要なデータを選択する。更に、電圧駆動回路を他の用途に使用する場合、そのような選択機能を備えたいずれのスイッチ制御装置も採用することができる。

より多くの実施形態を回路の設計およびシミュレートされた操作タイミングについて説明するために以下に記載する。図５は、本発明の実施形態による電圧駆動回路の回路図である。図５を参照すると、図４に従った回路の実施形態を示す。記憶装置１０００では、ラッチ装置１０２０は、２つのインバーター１０１６、１０１８を有する。例えば、インバーター１０１８は、Ｐ型トランジスター１０３０およびＮ型トランジスター１０３２によって形成され、それらは、ソース／ドレイン端子を介して互いに直列に接続されてインバーター１０１８の出力端子として機能し、ラッチ装置１０２０の出力端子としても機能することができる。さらに、トランジスター１０３０、１０３２の２つのゲート端子が、両方ともノードＮに接続されている。ノードＮは、インバーター１０１８の入力端子としての機能し、ラッチ装置１０２０の入力端子として機能する。他のインバーター１０１６も直列接続されるが、インバーター１０１８を逆にしてループを形成する。すなわち、インバーター１０１８の出力端子は、インバーター１０１６の入力端子に接続されており、インバーター１０１６の出力端子（ネット３５）は、保護トランジスター１０１４を介してノードＮに接続、または、ノードＮに直接接続されている。また、例えば、インバーター１０１６の出力端子（ネット３５）は、第１の電圧信号１０２３ａを出力し、インバーター１０１８の出力端子（ネット５２）は、第２の電圧信号１０２３ｂを出力する。

記憶装置１０００は、シングルエンド入力の設計を採用し、それによって、回路領域を低減することに留意するべきである。さらに、インバーター１０１６、１０１８の電源Ｖｄｄ、Ｖｓｓは、Ｖ１、Ｖ０としてセットされ、それらは、実際の駆動に対する高電圧値および低電圧値である。したがって、本発明では、コンバータは、論理信号を実際の駆動電圧に変換するための従来技術ほど必要ではない。

次いで、図１の制御に従って、スイッチ制御装置１００２は、例えば、制御信号ＳＷＡＰおよび制御信号ＳＷＡＮを互いに逆にして１対の制御信号を受け、制御信号ＳＷＢＰおよび制御信号ＳＷＢＮを互いに逆にして１対の制御信号を受けることができる。スイッチ１０２２、１０２４は、並列に接続されたＰ型トランジスターおよびＮ型トランジスターによって構成されている。スイッチ制御装置の回路設計は、当業者に公知であり、選択出力の機能を備えたいかなる回路設計も適用可能である。スイッチ制御装置１００２の出力端子（画素アウト２）は、例えば、画素を駆動するために、駆動信号を出力する。

図６は、図５の回路の操作信号の概略タイミング図である。書き込み信号線（Ｗ線）上の電圧が、ハイレベルにある場合、保護トランジスター１０１４をオフにし、一方、「０」データは、データ入力信号（データ）によって入力される。この時に、制御信号ＳＷＡＰ、ＳＷＡＮは、スイッチ１０２４をオンにして「０」データに対応する駆動電圧Ｖ０を出力する。スイッチ１０２４をオフにして、スイッチ１０２２をオンにする場合、「１」データに対応する駆動電圧Ｖ１を出力する。実際、それらの動作は、要求に応じて変化してもよい。しかし、その変形は、なお、本発明の特有の範囲にあり、他の変形は、重ねて記載しない。

図４の回路図に基づいて、設計がまだコンバータを含む場合、シングルエンド入力方法を採用することもできる。図７は、本発明の実施形態による他の電圧駆動回路の回路図である。図７は、図５と少し類似する回路構成を示す。記憶装置１０００の設計に関して、シングルエンド入力方法をさらに維持する。しかし、インバーターの作動電圧のＶｄｄおよびＶｓｓは、Ｖ１およびＶ０である必要はなく、インバーターの設計に従って設定することができる。Ｖｓｓの電圧は、例えば、接地電圧（ＧＮＤ）である。Ｖｄｄの電圧は、インバーターの要求に対応して決定され、それは、例えばＶ１として設定することができる。しかし、コンバータの存在により、Ｖｄｄの電圧は、ある値に限定されない。

次に、この実施形態と前述の実施形態との間の他の差について以下に例証し、ここでは、コンバータ１０４０を含む。コンバータ１０４０は、スイッチ制御装置１００２の出力（ネット１９５）を受ける。コンバータ１０４０は、例えば、インバーターに類似する構造を有することができる。しかし、コンバータ１０４０の作動電圧は、Ｖ１、Ｖ０の駆動電圧として設定され、したがって、所望の駆動電圧は、出力端子（画素アウト３）で出力することができる。

図８は、図７の回路の操作信号の概略タイミング図である。書き込み信号線（Ｗ線）上の電圧が、ハイレベルにある場合、保護トランジスター１０１４をオフし、一方、「０」データは、データ入力信号（データ）によって入力される。ノードネット７４上の信号は、ローレベルにあり、ノードネット１３５上の信号は、ハイレベルにある。ノードネット７４およびノードネット１３５は、過渡ノイズを有していてもよい。制御信号ＳＷＡＮがハイレベルにある場合、スイッチ１０２４をオンし、ローレベルに対応する電圧は、ノードネット１９５に出力される。スイッチ１０２４をオフし、スイッチ１０２２をオンする場合、ハイレベルに対応する電圧は、ノードネット１９５に出力される。次いで、電圧をコンバータ１０４０によって実際の駆動電圧に変換する。実際、それらの動作は、要求に応じて変化してもよい。しかし、その変形は、なお、本発明の特有の範囲にあり、他の変形は、本明細書に重ねて記載しない。

本発明によれば、少なくとも回路によって占領された領域は、シングルエンド入力設計を採用することにより低減することができる。さらに、本発明によれば、信号の電圧は、記憶装置によって駆動電圧値に調節され、したがって、実際の要求に基づいてコンバータは不必要である。しかし、記憶装置が、駆動電圧値に信号の電圧を調節しない場合、コンバータの設計は必要である。

本発明は、好ましい実施形態によって上記のように開示するが、それらは、本発明を限定することを意図しない。いずれの当業者も、本発明の趣旨および範囲から逸脱することなく、いくつかの修正および変形をなすことができる。したがって、本発明の保護範囲は、添付の請求の範囲内にある。

従来の画素駆動回路である。 図１の従来の画素駆動回路の記憶装置の詳細な概略回路図である。 本発明の実施形態による電圧駆動回路の概略ブロック図である。 本発明の実施形態による電圧駆動回路の概略ブロック図である。 本発明の実施形態による電圧駆動回路の概略図である。 図５の回路の操作信号の概略タイミング図である。 本発明の実施形態による他の電圧駆動回路の概略図である。 図７の回路の操作信号の概略タイミング図である。

符号の説明

１１８ 線信号
１２０ データ入力信号
１２２ データ入力信号
２１２ 画素駆動回路
２７６ 制御信号
３００ 記憶装置
３０６，３０７ ワイヤー
３０８，３１０ 電圧出力信号
３２０ スイッチ制御装置
３２２ 出力信号
３２４ 入力信号
３２８ 入力端子
３４０ コンバータ
６０４ トランジスター
６０６ トランジスター
１０００ 記憶装置
１００１ａ 第１の電圧信号
１００１ｂ 第２の電圧信号
１００２ スイッチ制御装置
１００４ 制御トランジスター
１００６ ドレイン
１００８ ゲート
１０１０ ドレイン
１０１４ 保護トランジスター
１０１６ インバーター
１０１８ インバーター
１０２０ ラッチ装置
１０２２ 第２のスイッチ
１０２３ａ 第１の電圧信号
１０２３ｂ 第２の電圧信号
１０２４ 第１のスイッチ
１０３０ Ｐ型トランジスター
１０３２ Ｎ型トランジスター
１０４０ コンバータ

Claims (19)

1. シングルエンドデータ入力信号を受け、シングルエンドデータ入力信号のコンテンツに対応して、第１の電圧信号および第２の電圧信号を出力し、前記第１の電圧信号および前記第２の電圧信号は、異なる電圧レベルを有し、前記電圧レベルは、高電圧レベルおよび低電圧レベルであり、前記電圧レベルは、後段の動作を満足する駆動電圧要求に調節されている記憶装置と、
   前記第１の電圧信号および前記第２の電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力端子で出力電圧信号を出力し、前記出力電圧信号は、高電圧レベルまたは低電圧レベルであるスイッチ制御装置と、を含む電圧駆動回路。
2. 前記記憶装置は、
   書き込み線信号を受けるためのゲート、前記シングルエンドデータ入力信号を受けるための第１のソース／ドレイン、および第２のソース／ドレインを有する制御トランジスターと、
   前記シングルエンドデータ入力信号のコンテンツを記憶し、前記第１の電圧信号および前記第２の電圧信号を出力するための、前記制御トランジスターの前記第２のソース／ドレインに接続されたラッチ装置と、を含む、請求項１に記載の電圧駆動回路。
3. 前記記憶装置のラッチ装置は、ラッチループを構成するための、２つのインバーターを含む、請求項２に記載の電圧駆動回路。
4. 前記記憶装置のラッチ装置は、さらに、前記制御トランジスターとは反対の導電型を有する、前記ラッチループに接続された保護トランジスターを含み、前記保護トランジスターのゲートは、前記書き込み線信号からの制御を受ける、請求項３に記載の電圧駆動回路。
5. 前記記憶装置のラッチ装置の２つの各インバーターは、直列に接続されたＮ型トランジスターおよびＰ型トランジスターを含む、請求項３に記載の電圧駆動回路。
6. ２つのインバーターの前記Ｎ型トランジスターおよびＰ型トランジスターは、直列に接続されており、Ｎ型トランジスターおよびＰ型トランジスターの２つのゲートが互いに接続されてゲート端子を形成し、２つのソース／ドレインが互いに接続されて共通のソース／ドレイン端子を形成する、請求項５に記載の電圧駆動回路。
7. 前記スイッチ制御装置は、前記第１の電圧信号および前記第２の電圧信号をそれぞれ受ける、前記制御信号からの決定に基づいて前記第１の電圧信号または前記第２の電圧信号を出力するための第１のスイッチおよび第２のスイッチを含む、請求項１に記載の電圧駆動回路。
8. 前記スイッチ制御装置の前記第１のスイッチおよび第２のスイッチの各々は、並列に接続されており、出力前記端子と前記記憶装置との間に配置されたＮ型トランジスターおよびＰ型トランジスターを含む、請求項７に記載の電圧駆動回路。
9. シングルエンドデータ入力信号を受け、前記シングルエンドデータ入力信号のコンテンツに対応して、ハイレベル電圧信号およびローレベル電圧信号を出力するための記憶装置と、
   前記ハイレベル電圧信号および前記ローレベル電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力端子で出力電圧信号を出力し、前記出力電圧信号は、前記ハイレベル電圧信号または前記ローレベル電圧信号であるスイッチ制御装置と、
   前記出力端子からの出力電圧信号出力を受けて、実際の作動電圧値に変換するためのコンバータと、を含む、電圧駆動回路。
10. 前記記憶装置は、
    書き込み線信号を受けるためのゲート、前記データ入力信号を受けるための第１のソース／ドレイン、および第２のソース／ドレインを有する制御トランジスターと、
    前記シングルエンドデータ入力信号のコンテンツを記憶し、前記ハイレベル電圧信号および前記ローレベル電圧信号を出力するための、前記制御トランジスターの前記第２のソース／ドレインに接続されたラッチ装置と、を含む、請求項９に記載の電圧駆動回路。
11. 前記記憶装置のラッチ装置は、ラッチループを構成する２つのインバーターを含む、請求項１０に記載の電圧駆動回路。
12. 前記記憶装置のラッチ装置は、さらに、前記制御トランジスターとは反対の導電型を有する、前記ラッチループに接続された保護トランジスターを含み、前記保護トランジスターのゲートは、前記書き込み線信号からの制御を受ける、請求項１１に記載の電圧駆動回路。
13. 前記ラッチ装置の２つの各インバーターは、直列に接続されたＮ型トランジスターおよびＰ型トランジスターを含む、請求項１１に記載の電圧駆動回路。
14. ２つのインバーターの前記Ｎ型トランジスターおよびＰ型トランジスターは、直列に接続されており、Ｎ型トランジスターおよびＰ型トランジスターの２つのゲートが互いに接続されてゲート端子を形成し、２つのソース／ドレインが互いに接続されて共通のソース／ドレイン端子を形成する、請求項１３に記載の電圧駆動回路。
15. 前記スイッチ制御装置は、前記ハイレベル電圧信号および前記ローレベル電圧信号をそれぞれ受け、少なくとも１つの制御信号からの決定に基づいて前記ハイレベル電圧信号または前記ローレベル電圧信号を出力するための第１のスイッチおよび第２のスイッチを含む、請求項９に記載の電圧駆動回路。
16. 前記スイッチ制御装置の前記第１のスイッチおよび第２のスイッチの各々は、並列に接続された、前記出力前記端子と前記記憶装置との間に配置されたＮ型トランジスターおよびＰ型トランジスターを含む、請求項１５に記載の電圧駆動回路。
17. 前記コンバータは、直列に接続されたＮ型トランジスターおよびＰ型トランジスターを含み、前記Ｎ型トランジスターおよびＰ型トランジスターの２つのゲートが、ともに前記スイッチ制御装置の出力電圧信号を受け、直列接続点で２つのソース／ドレインに互いに接続されて、実際の作動電圧値を出力する、請求項９に記載の電圧駆動回路。
18. シングルエンドデータ入力信号を受け、前記シングルエンドデータ入力信号のコンテンツに対応して、第１の電圧信号および第２の電圧信号を出力し、前記第１の電圧信号および前記第２の電圧信号は、異なる電圧レベルを有する記憶装置と、
    前記第１の電圧信号および前記第２の電圧信号を受け、少なくとも１つの制御信号からの決定に基づいて、出力電圧信号を出力し、前記出力電圧信号は、前記シングルエンドデータ入力信号の要求に対応した、高電圧レベルまたは低電圧レベルであるスイッチ制御装置と、を含む、電圧駆動回路。
19. 前記第１の電圧信号の電圧レベルおよび前記記憶装置の第２の電圧信号は、実際の作動電圧値に一致する、請求項１８に記載の電圧駆動回路。

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