JPH04211520A - ロック時間を短縮するフェーズ・ロックド・ループおよびロック時間を短縮する方法 - Google Patents
ロック時間を短縮するフェーズ・ロックド・ループおよびロック時間を短縮する方法Info
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- JPH04211520A JPH04211520A JP2418194A JP41819490A JPH04211520A JP H04211520 A JPH04211520 A JP H04211520A JP 2418194 A JP2418194 A JP 2418194A JP 41819490 A JP41819490 A JP 41819490A JP H04211520 A JPH04211520 A JP H04211520A
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- 238000000034 method Methods 0.000 title claims description 6
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000001914 filtration Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にフェーズ・ロ
ックド・ループに関し、さらに詳しくは、周波数シンセ
サイザに使用するプログラムが可能なデジタル・フェー
ズ・ロックド・ループに関する。
ックド・ループに関し、さらに詳しくは、周波数シンセ
サイザに使用するプログラムが可能なデジタル・フェー
ズ・ロックド・ループに関する。
【０００２】
【従来の技術】フェーズ・ロックド・ループ（ＰＬＬ）
は、通信用途に重要な役割を担っている。そのような用
途の１つとして、ＰＬＬ周波数シンセサイザは、２つ以
上の通信チャンネルの同調に使用するプログラム可能な
周波数を有する出力信号を発生する。一般的に、マイク
ロプロセッサが出力信号の周波数をプログラムする。多
くの用途で、プログラムされた周波数は、動的に変化し
なければならない。例えば、通常ＰＬＬ周波数シンセサ
イザによって発生される周波数を使用して通信信号に同
調するが、しかし予備チャンネルと同調するため、この
周波数を周期的に変化させなければならない。フェーズ
・ロックド・ループの機能は、デジタル位相検出器を使
用して、出力信号と基準信号の比率との間の位相差を測
定し、検出された位相差に応答して出力信号を調整する
ことによって強化することができる。デジタル位相検出
器を使用しているＰＬＬ周波数シンセサイザの性能は、
より高性能な通信回路に対する要求に適合するように常
に改良され続けなければならない。
は、通信用途に重要な役割を担っている。そのような用
途の１つとして、ＰＬＬ周波数シンセサイザは、２つ以
上の通信チャンネルの同調に使用するプログラム可能な
周波数を有する出力信号を発生する。一般的に、マイク
ロプロセッサが出力信号の周波数をプログラムする。多
くの用途で、プログラムされた周波数は、動的に変化し
なければならない。例えば、通常ＰＬＬ周波数シンセサ
イザによって発生される周波数を使用して通信信号に同
調するが、しかし予備チャンネルと同調するため、この
周波数を周期的に変化させなければならない。フェーズ
・ロックド・ループの機能は、デジタル位相検出器を使
用して、出力信号と基準信号の比率との間の位相差を測
定し、検出された位相差に応答して出力信号を調整する
ことによって強化することができる。デジタル位相検出
器を使用しているＰＬＬ周波数シンセサイザの性能は、
より高性能な通信回路に対する要求に適合するように常
に改良され続けなければならない。
【０００３】したがって、本発明の目的は、ロック時間
を改良したフェーズ・ロックド・ループを提供すること
である。
を改良したフェーズ・ロックド・ループを提供すること
である。
【０００４】本発明の他の目的は、位相検出機構を改良
したフェーズ・ロックド・ループを提供することである
。
したフェーズ・ロックド・ループを提供することである
。
【０００５】
【課題を解決するための手段】本発明のこれらおよび他
の目的を実行するための１の形態として、入力部，基準
部，位相検出部およびループ部によって構成されるフェ
ーズ・ロックド・ループが提供される。入力部は、複数
の入力信号に応答して第１および第２の所定の数を記憶
する。基準部は入力部と結合し、基準信号の第１の所定
のサイクル数に応答して第１信号を発生し、出力信号の
第２の所定のサイクル数に応答して第２信号を発生し、
第１所定数または第２所定数のいずれかを記憶する入力
部に応答して第１信号および第２信号の両方を発生する
。位相検出部は基準部と結合され、この第１信号と第２
信号との間の論理状態の違いに応答して位相差信号を発
生する。ループ部は位相検出部と基準部に結合され、位
相差信号に比例した周波数としての出力信号を発生する
。
の目的を実行するための１の形態として、入力部，基準
部，位相検出部およびループ部によって構成されるフェ
ーズ・ロックド・ループが提供される。入力部は、複数
の入力信号に応答して第１および第２の所定の数を記憶
する。基準部は入力部と結合し、基準信号の第１の所定
のサイクル数に応答して第１信号を発生し、出力信号の
第２の所定のサイクル数に応答して第２信号を発生し、
第１所定数または第２所定数のいずれかを記憶する入力
部に応答して第１信号および第２信号の両方を発生する
。位相検出部は基準部と結合され、この第１信号と第２
信号との間の論理状態の違いに応答して位相差信号を発
生する。ループ部は位相検出部と基準部に結合され、位
相差信号に比例した周波数としての出力信号を発生する
。
【０００６】
【実施例】図１は、本発明の好適な実施例によるフェー
ズ・ロックド・ループをブロック図で示したものである
。フェーズ・ロックド・ループ１０は、記憶および制御
部１２，Ｒカウンタ１４，Ｎカウンタ１６，位相検出器
１８，低域濾波器２０および電圧制御発振器（ＶＣＯ）
２２によって構成される。基準発振器３０およびマイク
ロプロセッサ（ＭＰＵ）３２もまた図示されるが、これ
らはフェーズ・ロックド・ループ１０の一部ではない。 発振器３０は「ＦＲＥＦ」で示す基準信号を基準周波数
でカウンタ１４に与える。カウンタ１４は、「Ｆ１」で
示す第１信号を位相検出器１８に与え、記憶および制御
部１２から「ＬＡＴＣＨＲＯないしＬＡＴＣＨＲ１５」
で示す１６個の信号および「ＪＡＭ ＬＯＡＤ」で示
す信号を受ける。マイクロプロセッサ３２は、３個の信
号、「ＤＡＴＡ」，「ＣＬＯＣＫ」および「反転ＥＮＡ
ＢＬＥ」を記憶および制御部１２に与える。カウンタ１
６は、記憶および制御部１２から１６個のラッチ信号「
ＬＡＴＣＨＮＯないしＬＡＴＣＨＮ１５」と「ＪＡＭ
ＬＯＡＤ」を受ける。カウンタ１６は、また電圧制御
発振器２２から「ＦＲＯＵＴ」で示す出力信号も受け、
「Ｆ２」で示す第２信号を位相検出器１８に与える。位
相検出器１８は、Ｆ１とＦ２を受け、「ＰＤＯＵＴ」で
示す位相検出器出力信号を濾波器２０に与える。濾波器
２０は、ＰＤＯＵＴを受け、「ＦＩＬＴＥＲＯＵＴ」で
示す濾波された信号を発生する。電圧制御発振器２２は
、ＦＩＬＴＥＲＯＵＴを受け、これに応答してＦＲＯＵ
Ｔを与える。
ズ・ロックド・ループをブロック図で示したものである
。フェーズ・ロックド・ループ１０は、記憶および制御
部１２，Ｒカウンタ１４，Ｎカウンタ１６，位相検出器
１８，低域濾波器２０および電圧制御発振器（ＶＣＯ）
２２によって構成される。基準発振器３０およびマイク
ロプロセッサ（ＭＰＵ）３２もまた図示されるが、これ
らはフェーズ・ロックド・ループ１０の一部ではない。 発振器３０は「ＦＲＥＦ」で示す基準信号を基準周波数
でカウンタ１４に与える。カウンタ１４は、「Ｆ１」で
示す第１信号を位相検出器１８に与え、記憶および制御
部１２から「ＬＡＴＣＨＲＯないしＬＡＴＣＨＲ１５」
で示す１６個の信号および「ＪＡＭ ＬＯＡＤ」で示
す信号を受ける。マイクロプロセッサ３２は、３個の信
号、「ＤＡＴＡ」，「ＣＬＯＣＫ」および「反転ＥＮＡ
ＢＬＥ」を記憶および制御部１２に与える。カウンタ１
６は、記憶および制御部１２から１６個のラッチ信号「
ＬＡＴＣＨＮＯないしＬＡＴＣＨＮ１５」と「ＪＡＭ
ＬＯＡＤ」を受ける。カウンタ１６は、また電圧制御
発振器２２から「ＦＲＯＵＴ」で示す出力信号も受け、
「Ｆ２」で示す第２信号を位相検出器１８に与える。位
相検出器１８は、Ｆ１とＦ２を受け、「ＰＤＯＵＴ」で
示す位相検出器出力信号を濾波器２０に与える。濾波器
２０は、ＰＤＯＵＴを受け、「ＦＩＬＴＥＲＯＵＴ」で
示す濾波された信号を発生する。電圧制御発振器２２は
、ＦＩＬＴＥＲＯＵＴを受け、これに応答してＦＲＯＵ
Ｔを与える。
【０００７】動作上、フェーズ・ロックド・ループ１０
は、基準信号の周波数ＦＲＥＦと２つの１６ビツト数に
応答してプログラム可能な周波数でＦＲＯＵＴを発生す
る。マイクロプロセッサ３２は、１つ以上の命令を受け
、シリアル・プロセッサ・ポートを介して第１の数また
は第２の数を送る。マイクロプロセッサ３２は、１つの
命令または複数の命令に応答して入力信号ＤＡＴＡ，Ｃ
ＬＯＣＫおよび反転ＥＮＡＢＬＥを与える。反転ＥＮＡ
ＢＬＥが発生すると、マイクロプロセッサ３２によって
ＤＡＴＡ上に各ＣＬＯＣＫ周期に１ビットづつ１７ビッ
トがシリアルに与えられる。第１ビットはアドレス・ビ
ットで、その後に第１の数または第２の数のいずれが続
くかを決定する。次の１６ビットは入力の数である。
は、基準信号の周波数ＦＲＥＦと２つの１６ビツト数に
応答してプログラム可能な周波数でＦＲＯＵＴを発生す
る。マイクロプロセッサ３２は、１つ以上の命令を受け
、シリアル・プロセッサ・ポートを介して第１の数また
は第２の数を送る。マイクロプロセッサ３２は、１つの
命令または複数の命令に応答して入力信号ＤＡＴＡ，Ｃ
ＬＯＣＫおよび反転ＥＮＡＢＬＥを与える。反転ＥＮＡ
ＢＬＥが発生すると、マイクロプロセッサ３２によって
ＤＡＴＡ上に各ＣＬＯＣＫ周期に１ビットづつ１７ビッ
トがシリアルに与えられる。第１ビットはアドレス・ビ
ットで、その後に第１の数または第２の数のいずれが続
くかを決定する。次の１６ビットは入力の数である。
【０００８】アドレス・ビットを受けた後、記憶および
制御部１２はＤＡＴＡ上の各ビットをシフト・レジスタ
にシフトする。入力数の１６番目のビットを受けると、
記憶および制御部１２は対応するラッチ（第１図に示さ
ず）にこの入力数を記憶する。第１の数に関連するラッ
チは、信号ＬＡＴＣＨＲＯないしＬＡＴＣＨＲ１５を与
え、第２の数に関連するラッチはＬＡＴＣＨＮＯないし
ＬＡＴＣＨＮ１５を与える。ＣＬＯＣＫとＦＲＥＦは、
互いに同期していないので、この数がラッチに記憶され
る間にいずれかのカウンタがこのラッチの値を読み取ろ
うとすれば、誤った値を読み取る可能性がある。しかし
、入力数を受けるのに続いてＪＡＭ ＬＯＡＤが発生
され、カウンタ１４とカウンタ１６にそれぞれ第１の数
と第２の数を再ロードさせるので、第１の問題は解決す
る。
制御部１２はＤＡＴＡ上の各ビットをシフト・レジスタ
にシフトする。入力数の１６番目のビットを受けると、
記憶および制御部１２は対応するラッチ（第１図に示さ
ず）にこの入力数を記憶する。第１の数に関連するラッ
チは、信号ＬＡＴＣＨＲＯないしＬＡＴＣＨＲ１５を与
え、第２の数に関連するラッチはＬＡＴＣＨＮＯないし
ＬＡＴＣＨＮ１５を与える。ＣＬＯＣＫとＦＲＥＦは、
互いに同期していないので、この数がラッチに記憶され
る間にいずれかのカウンタがこのラッチの値を読み取ろ
うとすれば、誤った値を読み取る可能性がある。しかし
、入力数を受けるのに続いてＪＡＭ ＬＯＡＤが発生
され、カウンタ１４とカウンタ１６にそれぞれ第１の数
と第２の数を再ロードさせるので、第１の問題は解決す
る。
【０００９】カウンタ１４には第１の数がロードされ、
ＦＲＥＦの各周期ごとに１回ディクリメントを行う。カ
ウンタ１４は、カウンタ１４が最後の計数に達するまで
、論理ＬでＦ１を与え、論理ＨでＦ１を与え、次にＬＡ
ＴＣＨＲＯないしＬＡＴＣＨＲ１５に第１の所定数を自
動的に再ロードし、論理ＬでＦ１を再び与える。同様に
、カウンタ１６には第２の数がロードされ、ＦＲＥＦの
各周期ごとに１回ディクリメントを行う。カウンタ１６
は、カウンタ１６が最後の計数に達するまで、論理Ｌで
Ｆ２を与え、論理ＨでＦ２を与え、次にＬＡＴＣＨＮＯ
ないしＬＡＴＣＨＮ１５に第２の所定数を自動的に再ロ
ードし、論理ＬでＦ２を与える。両方の周期とも無限に
繰り返される。
ＦＲＥＦの各周期ごとに１回ディクリメントを行う。カ
ウンタ１４は、カウンタ１４が最後の計数に達するまで
、論理ＬでＦ１を与え、論理ＨでＦ１を与え、次にＬＡ
ＴＣＨＲＯないしＬＡＴＣＨＲ１５に第１の所定数を自
動的に再ロードし、論理ＬでＦ１を再び与える。同様に
、カウンタ１６には第２の数がロードされ、ＦＲＥＦの
各周期ごとに１回ディクリメントを行う。カウンタ１６
は、カウンタ１６が最後の計数に達するまで、論理Ｌで
Ｆ２を与え、論理ＨでＦ２を与え、次にＬＡＴＣＨＮＯ
ないしＬＡＴＣＨＮ１５に第２の所定数を自動的に再ロ
ードし、論理ＬでＦ２を与える。両方の周期とも無限に
繰り返される。
【００１０】位相検出器１８はＦ１とＦ２を受け、Ｆ１
とＦ２との間の位相差としてＰＤＯＵＴを発生する。も
しＦ１とＦ２とがいずれも論理Ｌならば、ＰＤＯＵＴが
高インピーダンス状態で与えられる。Ｆ２がＬの場合に
もしＦ１がＨならば、論理ＨでＰＤＯＵＴが与えられ、
Ｆ２がＨの場合にもしＦ１がＬならば、論理ＬでＰＤＯ
ＵＴが与えられる。もしＦ１とＦ２いずれもが論理Ｈな
らば、位相検出器１８のステート・マシン（ｓｔａｔｅ
ｍａｃｈｉｎｅ）はＦ１とＦ２がいずれも論理Ｌで
あることに対応して非同期的に「００」にリセットされ
る。濾波器２０は低域濾波器であり、出力信号ＦＩＬＴ
ＥＲＯＵＴを与え、この信号の大きさはＰＤＯＵＴの平
均値に比例する。もしＰＤＯＵＴが論理Ｈで与えられた
ならば、ＦＩＬＴＥＲＯＵＴの大きさは増加し、もしＰ
ＤＯＵＴが論理Ｌで与えられたならば、ＦＩＬＴＥＲＯ
ＵＴの大きさは減少し、もしＰＤＯＵＴが高インピーダ
ンス状態で与えられたならば、ＦＩＬＴＥＲＯＵＴの大
きさは実質的に一定に保たれる。電圧制御発振器２２は
次にＦＩＬＴＥＲＯＵＴを受け、ＦＩＬＴＥＲＯＵＴの
電圧レベルと比例した周波数でＦＲＯＵＴを発生する。 このＦＲＯＵＴの周波数は、Ｆ１とＦ２とが実質的に同
じ場合に安定する。
とＦ２との間の位相差としてＰＤＯＵＴを発生する。も
しＦ１とＦ２とがいずれも論理Ｌならば、ＰＤＯＵＴが
高インピーダンス状態で与えられる。Ｆ２がＬの場合に
もしＦ１がＨならば、論理ＨでＰＤＯＵＴが与えられ、
Ｆ２がＨの場合にもしＦ１がＬならば、論理ＬでＰＤＯ
ＵＴが与えられる。もしＦ１とＦ２いずれもが論理Ｈな
らば、位相検出器１８のステート・マシン（ｓｔａｔｅ
ｍａｃｈｉｎｅ）はＦ１とＦ２がいずれも論理Ｌで
あることに対応して非同期的に「００」にリセットされ
る。濾波器２０は低域濾波器であり、出力信号ＦＩＬＴ
ＥＲＯＵＴを与え、この信号の大きさはＰＤＯＵＴの平
均値に比例する。もしＰＤＯＵＴが論理Ｈで与えられた
ならば、ＦＩＬＴＥＲＯＵＴの大きさは増加し、もしＰ
ＤＯＵＴが論理Ｌで与えられたならば、ＦＩＬＴＥＲＯ
ＵＴの大きさは減少し、もしＰＤＯＵＴが高インピーダ
ンス状態で与えられたならば、ＦＩＬＴＥＲＯＵＴの大
きさは実質的に一定に保たれる。電圧制御発振器２２は
次にＦＩＬＴＥＲＯＵＴを受け、ＦＩＬＴＥＲＯＵＴの
電圧レベルと比例した周波数でＦＲＯＵＴを発生する。 このＦＲＯＵＴの周波数は、Ｆ１とＦ２とが実質的に同
じ場合に安定する。
【００１１】カウンタ１６，位相検出器１８，濾波器２
０および電圧制御発振器２２は全体でフェーズ・ロック
ド・ループを構成し、このフェーズ・ロックド・ループ
は、ＦＲＥＦを受けるカウンタ１４と共に使用された場
合、使用者がデジタル的に制御された出力信号をプログ
ラム可能な周波数で与えることを可能にする。
０および電圧制御発振器２２は全体でフェーズ・ロック
ド・ループを構成し、このフェーズ・ロックド・ループ
は、ＦＲＥＦを受けるカウンタ１４と共に使用された場
合、使用者がデジタル的に制御された出力信号をプログ
ラム可能な周波数で与えることを可能にする。
【００１２】記憶および制御部１２が第１の数または第
２の数のいずれかに対する新しい値を受けると、カウン
タ１４とカウンタ１６は、論理ＨでＦ１とＦ２の両方を
発生する。論理Ｈ状態で発生されたＦ１とＦ２に応答し
て、カウンタ１４とカウンタ１６はそれぞれＬＡＴＣＨ
ＲＯから１５までのカウンタ値およびＬＡＴＣＨＮＯか
ら１５までのカウンタ値をロードする。Ｆ１とＦ２をこ
の方法によって与えると、プログラム可能な分周比を有
するＰＬＬ周波数シンセサイザおよび同様の回路でデジ
タル位相検出器を使用することに関連する４つの問題点
が解決される。４つの問題点を以下に詳しく説明する。
２の数のいずれかに対する新しい値を受けると、カウン
タ１４とカウンタ１６は、論理ＨでＦ１とＦ２の両方を
発生する。論理Ｈ状態で発生されたＦ１とＦ２に応答し
て、カウンタ１４とカウンタ１６はそれぞれＬＡＴＣＨ
ＲＯから１５までのカウンタ値およびＬＡＴＣＨＮＯか
ら１５までのカウンタ値をロードする。Ｆ１とＦ２をこ
の方法によって与えると、プログラム可能な分周比を有
するＰＬＬ周波数シンセサイザおよび同様の回路でデジ
タル位相検出器を使用することに関連する４つの問題点
が解決される。４つの問題点を以下に詳しく説明する。
【００１３】第１に、カウンタ１４とカウンタ１６がゼ
ロ（最終カウントとして知られる）にディクリメントさ
れる毎に、これらのカウンタは記憶および制御部１２か
らの第１の数と第２の数を周期的に再ロードする。しか
し、第１の数と第２の数をロードするためにマイクロプ
ロセッサ３２によって使用されるＣＬＯＣＫはＦＲＥＦ
とＦＲＯＵＴのいずれにも同期しない。従って、カウン
タが入力数を読取ろうとする場合にこの入力数は時々ラ
ッチ中であり、その結果、カウンタが誤った不確定な値
を読取ることになる。正しい値がロードされると、次に
カウンタがこの数を読取るが、それまでＦＲＯＵＴは誤
った値なので、ロックを開始することができない。１つ
の解決法はカウンタがロードしていない場合にデータを
ロードすることであるが、この解決法は「ＣＯＵＮＴＥ
Ｒ ＬＯＡＤＩＮＧ」信号を設けなければならないの
でピンの数が増加することによってＰＬＬの価格が高く
なる。更に、このＭＰＵはＣＯＵＮＴＥＲ ＬＯＡＤ
ＩＮＧ信号を監視しなければならないので、これによっ
てソフトウエアがより複雑になる。
ロ（最終カウントとして知られる）にディクリメントさ
れる毎に、これらのカウンタは記憶および制御部１２か
らの第１の数と第２の数を周期的に再ロードする。しか
し、第１の数と第２の数をロードするためにマイクロプ
ロセッサ３２によって使用されるＣＬＯＣＫはＦＲＥＦ
とＦＲＯＵＴのいずれにも同期しない。従って、カウン
タが入力数を読取ろうとする場合にこの入力数は時々ラ
ッチ中であり、その結果、カウンタが誤った不確定な値
を読取ることになる。正しい値がロードされると、次に
カウンタがこの数を読取るが、それまでＦＲＯＵＴは誤
った値なので、ロックを開始することができない。１つ
の解決法はカウンタがロードしていない場合にデータを
ロードすることであるが、この解決法は「ＣＯＵＮＴＥ
Ｒ ＬＯＡＤＩＮＧ」信号を設けなければならないの
でピンの数が増加することによってＰＬＬの価格が高く
なる。更に、このＭＰＵはＣＯＵＮＴＥＲ ＬＯＡＤ
ＩＮＧ信号を監視しなければならないので、これによっ
てソフトウエアがより複雑になる。
【００１４】第２に、入力数はマイクロプロセッサ３２
によって与えられ、第１の問題が生じなかった場合、対
応するカウンタがこの数を再ロードするまでに非常に多
くの時間を要する可能性がある。もしカウンタが記憶お
よび制御部１２からのこの数を再ロードした直後にマイ
クロプロセッサ３２がこのカウンタの値を更新したなら
ば、古いカウンタ値を使用する時間は比較的長くなる。 この問題は、ＦＲＯＵＴの周波数がＬからＨに変化され
るべきである場合最悪となるが、その理由は、低い周波
数に対するこのカウンタ値ははるかに大きいからである
。カウンタ周期の最後まで待機しなければならないので
、性能を低下させロック時間を長くする。
によって与えられ、第１の問題が生じなかった場合、対
応するカウンタがこの数を再ロードするまでに非常に多
くの時間を要する可能性がある。もしカウンタが記憶お
よび制御部１２からのこの数を再ロードした直後にマイ
クロプロセッサ３２がこのカウンタの値を更新したなら
ば、古いカウンタ値を使用する時間は比較的長くなる。 この問題は、ＦＲＯＵＴの周波数がＬからＨに変化され
るべきである場合最悪となるが、その理由は、低い周波
数に対するこのカウンタ値ははるかに大きいからである
。カウンタ周期の最後まで待機しなければならないので
、性能を低下させロック時間を長くする。
【００１５】第３に、位相検出器１８は２つの状態変数
を有するステート・マシンとして実行される。このステ
ート・マシンが「００」の状態であれば、カウンタ１４
とカウンタ１６はいずれも最終カウントに到達しない。 カウンタが最終カウントに到達すると、カウンタ１４ま
たはカウンタ１６が位相検出器１８にＦ１またはＦ２を
それぞれ発生する。一方のカウンタの最終カウンタ信号
より先に他方のカウンタの最終カウント信号が発生され
た場合、次にこのステート・マシンは「１０」または「
０１」の状態となる。濾波器２０と電圧制御発振器２２
はこの状態情報を使用して他方のカウンタが最終カウン
トに到達するまで出力周波数を調整する。Ｆ１とＦ２の
両方が発生した場合、このステート・マシンは「１１」
の状態となり、これによってこのステート・マシンを「
００」の状態にリセツトし、ＦＲＯＵＴの周波数を一定
に保つ。各カウンタは、最終カウントに到達したならば
、すなわちＦ１またはＦ２が発生した場合、それぞれ１
つの値をロードする。この位相検出器が「００」以外の
状態にある時に、第１の数または第２の数のいずれかに
対する新しい値がロードされるならば、問題が生じる。 この場合、新しい値がロードされれば、ロック時間を長
くする。
を有するステート・マシンとして実行される。このステ
ート・マシンが「００」の状態であれば、カウンタ１４
とカウンタ１６はいずれも最終カウントに到達しない。 カウンタが最終カウントに到達すると、カウンタ１４ま
たはカウンタ１６が位相検出器１８にＦ１またはＦ２を
それぞれ発生する。一方のカウンタの最終カウンタ信号
より先に他方のカウンタの最終カウント信号が発生され
た場合、次にこのステート・マシンは「１０」または「
０１」の状態となる。濾波器２０と電圧制御発振器２２
はこの状態情報を使用して他方のカウンタが最終カウン
トに到達するまで出力周波数を調整する。Ｆ１とＦ２の
両方が発生した場合、このステート・マシンは「１１」
の状態となり、これによってこのステート・マシンを「
００」の状態にリセツトし、ＦＲＯＵＴの周波数を一定
に保つ。各カウンタは、最終カウントに到達したならば
、すなわちＦ１またはＦ２が発生した場合、それぞれ１
つの値をロードする。この位相検出器が「００」以外の
状態にある時に、第１の数または第２の数のいずれかに
対する新しい値がロードされるならば、問題が生じる。 この場合、新しい値がロードされれば、ロック時間を長
くする。
【００１６】第４に、入力数を受けた場合、カウンタ１
４とカウンタ１６は同期されにくい、すなわち、値が変
化した場合いずれも最終カウントを発生する。ロック時
間を最少にするために、カウンタ１４とカウンタ１６は
いずれも同時にディクリメントを開始しなければならな
い。フェーズ・ロックド・ループ１０は、図２および図
３を検討することによって明らかになる方法でこれらの
４つの問題をそれぞれ解決する。
４とカウンタ１６は同期されにくい、すなわち、値が変
化した場合いずれも最終カウントを発生する。ロック時
間を最少にするために、カウンタ１４とカウンタ１６は
いずれも同時にディクリメントを開始しなければならな
い。フェーズ・ロックド・ループ１０は、図２および図
３を検討することによって明らかになる方法でこれらの
４つの問題をそれぞれ解決する。
【００１７】図２は、図１のフェーズ・ロックド・ルー
プ１０で使用される位相検出器１８の概略を示す。位相
検出器１８は、フリップ・フロップ４２，フリップ・フ
ロップ４４，インバータ４６，インバータ４８，インバ
ータ５０，インバータ５２，インバータ５４，ＮＡＮＤ
ゲート５６，インバータ５７，Ｐチャンネル・トランジ
スタ５８およびＮチヤンネル・トランジスタ６０によっ
て構成される。フリップ・フロップ４２は、Ｆ１を受信
する「ＣＬＫ」で示すクロック入力端子，「ＶＤＤ」で
示す第１電源電圧端子に結合されたＤ入力，リセット端
子，「反転Ｑ」で示す反転出力端子を有する。ＶＤＤは
正の電源電圧端子であり、約５ボルトである。フリップ
・フロップ４４は、Ｆ２を受信する「ＣＬＫ」で示すク
ロック入力端子，ＶＤＤに結合されたＤ入力，リセット
端子，「反転Ｑ」で示す反転出力端子を有する。インバ
ータ４６は、第１フリップ・フロップ４２の反転出力端
子に結合された入力端子および出力端子を有する。イン
バータ４８は、インバータ４６の出力端子に結合された
入力端子および「ＰＨＩＲ」で示す第１位相出力信号を
与える出力端子を有する。インバータ５０は、第２フリ
ップ・フロップ４４の反転出力端子に結合された入力端
子および出力端子を有する。インバータ５２は、インバ
ータ５０の出力端子に結合された入力端子および「ＰＨ
ＩＶ」で示す第２位相出力信号を与える出力端子を有す
る。インバータ５４は、インバータ５２の出力端子に結
合された入力端子および出力端子を有する。ＮＡＮＤゲ
ート５６は、インバータ４６の出力端子に結合された第
１入力端子，インバータ５０の出力端子に結合された第
２入力端子および出力端子を有する。インバータ５７は
、ＮＡＮＤゲート５６の出力端子に結合された入力端子
およびフリップ・フロップ４２のリセツト端子とフリッ
プ・フロップ４４のリセット端子に結合された出力端子
を有する。トランジスタ５８は、ＶＤＤに結合された第
１電流電極，インバータ４８の出力端子に結合された制
御電極および「ＰＤＯＵＴ」で示す位相検出出力信号を
与える第２電流電極を有する。トランジスタ６０は、ト
ランジスタ５８の第２電流電極に結合された第１電流電
極，インバータ５４の出力端子に結合された制御電極お
よび「ＶＳＳ」で示す第２電源電圧端子に結合された第
２電流電極を有する。ＶＳＳは負の電源電圧端子であり
約０ボルトである。
プ１０で使用される位相検出器１８の概略を示す。位相
検出器１８は、フリップ・フロップ４２，フリップ・フ
ロップ４４，インバータ４６，インバータ４８，インバ
ータ５０，インバータ５２，インバータ５４，ＮＡＮＤ
ゲート５６，インバータ５７，Ｐチャンネル・トランジ
スタ５８およびＮチヤンネル・トランジスタ６０によっ
て構成される。フリップ・フロップ４２は、Ｆ１を受信
する「ＣＬＫ」で示すクロック入力端子，「ＶＤＤ」で
示す第１電源電圧端子に結合されたＤ入力，リセット端
子，「反転Ｑ」で示す反転出力端子を有する。ＶＤＤは
正の電源電圧端子であり、約５ボルトである。フリップ
・フロップ４４は、Ｆ２を受信する「ＣＬＫ」で示すク
ロック入力端子，ＶＤＤに結合されたＤ入力，リセット
端子，「反転Ｑ」で示す反転出力端子を有する。インバ
ータ４６は、第１フリップ・フロップ４２の反転出力端
子に結合された入力端子および出力端子を有する。イン
バータ４８は、インバータ４６の出力端子に結合された
入力端子および「ＰＨＩＲ」で示す第１位相出力信号を
与える出力端子を有する。インバータ５０は、第２フリ
ップ・フロップ４４の反転出力端子に結合された入力端
子および出力端子を有する。インバータ５２は、インバ
ータ５０の出力端子に結合された入力端子および「ＰＨ
ＩＶ」で示す第２位相出力信号を与える出力端子を有す
る。インバータ５４は、インバータ５２の出力端子に結
合された入力端子および出力端子を有する。ＮＡＮＤゲ
ート５６は、インバータ４６の出力端子に結合された第
１入力端子，インバータ５０の出力端子に結合された第
２入力端子および出力端子を有する。インバータ５７は
、ＮＡＮＤゲート５６の出力端子に結合された入力端子
およびフリップ・フロップ４２のリセツト端子とフリッ
プ・フロップ４４のリセット端子に結合された出力端子
を有する。トランジスタ５８は、ＶＤＤに結合された第
１電流電極，インバータ４８の出力端子に結合された制
御電極および「ＰＤＯＵＴ」で示す位相検出出力信号を
与える第２電流電極を有する。トランジスタ６０は、ト
ランジスタ５８の第２電流電極に結合された第１電流電
極，インバータ５４の出力端子に結合された制御電極お
よび「ＶＳＳ」で示す第２電源電圧端子に結合された第
２電流電極を有する。ＶＳＳは負の電源電圧端子であり
約０ボルトである。
【００１８】動作上、インバータ４６，５０の出力端子
は、それぞれフリップ・フロップ４２，４４のＱ出力と
等価な信号を与える。ＮＡＮＤゲート５６は、インバー
タ５７と共にＡＮＤ機能を与える。したがって、フリッ
プ・フロップ４２，４４はＦ１とＦ２がいずれも発生し
た場合（論理Ｈで）リセットされ、反転出力は論理Ｈに
戻る。フリップ・フロップ４２，４４は、一度セットさ
れると、これらのフリップ・フロップがリセットされる
までセットされた状態を保つように端部でトリガされる
。Ｆ１が発生されＦ２が取り消された場合、位相検出器
４０は論理レベルＨでＰＤＯＵＴを与える。この論理Ｈ
レベルによって、ＦＩＬＴＥＲＯＵＴの電圧が上昇され
、ＦＲＯＵＴの周波数を増加させる。ＰＤＯＵＴはＦ２
が発生されるまで論理Ｈレベルを維持する。Ｆ１が取り
消されＦ２が発生した場合、位相検出器は論理Ｌのレベ
ルでＰＤＯＵＴを発生する。この論理Ｌレベルによって
、ＦＩＬＴＥＲＯＵＴの電圧が低下し、ＦＲＯＵＴの周
波数を減少させる。ＰＤＯＵＴはＦ１が発生するまで論
理Ｌのレベルを維持する。Ｆ１とＦ２がいずれも取り消
された場合、フリップ・フロップ４２，４４はリセット
状態にあり、ＰＤＯＵＴは高インピーダンスの状態にあ
り、これによってＦＩＬＴＥＲＯＵＴの電圧とＦＲＯＵ
Ｔの周波数を実質的に一定に維持する。
は、それぞれフリップ・フロップ４２，４４のＱ出力と
等価な信号を与える。ＮＡＮＤゲート５６は、インバー
タ５７と共にＡＮＤ機能を与える。したがって、フリッ
プ・フロップ４２，４４はＦ１とＦ２がいずれも発生し
た場合（論理Ｈで）リセットされ、反転出力は論理Ｈに
戻る。フリップ・フロップ４２，４４は、一度セットさ
れると、これらのフリップ・フロップがリセットされる
までセットされた状態を保つように端部でトリガされる
。Ｆ１が発生されＦ２が取り消された場合、位相検出器
４０は論理レベルＨでＰＤＯＵＴを与える。この論理Ｈ
レベルによって、ＦＩＬＴＥＲＯＵＴの電圧が上昇され
、ＦＲＯＵＴの周波数を増加させる。ＰＤＯＵＴはＦ２
が発生されるまで論理Ｈレベルを維持する。Ｆ１が取り
消されＦ２が発生した場合、位相検出器は論理Ｌのレベ
ルでＰＤＯＵＴを発生する。この論理Ｌレベルによって
、ＦＩＬＴＥＲＯＵＴの電圧が低下し、ＦＲＯＵＴの周
波数を減少させる。ＰＤＯＵＴはＦ１が発生するまで論
理Ｌのレベルを維持する。Ｆ１とＦ２がいずれも取り消
された場合、フリップ・フロップ４２，４４はリセット
状態にあり、ＰＤＯＵＴは高インピーダンスの状態にあ
り、これによってＦＩＬＴＥＲＯＵＴの電圧とＦＲＯＵ
Ｔの周波数を実質的に一定に維持する。
【００１９】フェーズ・ロックド・ループの性能の重要
な基準は、ロック時間、すなわち、第１の数または第２
の数が変化してからＦＲＯＵＴの周波数が実質的に所望
の周波数と等しくなるまでどの位かかるかである。さら
に、デジタル位相検出器の場合、ループのロック時間は
位相検出器の初期状態によって決まる。周波数が変化し
た場合、Ｆ１とＦ２は記憶および制御部１２によってＪ
ＡＭ ＬＯＡＤの発生によって強制的に論理Ｈの状態
にされ、これによってフリップ・フロップを「００」の
状態に戻す（３番目の問題を解決する）。Ｆ１とＦ２が
いずれも論理Ｈの場合にカウンタは入力数を再ロードす
るので、今度はこれらのカウンタは入力数の変化と同期
する（４番目の問題）。またこれらのカウンタは数が変
化したときは常に対応する数を自動的に再ロードする（
２番目の問題）。
な基準は、ロック時間、すなわち、第１の数または第２
の数が変化してからＦＲＯＵＴの周波数が実質的に所望
の周波数と等しくなるまでどの位かかるかである。さら
に、デジタル位相検出器の場合、ループのロック時間は
位相検出器の初期状態によって決まる。周波数が変化し
た場合、Ｆ１とＦ２は記憶および制御部１２によってＪ
ＡＭ ＬＯＡＤの発生によって強制的に論理Ｈの状態
にされ、これによってフリップ・フロップを「００」の
状態に戻す（３番目の問題を解決する）。Ｆ１とＦ２が
いずれも論理Ｈの場合にカウンタは入力数を再ロードす
るので、今度はこれらのカウンタは入力数の変化と同期
する（４番目の問題）。またこれらのカウンタは数が変
化したときは常に対応する数を自動的に再ロードする（
２番目の問題）。
【００２０】図３は、この動作を理解する場合に有用な
フェーズ・ロックド・ループの種々の信号のタイミング
図を示す。全ての参照番号は図１に準ずる。マイクロプ
ロセッサ３２はフェーズ・ロックド・ループ１０をプロ
グラムするため反転ＥＮＡＢＬＥを発生する。ＣＬＯＣ
Ｋ信号もまた与えられ、これは約５０％のデューティ・
サイクルを有するデジタル・クロック信号である。図３
に示されないのはＤＡＴＡのビットの流れであり、これ
はアドレス・ビットとそれに続く１６データ・ビットの
入力数を有する。１６ビットの入力数に対応するＣＬＯ
ＣＫ周期の立ち下がり端では、記憶および制御部１２は
「ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ ＬＯＡ
Ｄ」で示す信号をカウンタ１４とカウンタ１６に発生す
ることができ、第１ラッチまたは第２ラッチのいずれか
の値が変化する場合に負荷が生じることを防止する。「
ＬＯＡＤ Ｎ ＬＡＴＣＨ」で示す信号が記憶およ
び制御部１２によって内部的に発生し、第２ラッチにシ
フト・レジスタからの入力数を受けさせる。最後に、Ｊ
ＡＭ ＬＯＡＤが発生し、カウンタ１４とカウンタ１
６が新しい値をロードすることを保障する。好適な実施
例の場合、ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ
ＬＯＡＤは必要ではなく、高速ＣＭＯＳプロセスのよ
うなある種の集積回路技術では、信号ＪＡＭ ＬＯＡ
Ｄは反転ＥＮＡＢＬＥの立上がり端の直後に有効となる
。
フェーズ・ロックド・ループの種々の信号のタイミング
図を示す。全ての参照番号は図１に準ずる。マイクロプ
ロセッサ３２はフェーズ・ロックド・ループ１０をプロ
グラムするため反転ＥＮＡＢＬＥを発生する。ＣＬＯＣ
Ｋ信号もまた与えられ、これは約５０％のデューティ・
サイクルを有するデジタル・クロック信号である。図３
に示されないのはＤＡＴＡのビットの流れであり、これ
はアドレス・ビットとそれに続く１６データ・ビットの
入力数を有する。１６ビットの入力数に対応するＣＬＯ
ＣＫ周期の立ち下がり端では、記憶および制御部１２は
「ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ ＬＯＡ
Ｄ」で示す信号をカウンタ１４とカウンタ１６に発生す
ることができ、第１ラッチまたは第２ラッチのいずれか
の値が変化する場合に負荷が生じることを防止する。「
ＬＯＡＤ Ｎ ＬＡＴＣＨ」で示す信号が記憶およ
び制御部１２によって内部的に発生し、第２ラッチにシ
フト・レジスタからの入力数を受けさせる。最後に、Ｊ
ＡＭ ＬＯＡＤが発生し、カウンタ１４とカウンタ１
６が新しい値をロードすることを保障する。好適な実施
例の場合、ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ
ＬＯＡＤは必要ではなく、高速ＣＭＯＳプロセスのよ
うなある種の集積回路技術では、信号ＪＡＭ ＬＯＡ
Ｄは反転ＥＮＡＢＬＥの立上がり端の直後に有効となる
。
【００２１】
【発明の効果】Ｆ１およびＦ２を発生するこの方法によ
って、カウンタの競合間題が除去される（１番目の問題
）。記憶および制御部１２は、カウンタ１４とカウンタ
１６にＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ Ｌ
ＯＡＤ」で示す信号を与え、その結果、記憶および制御
部１２が第１ラッチまたは第２ラッチに新しい数を与え
る場合、カウンタ１４とカウンタ１６がＦ１とＦ２を発
生しない。リップル・カウンタが１６まで数え、その後
１つの周期に対してＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴ
ＩＶＥ ＬＯＡＤを発生し、この期間中に入力数はラ
ッチ内で安定している。続いて、マイクロプロセッサが
記憶および制御部１２にこの入力数を書き込む最後の周
期の後、ＪＡＭ ＬＯＡＤで示す信号が発生されカウ
ンタ１４とカウンタ１６にＦ１とＦ２をそれぞれ発生さ
せる。 ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥＬＯＡＤとＪ
ＡＭ ＬＯＡＤ信号は共に競合を回避することを保障
する。
って、カウンタの競合間題が除去される（１番目の問題
）。記憶および制御部１２は、カウンタ１４とカウンタ
１６にＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥ Ｌ
ＯＡＤ」で示す信号を与え、その結果、記憶および制御
部１２が第１ラッチまたは第２ラッチに新しい数を与え
る場合、カウンタ１４とカウンタ１６がＦ１とＦ２を発
生しない。リップル・カウンタが１６まで数え、その後
１つの周期に対してＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴ
ＩＶＥ ＬＯＡＤを発生し、この期間中に入力数はラ
ッチ内で安定している。続いて、マイクロプロセッサが
記憶および制御部１２にこの入力数を書き込む最後の周
期の後、ＪＡＭ ＬＯＡＤで示す信号が発生されカウ
ンタ１４とカウンタ１６にＦ１とＦ２をそれぞれ発生さ
せる。 ＩＮＨＩＢＩＴ ＲＥＰＥＴＩＴＩＶＥＬＯＡＤとＪ
ＡＭ ＬＯＡＤ信号は共に競合を回避することを保障
する。
【図１】本発明の好適な実施例によるフェーズ・ロック
ド・ループをブロック図で示したものである。
ド・ループをブロック図で示したものである。
【図２】図１のフェーズ・ロックド・ループに使用する
位相検出器の概略図である。
位相検出器の概略図である。
【図３】図１のフェーズ・ロックド・ループの動作を説
明するためのタイミング図である。
明するためのタイミング図である。
１０ フェーズ・ロックド・ループ
１２ 記憶および制御部
１４ Ｒカウンタ
１６ Ｎカウンタ
１８ 位相検出器
２０ 低域濾波器
２２ 電圧制御発振器（ＶＣＯ）
３０ 基準発振器
４０ 位相検出器
４２，４４ フリップフロップ
４６，４８，５０，５２，５４，５７ インバータ５
６ ＮＡＮＤゲー卜 ５８ Ｐチャンネル・トランジスタ ６０ Ｎチヤンネル・トランジスタ
６ ＮＡＮＤゲー卜 ５８ Ｐチャンネル・トランジスタ ６０ Ｎチヤンネル・トランジスタ
Claims (3)
- 【請求項１】 複数の入力信号に応答して、第１およ
び第２所定数を格納する入力手段；前記入力手段に結合
され、基準信号を受信し、前記第１所定数を格納し、前
記第１所定数の周期の実質的な前記基準信号の発生、ま
たは前記第１あるいは第２所定数を格納する前記入力手
段のいずれかに応答して第１信号を与える第１カウンタ
手段；前記入力手段に結合され、出力信号を受信し、前
記第２所定数を格納し、前記第２所定数の周期の実質的
な前記出力信号の発生、または前記第１あるいは第２所
定数を格納する前記入力手段のいずれかに応答して第２
信号を与える第２カウンタ手段；前記第１カウンタ手段
および前記第２カウンタ手段に結合され、前記第１およ
び第２信号の論理状態の差に応答して位相検出信号を与
える位相検出器；前記位相検出器に結合され、前記位相
検出器の出力信号が所定の論理状態にある時間の長さに
比例した電圧を有する濾波信号を与える濾波手段；およ
び前記濾波手段および前記第２カウンタに結合され、前
記濾波信号の前記電圧に比例した周波数を有する前記出
力信号を与える電圧制御発振器；によって構成されるこ
とを特徴とするフェーズ・ロックド・ループ。 - 【請求項２】 複数の入力信号に応答して、第１およ
び第２所定数を格納する入力手段；前記入力手段に結合
され、基準信号の前記第１所定数の周期を実質的にカウ
ントすることに応答して第１信号を与え、出力信号の前
記第２所定数の周期を実質的にカウントすることに応答
して第２信号を与え、前記第１所定数または前記第２所
定数のいずれかを格納する前記入力手段に応答して前記
第１信号および前記第２信号の両方を与える基準手段；
前記基準手段に結合され、前記第１信号と前記第２信号
との間の論理状態の差に応じて位相差信号を与える位相
検出手段；および前記位相検出手段および前記基準手段
に結合され、前記位相差信号に比例した周波数を有する
前記出力信号を与えるループ手段；によって構成される
ことを特徴とするフェーズ・ロックド・ループ。 - 【請求項３】 プログラム可能な周波数を有する出力
信号を与える方法において、前記方法は：第１所定位数
の周期を有する基準信号の発生に応答して第１信号を与
える段階； 第２所定位数の周期を有する出力信号の
発生に応答して第２信号を与える段階； 前記第１所
定数または前記第２所定数のいずれかの変化に応答して
前記第１信号および前記第２信号の両方を与える段階；
前記第１信号および前記第２信号との間の検出した位相
差に比例したデューティ・サイクルを有する位相検出信
号を与える段階；前記デューティ・サイクルに比例した
電圧を有する濾波信号を与える段階；および前記位相検
出信号の前記電圧に比例した周波数を有する出力信号を
与える段階； によって構成されることを特徴とする
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/457,465 US4951005A (en) | 1989-12-27 | 1989-12-27 | Phase locked loop with reduced frequency/phase lock time |
| US457,465 | 1989-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211520A true JPH04211520A (ja) | 1992-08-03 |
| JP2929721B2 JP2929721B2 (ja) | 1999-08-03 |
Family
ID=23816850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418194A Expired - Lifetime JP2929721B2 (ja) | 1989-12-27 | 1990-12-26 | ロック時間を短縮するフェーズ・ロックド・ループおよびロック時間を短縮する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4951005A (ja) |
| EP (1) | EP0435552B1 (ja) |
| JP (1) | JP2929721B2 (ja) |
| DE (1) | DE69026230T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041798A (en) * | 1990-06-12 | 1991-08-20 | International Business Machines Corporation | Time reference with proportional steering |
| US5075638A (en) * | 1990-12-26 | 1991-12-24 | Motorola, Inc. | Standby system for a frequency synthesizer |
| JPH0529932A (ja) * | 1991-07-24 | 1993-02-05 | Matsushita Electric Ind Co Ltd | クロツク切り換え装置 |
| US5267189A (en) * | 1991-09-30 | 1993-11-30 | Wilke William G | Rational fraction synthesizer |
| JP2911276B2 (ja) * | 1991-11-27 | 1999-06-23 | 三洋電機株式会社 | Ｐｌｌ周波数シンセサイザ回路 |
| DE4232609A1 (de) * | 1992-09-29 | 1994-03-31 | Bosch Gmbh Robert | PLL-Schaltung |
| US5339278A (en) * | 1993-04-12 | 1994-08-16 | Motorola, Inc. | Method and apparatus for standby recovery in a phase locked loop |
| US5317283A (en) * | 1993-06-08 | 1994-05-31 | Nokia Mobile Phones, Ltd. | Method to reduce noise in PLL frequency synthesis |
| GB2289384B (en) * | 1993-11-09 | 1998-08-05 | Motorola Inc | Phase locked loop error suppression circuit and method |
| SE0003058D0 (sv) * | 2000-08-30 | 2000-08-30 | Ericsson Telefon Ab L M | A state machine |
| KR20020035190A (ko) | 2000-11-04 | 2002-05-11 | 윤종용 | 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로 |
| US7990313B2 (en) * | 2006-07-13 | 2011-08-02 | Siemens Aktiengesellschaft | Radar arrangement |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378509A (en) * | 1980-07-10 | 1983-03-29 | Motorola, Inc. | Linearized digital phase and frequency detector |
| CH670020A5 (en) * | 1986-01-20 | 1989-04-28 | Studer Willi Ag | Signal synchronising phase-lock circuit - has frequency divider for output signal reset in synchronism with signal flanks of input signal |
| US4714899A (en) * | 1986-09-30 | 1987-12-22 | Motorola, Inc. | Frequency synthesizer |
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| US4817199A (en) * | 1987-07-17 | 1989-03-28 | Rockwell International Corporation | Phase locked loop having reduced response time |
-
1989
- 1989-12-27 US US07/457,465 patent/US4951005A/en not_active Expired - Lifetime
-
1990
- 1990-12-19 DE DE69026230T patent/DE69026230T2/de not_active Expired - Fee Related
- 1990-12-19 EP EP90313927A patent/EP0435552B1/en not_active Expired - Lifetime
- 1990-12-26 JP JP2418194A patent/JP2929721B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69026230D1 (de) | 1996-05-02 |
| EP0435552B1 (en) | 1996-03-27 |
| EP0435552A2 (en) | 1991-07-03 |
| JP2929721B2 (ja) | 1999-08-03 |
| EP0435552A3 (en) | 1991-11-06 |
| US4951005A (en) | 1990-08-21 |
| DE69026230T2 (de) | 1996-10-10 |
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