BESCHREIBUNG
Die Erfindung betrifft ein Verfahren zur schnellen Synchronisierung eines Ausgangssignales einer Phase Lock Schaltung mit einem Eingangssignal, sowie eine Vorrichtung, die diese Synchronisierung erlaubt.
Es ist bekannt, mit Phase Lock Schaltungen (PLL's) ein höherfrequentes Ausgangssignal mit einem tieferfrequenten Eingangssignal zu synchronisieren. Das Eingangssignal wird dabei in an sich bekannter Weise einem ersten Eingang eines Phasendetektors zugeführt, der die Phasenlage des Eingangssignales mit der Phasenlage eines auf einen zweiten Eingang des Phasendetektors zurückgeführten Signales vergleicht, dessen Frequenz der Frequenz des Eingangssignales durch Teilung der Ausgangsfrequenz angepasst wird. Das Ausgangssignal des Phasendetektors ist dabei proportional der ermittelten Phasenverschiebung.
In einem Tiefpassfilter wird das Ausgangssignal des Phasendetektors integriert, so dass ein Gleichstromsignal entsteht, das der Phasenverschiebung entspricht. Dieses Gleichstromsignal wird an ein frequenzbestimmendes Element angelegt, das ein Ausgangssignal abgibt, das von der angelegten Gleichspannung abhängig ist. Dieses Ausgangssignal wird über einen Frequenzteiler an den genannten zweiten Eingang des Phasendetektors angelegt, so dass für die Signale eine Schleife gebildet ist.
Wird als frequenzbestimmendes Element ein spannungsgesteuerter Quarzoszillator (VCXO) gewählt, dessen Ausgangssignal nur Frequenzänderungen zulässt, die einen Bruchteil der Frequenz dieses Ausgangssignales betragen, so dauert es relativ lange, bis die gemessene Phasenverschiebung ausgeglichen ist.
Für die Synchronisierung des Ausgangssignales auf das Eingangssignal muss dann die Schaltung sehr viele Zyklen durchlaufen, wobei zwischen aufeinanderfolgenden Zyklen die Phasenlage nur in kleinsten Schritten korrigiert wird.
Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, ein Verfahren und eine Schaltung zu schaffen, die in jedem Fall eine rasche Synchronisierung des Ausgangssignales einer Phase Lock Schaltung auf ihr Eingangssignal erlaubt.
Die durch die Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, dass der Vorgang der Synchronisierung auf einige wenige Zyklen beschränkt werden kann. Dies unabhängig davon, wie gross die gemessene Phasenverschiebung ist.
Dies erlaubt es auch in bisher undenkbaren Fällen sogenannte VCXO's als frequenzbestimmendes Element vorzusehen, womit eine genauere Synchronisierung der Signale mit Phase Lock Schaltungen erreicht werden kann.
Im folgenden wird die Erfindung anhand von lediglich einen Ausführungsweg darstellenden Zeichnungen näher erläutert. Es zeigt
Fig. 1 eine schematische Darstellung einer erfindungsgemässen Phase Lock Schaltung,
Fig. 2 weitere Ausführung einer Schaltung gemäss Fig. 2,
Fig. 3 eine schematische Darstellung eines Zählvorganges und damit verbundener Signale und
Fig. 4 und 5 je ein Flussdiagramm eines erfindungsgemässen Verfahrens.
Fig. 1 zeigt eine Phase Lock Schaltung 1 die aus einem Phasendetektor 2, einem Tiefpassfilter 3, einem frequenzbestimmenden Element 4 und einem Frequenzteiler 5 besteht. Leitungen 6, 7, 8 und 9 verbinden diese Elemente 2, 3, 4 und 5 zu einer geschlossenen Schleife 10. Der Phasendetektor 2 weist zwei Eingänge 11 und 12 auf, wobei der Eingang 11 an die Leitung 9 und der Eingang 12 an eine Leitung 13 angeschlossen ist.
Ein Schaltelement 14 mit einem ersten Eingang 15 für ein Eingangssignal R, einem zweiten Eingang 16 für ein Zwischensignal V und einem Ausgang 17, ist über diesen an Leitung 13 angeschlossen und somit dem Phasendetektor 2 vorgeschaltet.
Der Frequenzteiler 5 ist an einen Bus 18 angeschlossen. Der Frequenzteiler 5 weist ferner zwei Anschlüsse 19 (CARRY) und 20 (LOAD) auf, die über je eine Leitung 21 und 22 mit einem Schaltelement 23 verbunden sind. Eine Leitung 24 verbindet das Schaltelement 23 mit einer Steuereinheit 25. Diese ist vorzugsweise als Sequenzer ausgebildet. Die Steuereinheit 25 ist über eine Leitung 26 mit der Leitung 9 der Schleife 10 und über eine Leitung 27 mit einer Leitung 28 verbunden, welche das Eingangssignal der Schaltung 1 enthält, und welche am ersten Eingang 15 des Schaltelementes 14 angeschlossen ist. Eine weitere Leitung 29 schliesst die Steuereinheit 25 an die Leitung 8 der Schleife 10 an, welche auch als Ausgang für das Ausgangssignal A der Schaltung 1 dient. Eine weitere Leitung 30 verbindet die Steuereinheit 25 mit dem Schaltelement 14.
Fig. 2 zeigt eine weitere Ausführung einer Phase Lock Schaltung 1' wie sie teilweise aus Fig. 1 bereits bekannt ist.
Identische Elemente der Schaltung, die zusammen insbesondere auch eine Schleife 10' bilden, sind mit denselben Bezugsziffern versehen wie in Fig. 1. Abweichend ist die Verbindung der Anschlüsse 19 und 20 des Frequenzteilers 5 durch eine Leitung 31 mit der Steuereinheit 25'. Der Frequenzteiler 5 und die Steuereinheit 25' sind ferner über eine Leitung 32 miteinander verbunden. In die Leitung 6 ist ein Additionsglied 33 eingesetzt, das über eine Leitung 34 an ein Schaltelement 35 angeschlossen ist. Dieses ist über eine Leitung 36 mit dem Ausgang 38 eines Verstärkers 37 verbunden, dessen einer Eingang 39 über eine Leitung 40 mit der Leitung 7 verbunden ist. Die Leitung 30 verbindet die Steuereinheit auch mit dem Schaltelement 35.
Für einen vorhandenen Frequenzteiler 5, der im Prinzip nichts anderes ist als eine Zählschaltung, die Impulse des Ausgangssignales bis zu einem maximalen Wert zählt und anschliessend wieder mit dem Ausgangswert (z.B. Null) zu zählen beginnt, ist der Zählvorgang in Fig. 3a schematisch dargestellt.
Mit 41 ist ein Anfangs- oder Ausgangswert und mit 42 ein Endwert für einen Zähler bezeichnet. Dazwischen zählt der Zähler einzelne Werte wie z.B. 43, 43', 43'' usw. Im folgenden sind die Werte die ein Zähler beim Zählen aufweist durch eine Rampe 44 vereinfacht dargestellt.
Als Ausgangssignal eines binären Zählers kann das wesentlichste Bit (MSB) herangezogen werden, was für einen Zählvorgang entsprechend Fig. 3a ein Signal 45 gemäss Fig. 3b ergibt.
Fig. 3c stellt Zählvorgänge dar, bei denen der Zählbereich eines gegebenen Zählers nicht vollständig ausgeschöpft wird, was in der Praxis meistens zutreffen wird. Es ergeben sich somit Rampen 46a, b, c die gegenüber den Rampen 44 verkürzt sind. Das bedeutet zum Beispiel, dass der Endwert 42 derselbe ist, dass aber der Zähler jeweils nicht bei Null, sondern bei einem höheren Ausgangswert 47 zu zählen beginnt. Die Diffe renz zwischen dem Endwert 42 und dem Ausgangswert 47 betrage den Wert N. N ist auch die Zahl, durch die die Frequenz des Ausgangssignals in der Leitung 8 (Fig. 1 und 2) geteilt wird.
Fig. 3d zeigt ein Signal 48 als Ausgangssignal eines Zählers, dessen Arbeitsbereich nicht vollständig ausgeschöpft wird. Das
Signal 48 wird ebenfalls durch das wesentlichste Bit (MSB) ge bildet.
Aus dem Signal 48 gemäss Fig. 3d kann durch an sich be kannte Umformung ein Signal 49 mit gleichlangen Abschnitten
50, 51 und 52 gemäss Fig. 3e gebildet werden. Dieses Signal welches wir auch mit V bezeichnen wollen, ist ein Zwischensi gnal, das in der Schleife 10, 10' nach dem Frequenzteiler 5 auf tritt. Es entspricht dem Ausgangssignal der Schaltung 1 mit er niedrigter Frequenz.
Ein Eingangssignal R wie es in der Leitung 28 auftritt ist in der Fig. 3f gezeigt. Das Eingangssignal ist um den Phasenwin kel delta phi gegenüber dem Zwischensignal V, 49 voreilend dargestellt.
Die Fig. 3g und 3h zeigen je ein Zwischensignal V, 53 und
54 das zuerst unsynchronisiert und anschliessend synchronisiert ist. Dies bei einer Zeitachse gemäss einem Pfeil 55.
Fig. 3i zeigt ein um den Phasenwinkel delta phi nacheilendes Eingangssignal R, 56.
Die Fig. 3k und 3i zeigen je ein Zwischensignal V, 57 und 58 das zuerst unsynchronisiert und anschliessend synchronisiert ist.
Die Fig. 4 und 5 zeigen je ein Flussdiagramm für die Wirkungsweise der Phase Lock Schaltungen 1 und 1' . Auf die einzelnen in diesen Flussdiagrammen dargestellten Schritte wird nachfolgend bei der Erläuterung der Wirkungsweise der Schaltungen 1 und 1' eingetreten.
Wie bei Phase Lock Schaltungen allgemein üblich, soll ein höherfrequentes Ausgangssignal mit einem tieferfrequenten Eingangssignal synchronisiert werden. Dazu werden beide Signale dem Phasendetektor 2 zugeführt. Am Eingang 12 liegt das Eingangssignal und am Eingang 11 ein Zwischensignal an, das durch Frequenzteilung im Frequenzteiler 5 aus dem Ausgangssignal gewonnen wird. Ist die Phasenlage der beiden Signale an den Eingängen 11 und 12 identisch, so gibt der Phasendetektor 2 kein Ausgangssignal über Leitung 6 ab. Ist die Phasenlage so, dass eine Phasendifferenz besteht, so gibt der Phasendetektor 2 ein Signal über Leitung 6 ab, das als Spannung auftritt und einen Wert und eine Polarität aufweist, die der Phasendifferenz an den Eingängen 11 und 12 entsprechen.
Das Signal aus Leitung 6 wird im Tiefpassfilter 3 integriert, so dass in der Leitung 7 eine Gleichspannung auftritt, die in Betrag und Wert der genannten Phasendifferenz entspricht. Das frequenzbestimmende Element 4 gibt über die Leitung 8 ein Signal ab, das eine Nennfrequenz aufweist. Diese Nennfrequenz wird abgegeben, wenn in der Leitung 7 keine Spannung und damit an den Eingängen 11 und 12 keine Phasendifferenz auftritt.
Tritt in der Leitung 7 eine Spannung auf, so gibt das Element 4 ein Signal ab, dessen Frequenz von der Nennfrequenz abweicht.
Die Abweichung der Frequenz die im Falle eines VCXO-Oszillators als frequenzbestimmendes Element 4 pro Zeiteinheit erzielbar ist, ist sehr gering. Trotzdem wird auf diese Weise auf die Dauer die Phasendifferenz abgebaut.
Nachfolgend sei die erfindungsgemässe schnelle Synchronisierung des Ausgangssignales auf das Eingangssignal näher erläutert. Dazu wird zunächst einmal das Zwischensignal mit dem Eingangssignal verglichen. Bei einem Eingangssignal R, 59 gemäss Fig. 3f, das gegenüber dem Zwischensignal V, 49 um den Phasenwinkel delta phi vorauseilt, sollen die Flanken 60 und 61 in zeitliche Übereinstimmung gebracht werden. Dabei ist zu bedenken, dass zwischen aufeinanderfolgenden Flanken 60 des Zwischensignales 50 der Zählvorgang im Frequenzteiler 5 zwischen einem Ausgangswert 47 (Fig. 3c) und dem Endwert 42 stattfindet. D.h. der Zählvorgang beschreibt die Rampe 46a, 46b, 46c usw. Für die schnelle Synchronisierung der beiden genannten Flanken wird nun der Zählvorgang 46b an der Stelle 62 unterbrochen und sofort mit dem Ausgangswert 47 neu gestartet.
Von da an beschreibt der Zählvorgang Rampen 63, 64 usw.
So fällt die Flanke 65 des Zwischensignales 53 mit der Flanke 61 des Eingangssignales 59 praktisch zusammen. Da beim Abbruch und beim neu Starten des Zählvorganges trotzdem ein wenig Zeit verloren geht, stimmen die Flanken 65 und 61 nicht genau zeitlich überein. Die Flanke 65 des Zwischensignales 53 tritt zeitlich gesehen etwas später auf als die Flanke 61 des Eingangssignales 59. Doch dieser kleine zeitliche Unterschied ist klein genug, so dass die Schaltung 1 diesen Restfehler auch in kurzer Zeit ausgleichen kann.
Eine weitere Methode um die schnelle Synchronisierung des
Zwischensignales 50 und des Eingangssignales 59 herbeizufüh ren, besteht darin, den Zählvorgang dann abzubrechen, wenn der Endwert 42 erreicht ist. Der Zählvorgang wird dann ausge schaltet, was in Fig. 3c durch den Pfeil 66 dargestellt ist. Beim
Auftreten der Flanke 61a des Eingangssignales 59, beginnt der Zählvorgang wieder beim Ausgangswert 47 und beschreibt in bekannter Weise die Rampe 63, 64 usw. Dann stimmt die Flan ke 67 des Zwischensignales 54 in Fig. 3h mit der Flanke 61 des Eingangssignales 59 in Fig. 3f überein.
Bei nachlaufendem Eingangssignal R, 56 wie das aus der Fig. 3i bekannt ist, wird gemäss der einen Methode der Zählvorgang statt mit dem Endwert 42 bereits an der Stelle 68 abgebrochen und wieder neu gestartet mit dem Ausgangswert 42.
Die Stelle 68 entspricht einer Zeit, zu der eine Flanke 71b des Eingangssignales auftritt. Dies ist durch einen Pfeil 69 dargestellt. Von da an durchläuft der Zählvorgang die Rampen in ihrer ganzen Länge wie dies mit dem Pfeil 70 angedeutet ist.
Dadurch werden die Flanken 71 und 72 des Eingangssignales 56 und des Zwischensignales 57 gemäss Fig. 3i und 3k ausgerichtet.
Gemäss der anderen Methode wird der Zählvorgang 46a (Fig. 3c) beim Endwert 42 unterbrochen und stillgesetzt, bis eine abwärts gerichtete Flanke 71a des Eingangssignales 56 (Fig.
3i) auftritt. Dies wird durch den Pfeil 73 dargestellt (in Fig. 3c).
Dann wird der Zählvorgang mit dem Ausgangswert 47 neu gestartet und druchläuft anschliessend die Rampen in ihrer ganzen Länge. Dies ist in Fig. 3c durch Pfeile 74 und 75 dargestellt. Damit sind die Flanken 71a und 76 des Eingangssignales 56 und des Zwischensignales 58 zueinander ausgerichtet. Dies auch hier mit der Einschränkung, dass ein kleiner Restfehler, wie bereits besprochen schnell ausgeglichen wird.
Nachdem nun das Synchronisieren eines Zwischensignales V mit einem Eingangssignal R rein verfahrensmässig beschrieben wurde, soll nun auch noch die genannte Synchronisierung mit Hilfe der Phase Lock Schaltung gemäss der Fig. 1 und 2 beschrieben werden. Dabei werden auch die Flussdiagramme gemäss den Fig. 4 und 5 verwendet.
Bei normaler Wirkungsweise befindet sich ein Schalter 77 des Schaltelementes 14 in der in den Fig. 1 und 2 gezeigten Stellung. Somit liegt das Eingangssignal R am Eingang 12 und das Zwischensignal V am Eingang 11 des Phasendetektors 2 an.
Das Eingangssignal R liegt aber auch in den Leitungen 28 und 27 und somit an der Steuereinheit 25 an. Das Zwischensignal V liegt auch an den Leitungen 9 und 26 und somit auch an der Steuereinheit 25 an. Der Phasendetektor 2 erfasst laufend die Phasenlage zwischen dem Eingangssignal R und dem Zwischensignal V, wie das im Schritt 78 und 79 in Fig. 4 angedeutet ist.
Ist gemäss Schritt 79 kein Phasenwinkel delta phi vorhanden, so sind die Signale synchronisiert und die Schaltung 1 läuft wie bereits bekannt. Ist ein Phasenwinkel delta phi vorhanden, der grösser oder kleiner ist als Null, so gibt der Phasendetektor 2 ein Signal über Leitung 6 ab. Bei positivem Phasenwinkel delta phi ein positives und bei negativem Phasenwinkel delta phi ein negatives Signal. Dasselbe ermittelt die Steuereinheit 25, was mit dem Schritt 80 in Fig. 4 angedeutet ist. Ist der Phasenwinkel delta phi positiv, so geschieht zunächst nichts, denn die nächste abwärts gerichtete Flanke (61a in Fig. 3f) des Eingangssignales R muss abgewartet werden. Dies ergibt den Schritt 81 in Fig. 4.
Trifft diese ein, so erteilt die Steuereinheit 25 über die Leitung 24, das Schaltelement 23, die Leitung 22 und den Anschluss 20 einen Ladebefehl an den Frequenzteiler 5, der bewirkt, dass der Ausgangswert (47 in Fig. 3c) der immer über den Bus 18 anliegt, eingelesen wird. Damit ist der Zähler im Frequenzteiler 5 auf den Ausgangswert zurückgesetzt und er beginnt dort von neuem die Impulse zu zählen, die er über Leitung 8 erhält. Dies entspricht dem Schritt 82 gemäss Fig. 4. Somit ist die Synchronisation zunächst beendet, so dass die Eingangssignale R und die Zwischensignale V wieder routinemässig erfasst und auf ihre Phasenlage überprüft werden. Dies entspricht Schritten 83 und 84 in Fig. 4. Für den Schritt 84 wird aber eine grössere Toleranz für eine allfällige Phasendifferenz erlaubt als dies beim Schritt 78 der Fall ist. Dies um ein ruhiges Einschwingen der Phasenlage zu ermöglichen.
Andernfalls beginnt die Synchronisation von neuem mit den Schritten 78 und 79. Während der üblichen Zählvorgänge schaltet sich der Zähler des Frequenzteilers 5 von selbst zurück, sobald er seinen Endwert 42 erreicht hat. Dann erscheint am Anschluss 19 ein Signal (CARRY) das über Leitung 21, das Schaltelement 23, Leitung 22 und Anschluss 20 den Ladebefehl für den Ausgangswert aus dem Bus 18 erteilt. Das Schaltelement 23 lässt immer das gerade vorhandene Signal in den Leitungen 21 oder 24 durch.
Bei negativem Phasenwinkel delta phi gemäss Schritt 80 wird der Ausgangswert sofort in bekannter Weise in den Zähler geladen, was durch die Steuereinheit 25 ausgelöst wird. Dies entspricht einem Schritt 85 in Fig. 4.
Bei der Schaltung 1' gemäss Fig. 2 wird bei ermitteltem positivem oder negativem Phasenwinkel delta phi durch die Steuereinheit 25' über die Leitung 32 eine Erlaubnis für den Zähler des Frequenzteilers 5 zu zählen (DISABLE-Signal) verweigert. Dies geschieht, wenn der Zähler den Endwert erreicht hat. Diese Vorgänge entsprechen Schritten 86, 87, 88 und 89 im Flussdiagramm der Fig. 5. Das Erreichen des Endwertes wird der Steuereinheit 25' über die Leitung 31 gemeldet. Die Steuereinheit 25' prüft laufend ob eine abwärts gerichtete Flanke (61a in Fig. 3f) des Eingangssignales R eintrifft. Dies entspricht einem Schritt 90 in Fig. 5. Trifft dies zu, so kann die Zählung neu gestartet werden. Dazu erhält der Frequenzteiler 5 über Leitung 32 die Erlaubnis (ENABLE-Signal) aus dem Bus 18 den Ausgangswert einzulesen. Dies entspricht dem Schritt 91 in Fig.
5. Dann laufen die Vorgänge in bekannter Weise weiter wie dies durch Schritte 92 und 93 angedeutet ist, die den Schritten 83 und 84 in Fig. 4 entsprechen.
Es kann aber vorkommen, dass in der Leitung 28 gar kein Eingangssignal R vorhanden ist. Trotzdem sollte die Schaltung 1 oder 1' arbeiten. In diesem Falle ist der Schalter 77 des Schaltelementes 14 so gestellt, dass er den Ausgang 17 mit dem zweiten Eingang 16 und somit mit der Leitung 9 verbindet. Das bedeutet, dass dasselbe Signal, nämlich das Zwischensignal V an beide Eingänge 11 und 12 des Phasendetektors 2 angelegt ist. Die Schaltung 1 oder 1' ist dann synchronisiert und das frequenzbestimmende Element 4 schwingt mit der Nennfrequenz.
Tritt plötzlich ein Eingangssignal R in der Leitung 28 auf, so muss der Schalter 77 seine Stellung wechseln. Das wird von der Steuereinheit 25' über die Leitung 30 veranlasst. Zusätzlich wird dabei auch das Schaltelement 35 (Fig. 2) geschlossen. Das Tiefpassfilter 3, das zu dieser Zeit ein Ausgangssignal über die Leitung 7 abgibt, das beispielsweise extrem positiv oder extrem negativ sein kann, wird aber durch das Ausgangssignal des Phasendetektors 2 nicht notwendigerweise richtig korrigiert.
Unter gewissen Umständen verharrt das Signal in der Leitung 7 bei extremen Werten. Deshalb bekommt nun das Tiefpassfilter 3 in dieser Übergangsphase ein analoges Signal aus der Leitung 34, das vom Verstärker 37 ausgegeben wird. Dieser vergleicht das Ausgangssignal des Tiefpassfilters 3 mit einem Referenzsignal, das ihm über eine Leitung 94 zugeführt wird und erzeugt ein Signal, das das Filter wieder auf einen neutralen Wert einstellt; Dann beginnt der Vorgang der Synchronisierung wieder wie bekannt zu arbeiten und das Schaltelement 35 wird wieder geöffnet. Diese Elemente 33, 34, 35, 36, 37 und 40 können ebenfalls mit einer Schaltung 1 wie sie in Fig. 1 gezeigt ist, verwendet werden.
DESCRIPTION
The invention relates to a method for fast synchronization of an output signal of a phase lock circuit with an input signal, and to a device which allows this synchronization.
It is known to use phase lock circuits (PLLs) to synchronize a higher-frequency output signal with a lower-frequency input signal. The input signal is fed in a manner known per se to a first input of a phase detector which compares the phase position of the input signal with the phase position of a signal which is fed back to a second input of the phase detector, the frequency of which is adapted to the frequency of the input signal by dividing the output frequency. The output signal of the phase detector is proportional to the phase shift determined.
The output signal of the phase detector is integrated in a low-pass filter, so that a direct current signal is produced which corresponds to the phase shift. This direct current signal is applied to a frequency-determining element which emits an output signal which is dependent on the applied direct voltage. This output signal is applied via a frequency divider to said second input of the phase detector, so that a loop is formed for the signals.
If a voltage-controlled quartz oscillator (VCXO) is selected as the frequency-determining element, the output signal of which only permits frequency changes that are a fraction of the frequency of this output signal, it takes a relatively long time until the measured phase shift is balanced.
In order to synchronize the output signal with the input signal, the circuit must go through a large number of cycles, the phase position being corrected only in the smallest steps between successive cycles.
The invention seeks to remedy this. The invention, as characterized in the claims, solves the problem of creating a method and a circuit which, in any case, allows the output signal of a phase lock circuit to be quickly synchronized with its input signal.
The advantages achieved by the invention can be seen essentially in the fact that the synchronization process can be limited to a few cycles. This is irrespective of how large the measured phase shift is.
This allows so-called VCXOs to be provided as a frequency-determining element even in previously unthinkable cases, with which a more precise synchronization of the signals with phase lock circuits can be achieved.
The invention is explained in more detail below with the aid of drawings which illustrate only one embodiment. It shows
1 is a schematic representation of a phase lock circuit according to the invention,
2 further embodiment of a circuit according to FIG. 2,
Fig. 3 is a schematic representation of a counting process and associated signals and
4 and 5 each show a flow diagram of a method according to the invention.
1 shows a phase lock circuit 1 which consists of a phase detector 2, a low-pass filter 3, a frequency-determining element 4 and a frequency divider 5. Lines 6, 7, 8 and 9 connect these elements 2, 3, 4 and 5 to form a closed loop 10. The phase detector 2 has two inputs 11 and 12, the input 11 to line 9 and the input 12 to a line 13 is connected.
A switching element 14 with a first input 15 for an input signal R, a second input 16 for an intermediate signal V and an output 17 is connected via this to line 13 and thus connected upstream of the phase detector 2.
The frequency divider 5 is connected to a bus 18. The frequency divider 5 also has two connections 19 (CARRY) and 20 (LOAD), each of which is connected to a switching element 23 via a line 21 and 22. A line 24 connects the switching element 23 to a control unit 25. This is preferably designed as a sequencer. The control unit 25 is connected via a line 26 to the line 9 of the loop 10 and via a line 27 to a line 28 which contains the input signal of the circuit 1 and which is connected to the first input 15 of the switching element 14. A further line 29 connects the control unit 25 to the line 8 of the loop 10, which also serves as an output for the output signal A of the circuit 1. Another line 30 connects the control unit 25 to the switching element 14.
FIG. 2 shows a further embodiment of a phase lock circuit 1 ', as is already partially known from FIG. 1.
Identical elements of the circuit, which together in particular also form a loop 10 ', are provided with the same reference numerals as in FIG. 1. The connection of the connections 19 and 20 of the frequency divider 5 through a line 31 to the control unit 25' is different. The frequency divider 5 and the control unit 25 'are also connected to one another via a line 32. An adder 33 is inserted into the line 6 and is connected to a switching element 35 via a line 34. This is connected via a line 36 to the output 38 of an amplifier 37, one input 39 of which is connected to line 7 via a line 40. Line 30 also connects the control unit to switching element 35.
For an existing frequency divider 5, which in principle is nothing more than a counting circuit, which counts the pulses of the output signal up to a maximum value and then starts counting again with the output value (e.g. zero), the counting process is shown schematically in Fig. 3a.
41 denotes an initial or output value and 42 an end value for a counter. In between, the counter counts individual values such as 43, 43 ', 43' 'etc. In the following, the values that a counter has when counting are shown in simplified form by a ramp 44.
The most important bit (MSB) can be used as the output signal of a binary counter, which results in a signal 45 according to FIG. 3b for a counting operation according to FIG. 3a.
Fig. 3c shows counting processes in which the counting range of a given counter is not completely exhausted, which will mostly apply in practice. This results in ramps 46a, b, c which are shortened compared to ramps 44. This means, for example, that the end value 42 is the same, but that the counter does not start counting at zero, but at a higher output value 47. The difference between the final value 42 and the output value 47 is N. N. is also the number by which the frequency of the output signal in line 8 (Fig. 1 and 2) is divided.
FIG. 3d shows a signal 48 as the output signal of a counter, the working area of which is not completely exhausted. The
Signal 48 is also formed by the most essential bit (MSB).
From the signal 48 according to FIG. 3d, a signal 49 with sections of the same length can be formed by deformation known per se
50, 51 and 52 are formed according to Fig. 3e. This signal, which we also want to refer to as V, is an intermediate signal that occurs in the loop 10, 10 'after the frequency divider 5. It corresponds to the output signal of circuit 1 with the lowest frequency.
An input signal R as it occurs on line 28 is shown in FIG. 3f. The input signal is shown leading by the phase angle delta phi with respect to the intermediate signal V, 49.
3g and 3h each show an intermediate signal V, 53 and
54 which is first unsynchronized and then synchronized. This is the case with a time axis according to an arrow 55.
3i shows an input signal R, 56 lagging the phase angle delta phi.
3k and 3i each show an intermediate signal V, 57 and 58 which is first unsynchronized and then synchronized.
4 and 5 each show a flow diagram for the mode of operation of the phase lock circuits 1 and 1 '. The individual steps illustrated in these flowcharts are followed in the explanation of the mode of operation of the circuits 1 and 1 '.
As is common with phase lock circuits, a higher-frequency output signal should be synchronized with a lower-frequency input signal. For this purpose, both signals are fed to the phase detector 2. The input signal is present at input 12 and an intermediate signal is present at input 11, which is obtained by frequency division in frequency divider 5 from the output signal. If the phase position of the two signals at the inputs 11 and 12 is identical, the phase detector 2 does not emit an output signal via line 6. If the phase position is such that there is a phase difference, the phase detector 2 emits a signal via line 6 which occurs as a voltage and has a value and a polarity which correspond to the phase difference at the inputs 11 and 12.
The signal from line 6 is integrated in the low-pass filter 3, so that a direct voltage occurs in line 7, the amount and value of which correspond to the phase difference mentioned. The frequency-determining element 4 emits a signal via line 8 which has a nominal frequency. This nominal frequency is emitted if there is no voltage in line 7 and therefore no phase difference at inputs 11 and 12.
If a voltage occurs in line 7, element 4 emits a signal whose frequency deviates from the nominal frequency.
The deviation of the frequency which can be achieved in the case of a VCXO oscillator as frequency-determining element 4 per unit of time is very small. Nevertheless, the phase difference is permanently reduced in this way.
The rapid synchronization of the output signal to the input signal according to the invention is explained in more detail below. To do this, the intermediate signal is first compared with the input signal. In the case of an input signal R, 59 according to FIG. 3f, which leads the phase angle delta phi compared to the intermediate signal V, 49, the edges 60 and 61 are to be brought into temporal correspondence. It should be borne in mind that between successive edges 60 of the intermediate signal 50, the counting process in the frequency divider 5 takes place between an output value 47 (FIG. 3c) and the end value 42. I.e. the counting process describes the ramp 46a, 46b, 46c etc. For the rapid synchronization of the two edges mentioned, the counting process 46b is now interrupted at point 62 and immediately restarted with the initial value 47.
From then on the counting process describes ramps 63, 64 etc.
The edge 65 of the intermediate signal 53 practically coincides with the edge 61 of the input signal 59. Since a little time is lost when the counting process is aborted and restarted, edges 65 and 61 do not match exactly in time. In terms of time, the edge 65 of the intermediate signal 53 occurs somewhat later than the edge 61 of the input signal 59. However, this small time difference is small enough that the circuit 1 can compensate for this residual error even in a short time.
Another way to quickly sync the
Intermediate signals 50 and the input signal 59 herbeufüh ren, is to abort the counting process when the end value 42 is reached. The counting process is then switched off, which is shown in Fig. 3c by arrow 66. At the
If the edge 61a of the input signal 59 occurs, the counting process starts again at the output value 47 and describes the ramp 63, 64 in a known manner. Then the edge 67 of the intermediate signal 54 in FIG. 3h is correct with the edge 61 of the input signal 59 in FIG. 3f match.
When the input signal R, 56 is trailing, as is known from FIG. 3i, the counting process is terminated at point 68 instead of with the end value 42 and started again with the output value 42 according to the one method.
Location 68 corresponds to a time at which an edge 71b of the input signal occurs. This is shown by an arrow 69. From then on, the counting process runs through the ramps in their entire length, as indicated by arrow 70.
As a result, the edges 71 and 72 of the input signal 56 and the intermediate signal 57 are aligned according to FIGS. 3i and 3k.
According to the other method, the counting process 46a (FIG. 3c) is interrupted at the final value 42 and stopped until a downward edge 71a of the input signal 56 (FIG.
3i) occurs. This is shown by arrow 73 (in Fig. 3c).
Then the counting process is restarted with the initial value 47 and then runs through the ramps in their entire length. This is shown in Fig. 3c by arrows 74 and 75. The edges 71a and 76 of the input signal 56 and the intermediate signal 58 are thus aligned with one another. This also with the restriction that a small residual error, as already discussed, is quickly compensated for.
Now that the synchronization of an intermediate signal V with an input signal R has been described purely in terms of the method, the synchronization mentioned will now also be described with the aid of the phase lock circuit according to FIGS. 1 and 2. The flow diagrams according to FIGS. 4 and 5 are also used.
In normal operation, a switch 77 of the switching element 14 is in the position shown in FIGS. 1 and 2. The input signal R is thus present at the input 12 and the intermediate signal V is present at the input 11 of the phase detector 2.
However, the input signal R is also present in the lines 28 and 27 and thus on the control unit 25. The intermediate signal V is also present on the lines 9 and 26 and thus also on the control unit 25. The phase detector 2 continuously detects the phase position between the input signal R and the intermediate signal V, as is indicated in steps 78 and 79 in FIG. 4.
If, according to step 79, there is no phase angle delta phi, the signals are synchronized and the circuit 1 runs as already known. If a phase angle delta phi is present which is greater or less than zero, the phase detector 2 emits a signal via line 6. With a positive phase angle delta phi a positive and with a negative phase angle delta phi a negative signal. The control unit 25 determines the same, which is indicated by step 80 in FIG. 4. If the phase angle delta phi is positive, nothing happens at first because the next downward edge (61a in FIG. 3f) of the input signal R has to be waited for. This results in step 81 in FIG. 4.
If this arrives, the control unit 25 issues a charge command to the frequency divider 5 via the line 24, the switching element 23, the line 22 and the connection 20, which causes the output value (47 in FIG. 3c) to always be via the bus 18 is present, is read. The counter in the frequency divider 5 is thus reset to the initial value and it starts counting again the pulses that it receives via line 8. This corresponds to step 82 according to FIG. 4. Thus, the synchronization is initially ended, so that the input signals R and the intermediate signals V are again routinely recorded and checked for their phase position. This corresponds to steps 83 and 84 in FIG. 4. For step 84, however, a greater tolerance for a possible phase difference is permitted than is the case in step 78. This is to enable the phase position to settle smoothly.
Otherwise, the synchronization starts again with steps 78 and 79. During the usual counting operations, the counter of the frequency divider 5 switches back automatically as soon as it has reached its end value 42. Then a signal (CARRY) appears at connection 19, which issues the load command for the output value from bus 18 via line 21, switching element 23, line 22 and connection 20. The switching element 23 always passes the signal currently present in the lines 21 or 24.
If the phase angle delta phi is negative according to step 80, the output value is immediately loaded into the counter in a known manner, which is triggered by the control unit 25. This corresponds to a step 85 in FIG. 4.
In circuit 1 'according to FIG. 2, if the positive or negative phase angle delta phi is determined, control unit 25' via line 32 denies permission for the counter of frequency divider 5 to be counted (DISABLE signal). This happens when the counter has reached the end value. These processes correspond to steps 86, 87, 88 and 89 in the flowchart in FIG. 5. The control unit 25 'is notified of the end value being reached via the line 31. The control unit 25 'continuously checks whether a downward edge (61a in FIG. 3f) of the input signal R arrives. This corresponds to a step 90 in FIG. 5. If this is the case, the count can be restarted. For this purpose, the frequency divider 5 receives the permission (ENABLE signal) from the bus 18 to read the output value via line 32. This corresponds to step 91 in FIG.
5. Then the processes continue in a known manner, as indicated by steps 92 and 93, which correspond to steps 83 and 84 in FIG. 4.
However, it may happen that there is no input signal R in line 28 at all. Nevertheless, the circuit 1 or 1 'should work. In this case, the switch 77 of the switching element 14 is set such that it connects the output 17 to the second input 16 and thus to the line 9. This means that the same signal, namely the intermediate signal V, is applied to both inputs 11 and 12 of the phase detector 2. The circuit 1 or 1 'is then synchronized and the frequency-determining element 4 oscillates at the nominal frequency.
If an input signal R suddenly occurs in line 28, switch 77 must change its position. This is initiated by the control unit 25 'via the line 30. In addition, the switching element 35 (FIG. 2) is also closed. The low-pass filter 3, which at this time emits an output signal via line 7, which can be extremely positive or extremely negative, for example, is not necessarily corrected correctly by the output signal of the phase detector 2.
Under certain circumstances, the signal in line 7 remains at extreme values. Therefore, in this transition phase, the low-pass filter 3 now receives an analog signal from line 34, which is output by amplifier 37. This compares the output signal of the low-pass filter 3 with a reference signal which is fed to it via a line 94 and generates a signal which sets the filter back to a neutral value; Then the synchronization process begins to work as known and the switching element 35 is opened again. These elements 33, 34, 35, 36, 37 and 40 can also be used with a circuit 1 as shown in FIG. 1.