BESCHREIBUNG
Die Erfindung betrifft ein Verfahren zur schnellen Synchronisierung eines Ausgangssignales einer Phase Lock Schaltung mit einem Eingangssignal, sowie eine Vorrichtung, die diese Synchronisierung erlaubt.
Es ist bekannt, mit Phase Lock Schaltungen (PLL's) ein höherfrequentes Ausgangssignal mit einem tieferfrequenten Eingangssignal zu synchronisieren. Das Eingangssignal wird dabei in an sich bekannter Weise einem ersten Eingang eines Phasendetektors zugeführt, der die Phasenlage des Eingangssignales mit der Phasenlage eines auf einen zweiten Eingang des Phasendetektors zurückgeführten Signales vergleicht, dessen Frequenz der Frequenz des Eingangssignales durch Teilung der Ausgangsfrequenz angepasst wird. Das Ausgangssignal des Phasendetektors ist dabei proportional der ermittelten Phasenverschiebung.
In einem Tiefpassfilter wird das Ausgangssignal des Phasendetektors integriert, so dass ein Gleichstromsignal entsteht, das der Phasenverschiebung entspricht. Dieses Gleichstromsignal wird an ein frequenzbestimmendes Element angelegt, das ein Ausgangssignal abgibt, das von der angelegten Gleichspannung abhängig ist. Dieses Ausgangssignal wird über einen Frequenzteiler an den genannten zweiten Eingang des Phasendetektors angelegt, so dass für die Signale eine Schleife gebildet ist.
Wird als frequenzbestimmendes Element ein spannungsgesteuerter Quarzoszillator (VCXO) gewählt, dessen Ausgangssignal nur Frequenzänderungen zulässt, die einen Bruchteil der Frequenz dieses Ausgangssignales betragen, so dauert es relativ lange, bis die gemessene Phasenverschiebung ausgeglichen ist.
Für die Synchronisierung des Ausgangssignales auf das Eingangssignal muss dann die Schaltung sehr viele Zyklen durchlaufen, wobei zwischen aufeinanderfolgenden Zyklen die Phasenlage nur in kleinsten Schritten korrigiert wird.
Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, ein Verfahren und eine Schaltung zu schaffen, die in jedem Fall eine rasche Synchronisierung des Ausgangssignales einer Phase Lock Schaltung auf ihr Eingangssignal erlaubt.
Die durch die Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, dass der Vorgang der Synchronisierung auf einige wenige Zyklen beschränkt werden kann. Dies unabhängig davon, wie gross die gemessene Phasenverschiebung ist.
Dies erlaubt es auch in bisher undenkbaren Fällen sogenannte VCXO's als frequenzbestimmendes Element vorzusehen, womit eine genauere Synchronisierung der Signale mit Phase Lock Schaltungen erreicht werden kann.
Im folgenden wird die Erfindung anhand von lediglich einen Ausführungsweg darstellenden Zeichnungen näher erläutert. Es zeigt
Fig. 1 eine schematische Darstellung einer erfindungsgemässen Phase Lock Schaltung,
Fig. 2 weitere Ausführung einer Schaltung gemäss Fig. 2,
Fig. 3 eine schematische Darstellung eines Zählvorganges und damit verbundener Signale und
Fig. 4 und 5 je ein Flussdiagramm eines erfindungsgemässen Verfahrens.
Fig. 1 zeigt eine Phase Lock Schaltung 1 die aus einem Phasendetektor 2, einem Tiefpassfilter 3, einem frequenzbestimmenden Element 4 und einem Frequenzteiler 5 besteht. Leitungen 6, 7, 8 und 9 verbinden diese Elemente 2, 3, 4 und 5 zu einer geschlossenen Schleife 10. Der Phasendetektor 2 weist zwei Eingänge 11 und 12 auf, wobei der Eingang 11 an die Leitung 9 und der Eingang 12 an eine Leitung 13 angeschlossen ist.
Ein Schaltelement 14 mit einem ersten Eingang 15 für ein Eingangssignal R, einem zweiten Eingang 16 für ein Zwischensignal V und einem Ausgang 17, ist über diesen an Leitung 13 angeschlossen und somit dem Phasendetektor 2 vorgeschaltet.
Der Frequenzteiler 5 ist an einen Bus 18 angeschlossen. Der Frequenzteiler 5 weist ferner zwei Anschlüsse 19 (CARRY) und 20 (LOAD) auf, die über je eine Leitung 21 und 22 mit einem Schaltelement 23 verbunden sind. Eine Leitung 24 verbindet das Schaltelement 23 mit einer Steuereinheit 25. Diese ist vorzugsweise als Sequenzer ausgebildet. Die Steuereinheit 25 ist über eine Leitung 26 mit der Leitung 9 der Schleife 10 und über eine Leitung 27 mit einer Leitung 28 verbunden, welche das Eingangssignal der Schaltung 1 enthält, und welche am ersten Eingang 15 des Schaltelementes 14 angeschlossen ist. Eine weitere Leitung 29 schliesst die Steuereinheit 25 an die Leitung 8 der Schleife 10 an, welche auch als Ausgang für das Ausgangssignal A der Schaltung 1 dient. Eine weitere Leitung 30 verbindet die Steuereinheit 25 mit dem Schaltelement 14.
Fig. 2 zeigt eine weitere Ausführung einer Phase Lock Schaltung 1' wie sie teilweise aus Fig. 1 bereits bekannt ist.
Identische Elemente der Schaltung, die zusammen insbesondere auch eine Schleife 10' bilden, sind mit denselben Bezugsziffern versehen wie in Fig. 1. Abweichend ist die Verbindung der Anschlüsse 19 und 20 des Frequenzteilers 5 durch eine Leitung 31 mit der Steuereinheit 25'. Der Frequenzteiler 5 und die Steuereinheit 25' sind ferner über eine Leitung 32 miteinander verbunden. In die Leitung 6 ist ein Additionsglied 33 eingesetzt, das über eine Leitung 34 an ein Schaltelement 35 angeschlossen ist. Dieses ist über eine Leitung 36 mit dem Ausgang 38 eines Verstärkers 37 verbunden, dessen einer Eingang 39 über eine Leitung 40 mit der Leitung 7 verbunden ist. Die Leitung 30 verbindet die Steuereinheit auch mit dem Schaltelement 35.
Für einen vorhandenen Frequenzteiler 5, der im Prinzip nichts anderes ist als eine Zählschaltung, die Impulse des Ausgangssignales bis zu einem maximalen Wert zählt und anschliessend wieder mit dem Ausgangswert (z.B. Null) zu zählen beginnt, ist der Zählvorgang in Fig. 3a schematisch dargestellt.
Mit 41 ist ein Anfangs- oder Ausgangswert und mit 42 ein Endwert für einen Zähler bezeichnet. Dazwischen zählt der Zähler einzelne Werte wie z.B. 43, 43', 43'' usw. Im folgenden sind die Werte die ein Zähler beim Zählen aufweist durch eine Rampe 44 vereinfacht dargestellt.
Als Ausgangssignal eines binären Zählers kann das wesentlichste Bit (MSB) herangezogen werden, was für einen Zählvorgang entsprechend Fig. 3a ein Signal 45 gemäss Fig. 3b ergibt.
Fig. 3c stellt Zählvorgänge dar, bei denen der Zählbereich eines gegebenen Zählers nicht vollständig ausgeschöpft wird, was in der Praxis meistens zutreffen wird. Es ergeben sich somit Rampen 46a, b, c die gegenüber den Rampen 44 verkürzt sind. Das bedeutet zum Beispiel, dass der Endwert 42 derselbe ist, dass aber der Zähler jeweils nicht bei Null, sondern bei einem höheren Ausgangswert 47 zu zählen beginnt. Die Diffe renz zwischen dem Endwert 42 und dem Ausgangswert 47 betrage den Wert N. N ist auch die Zahl, durch die die Frequenz des Ausgangssignals in der Leitung 8 (Fig. 1 und 2) geteilt wird.
Fig. 3d zeigt ein Signal 48 als Ausgangssignal eines Zählers, dessen Arbeitsbereich nicht vollständig ausgeschöpft wird. Das
Signal 48 wird ebenfalls durch das wesentlichste Bit (MSB) ge bildet.
Aus dem Signal 48 gemäss Fig. 3d kann durch an sich be kannte Umformung ein Signal 49 mit gleichlangen Abschnitten
50, 51 und 52 gemäss Fig. 3e gebildet werden. Dieses Signal welches wir auch mit V bezeichnen wollen, ist ein Zwischensi gnal, das in der Schleife 10, 10' nach dem Frequenzteiler 5 auf tritt. Es entspricht dem Ausgangssignal der Schaltung 1 mit er niedrigter Frequenz.
Ein Eingangssignal R wie es in der Leitung 28 auftritt ist in der Fig. 3f gezeigt. Das Eingangssignal ist um den Phasenwin kel delta phi gegenüber dem Zwischensignal V, 49 voreilend dargestellt.
Die Fig. 3g und 3h zeigen je ein Zwischensignal V, 53 und
54 das zuerst unsynchronisiert und anschliessend synchronisiert ist. Dies bei einer Zeitachse gemäss einem Pfeil 55.
Fig. 3i zeigt ein um den Phasenwinkel delta phi nacheilendes Eingangssignal R, 56.
Die Fig. 3k und 3i zeigen je ein Zwischensignal V, 57 und 58 das zuerst unsynchronisiert und anschliessend synchronisiert ist.
Die Fig. 4 und 5 zeigen je ein Flussdiagramm für die Wirkungsweise der Phase Lock Schaltungen 1 und 1' . Auf die einzelnen in diesen Flussdiagrammen dargestellten Schritte wird nachfolgend bei der Erläuterung der Wirkungsweise der Schaltungen 1 und 1' eingetreten.
Wie bei Phase Lock Schaltungen allgemein üblich, soll ein höherfrequentes Ausgangssignal mit einem tieferfrequenten Eingangssignal synchronisiert werden. Dazu werden beide Signale dem Phasendetektor 2 zugeführt. Am Eingang 12 liegt das Eingangssignal und am Eingang 11 ein Zwischensignal an, das durch Frequenzteilung im Frequenzteiler 5 aus dem Ausgangssignal gewonnen wird. Ist die Phasenlage der beiden Signale an den Eingängen 11 und 12 identisch, so gibt der Phasendetektor 2 kein Ausgangssignal über Leitung 6 ab. Ist die Phasenlage so, dass eine Phasendifferenz besteht, so gibt der Phasendetektor 2 ein Signal über Leitung 6 ab, das als Spannung auftritt und einen Wert und eine Polarität aufweist, die der Phasendifferenz an den Eingängen 11 und 12 entsprechen.
Das Signal aus Leitung 6 wird im Tiefpassfilter 3 integriert, so dass in der Leitung 7 eine Gleichspannung auftritt, die in Betrag und Wert der genannten Phasendifferenz entspricht. Das frequenzbestimmende Element 4 gibt über die Leitung 8 ein Signal ab, das eine Nennfrequenz aufweist. Diese Nennfrequenz wird abgegeben, wenn in der Leitung 7 keine Spannung und damit an den Eingängen 11 und 12 keine Phasendifferenz auftritt.
Tritt in der Leitung 7 eine Spannung auf, so gibt das Element 4 ein Signal ab, dessen Frequenz von der Nennfrequenz abweicht.
Die Abweichung der Frequenz die im Falle eines VCXO-Oszillators als frequenzbestimmendes Element 4 pro Zeiteinheit erzielbar ist, ist sehr gering. Trotzdem wird auf diese Weise auf die Dauer die Phasendifferenz abgebaut.
Nachfolgend sei die erfindungsgemässe schnelle Synchronisierung des Ausgangssignales auf das Eingangssignal näher erläutert. Dazu wird zunächst einmal das Zwischensignal mit dem Eingangssignal verglichen. Bei einem Eingangssignal R, 59 gemäss Fig. 3f, das gegenüber dem Zwischensignal V, 49 um den Phasenwinkel delta phi vorauseilt, sollen die Flanken 60 und 61 in zeitliche Übereinstimmung gebracht werden. Dabei ist zu bedenken, dass zwischen aufeinanderfolgenden Flanken 60 des Zwischensignales 50 der Zählvorgang im Frequenzteiler 5 zwischen einem Ausgangswert 47 (Fig. 3c) und dem Endwert 42 stattfindet. D.h. der Zählvorgang beschreibt die Rampe 46a, 46b, 46c usw. Für die schnelle Synchronisierung der beiden genannten Flanken wird nun der Zählvorgang 46b an der Stelle 62 unterbrochen und sofort mit dem Ausgangswert 47 neu gestartet.
Von da an beschreibt der Zählvorgang Rampen 63, 64 usw.
So fällt die Flanke 65 des Zwischensignales 53 mit der Flanke 61 des Eingangssignales 59 praktisch zusammen. Da beim Abbruch und beim neu Starten des Zählvorganges trotzdem ein wenig Zeit verloren geht, stimmen die Flanken 65 und 61 nicht genau zeitlich überein. Die Flanke 65 des Zwischensignales 53 tritt zeitlich gesehen etwas später auf als die Flanke 61 des Eingangssignales 59. Doch dieser kleine zeitliche Unterschied ist klein genug, so dass die Schaltung 1 diesen Restfehler auch in kurzer Zeit ausgleichen kann.
Eine weitere Methode um die schnelle Synchronisierung des
Zwischensignales 50 und des Eingangssignales 59 herbeizufüh ren, besteht darin, den Zählvorgang dann abzubrechen, wenn der Endwert 42 erreicht ist. Der Zählvorgang wird dann ausge schaltet, was in Fig. 3c durch den Pfeil 66 dargestellt ist. Beim
Auftreten der Flanke 61a des Eingangssignales 59, beginnt der Zählvorgang wieder beim Ausgangswert 47 und beschreibt in bekannter Weise die Rampe 63, 64 usw. Dann stimmt die Flan ke 67 des Zwischensignales 54 in Fig. 3h mit der Flanke 61 des Eingangssignales 59 in Fig. 3f überein.
Bei nachlaufendem Eingangssignal R, 56 wie das aus der Fig. 3i bekannt ist, wird gemäss der einen Methode der Zählvorgang statt mit dem Endwert 42 bereits an der Stelle 68 abgebrochen und wieder neu gestartet mit dem Ausgangswert 42.
Die Stelle 68 entspricht einer Zeit, zu der eine Flanke 71b des Eingangssignales auftritt. Dies ist durch einen Pfeil 69 dargestellt. Von da an durchläuft der Zählvorgang die Rampen in ihrer ganzen Länge wie dies mit dem Pfeil 70 angedeutet ist.
Dadurch werden die Flanken 71 und 72 des Eingangssignales 56 und des Zwischensignales 57 gemäss Fig. 3i und 3k ausgerichtet.
Gemäss der anderen Methode wird der Zählvorgang 46a (Fig. 3c) beim Endwert 42 unterbrochen und stillgesetzt, bis eine abwärts gerichtete Flanke 71a des Eingangssignales 56 (Fig.
3i) auftritt. Dies wird durch den Pfeil 73 dargestellt (in Fig. 3c).
Dann wird der Zählvorgang mit dem Ausgangswert 47 neu gestartet und druchläuft anschliessend die Rampen in ihrer ganzen Länge. Dies ist in Fig. 3c durch Pfeile 74 und 75 dargestellt. Damit sind die Flanken 71a und 76 des Eingangssignales 56 und des Zwischensignales 58 zueinander ausgerichtet. Dies auch hier mit der Einschränkung, dass ein kleiner Restfehler, wie bereits besprochen schnell ausgeglichen wird.
Nachdem nun das Synchronisieren eines Zwischensignales V mit einem Eingangssignal R rein verfahrensmässig beschrieben wurde, soll nun auch noch die genannte Synchronisierung mit Hilfe der Phase Lock Schaltung gemäss der Fig. 1 und 2 beschrieben werden. Dabei werden auch die Flussdiagramme gemäss den Fig. 4 und 5 verwendet.
Bei normaler Wirkungsweise befindet sich ein Schalter 77 des Schaltelementes 14 in der in den Fig. 1 und 2 gezeigten Stellung. Somit liegt das Eingangssignal R am Eingang 12 und das Zwischensignal V am Eingang 11 des Phasendetektors 2 an.
Das Eingangssignal R liegt aber auch in den Leitungen 28 und 27 und somit an der Steuereinheit 25 an. Das Zwischensignal V liegt auch an den Leitungen 9 und 26 und somit auch an der Steuereinheit 25 an. Der Phasendetektor 2 erfasst laufend die Phasenlage zwischen dem Eingangssignal R und dem Zwischensignal V, wie das im Schritt 78 und 79 in Fig. 4 angedeutet ist.
Ist gemäss Schritt 79 kein Phasenwinkel delta phi vorhanden, so sind die Signale synchronisiert und die Schaltung 1 läuft wie bereits bekannt. Ist ein Phasenwinkel delta phi vorhanden, der grösser oder kleiner ist als Null, so gibt der Phasendetektor 2 ein Signal über Leitung 6 ab. Bei positivem Phasenwinkel delta phi ein positives und bei negativem Phasenwinkel delta phi ein negatives Signal. Dasselbe ermittelt die Steuereinheit 25, was mit dem Schritt 80 in Fig. 4 angedeutet ist. Ist der Phasenwinkel delta phi positiv, so geschieht zunächst nichts, denn die nächste abwärts gerichtete Flanke (61a in Fig. 3f) des Eingangssignales R muss abgewartet werden. Dies ergibt den Schritt 81 in Fig. 4.
Trifft diese ein, so erteilt die Steuereinheit 25 über die Leitung 24, das Schaltelement 23, die Leitung 22 und den Anschluss 20 einen Ladebefehl an den Frequenzteiler 5, der bewirkt, dass der Ausgangswert (47 in Fig. 3c) der immer über den Bus 18 anliegt, eingelesen wird. Damit ist der Zähler im Frequenzteiler 5 auf den Ausgangswert zurückgesetzt und er beginnt dort von neuem die Impulse zu zählen, die er über Leitung 8 erhält. Dies entspricht dem Schritt 82 gemäss Fig. 4. Somit ist die Synchronisation zunächst beendet, so dass die Eingangssignale R und die Zwischensignale V wieder routinemässig erfasst und auf ihre Phasenlage überprüft werden. Dies entspricht Schritten 83 und 84 in Fig. 4. Für den Schritt 84 wird aber eine grössere Toleranz für eine allfällige Phasendifferenz erlaubt als dies beim Schritt 78 der Fall ist. Dies um ein ruhiges Einschwingen der Phasenlage zu ermöglichen.
Andernfalls beginnt die Synchronisation von neuem mit den Schritten 78 und 79. Während der üblichen Zählvorgänge schaltet sich der Zähler des Frequenzteilers 5 von selbst zurück, sobald er seinen Endwert 42 erreicht hat. Dann erscheint am Anschluss 19 ein Signal (CARRY) das über Leitung 21, das Schaltelement 23, Leitung 22 und Anschluss 20 den Ladebefehl für den Ausgangswert aus dem Bus 18 erteilt. Das Schaltelement 23 lässt immer das gerade vorhandene Signal in den Leitungen 21 oder 24 durch.
Bei negativem Phasenwinkel delta phi gemäss Schritt 80 wird der Ausgangswert sofort in bekannter Weise in den Zähler geladen, was durch die Steuereinheit 25 ausgelöst wird. Dies entspricht einem Schritt 85 in Fig. 4.
Bei der Schaltung 1' gemäss Fig. 2 wird bei ermitteltem positivem oder negativem Phasenwinkel delta phi durch die Steuereinheit 25' über die Leitung 32 eine Erlaubnis für den Zähler des Frequenzteilers 5 zu zählen (DISABLE-Signal) verweigert. Dies geschieht, wenn der Zähler den Endwert erreicht hat. Diese Vorgänge entsprechen Schritten 86, 87, 88 und 89 im Flussdiagramm der Fig. 5. Das Erreichen des Endwertes wird der Steuereinheit 25' über die Leitung 31 gemeldet. Die Steuereinheit 25' prüft laufend ob eine abwärts gerichtete Flanke (61a in Fig. 3f) des Eingangssignales R eintrifft. Dies entspricht einem Schritt 90 in Fig. 5. Trifft dies zu, so kann die Zählung neu gestartet werden. Dazu erhält der Frequenzteiler 5 über Leitung 32 die Erlaubnis (ENABLE-Signal) aus dem Bus 18 den Ausgangswert einzulesen. Dies entspricht dem Schritt 91 in Fig.
5. Dann laufen die Vorgänge in bekannter Weise weiter wie dies durch Schritte 92 und 93 angedeutet ist, die den Schritten 83 und 84 in Fig. 4 entsprechen.
Es kann aber vorkommen, dass in der Leitung 28 gar kein Eingangssignal R vorhanden ist. Trotzdem sollte die Schaltung 1 oder 1' arbeiten. In diesem Falle ist der Schalter 77 des Schaltelementes 14 so gestellt, dass er den Ausgang 17 mit dem zweiten Eingang 16 und somit mit der Leitung 9 verbindet. Das bedeutet, dass dasselbe Signal, nämlich das Zwischensignal V an beide Eingänge 11 und 12 des Phasendetektors 2 angelegt ist. Die Schaltung 1 oder 1' ist dann synchronisiert und das frequenzbestimmende Element 4 schwingt mit der Nennfrequenz.
Tritt plötzlich ein Eingangssignal R in der Leitung 28 auf, so muss der Schalter 77 seine Stellung wechseln. Das wird von der Steuereinheit 25' über die Leitung 30 veranlasst. Zusätzlich wird dabei auch das Schaltelement 35 (Fig. 2) geschlossen. Das Tiefpassfilter 3, das zu dieser Zeit ein Ausgangssignal über die Leitung 7 abgibt, das beispielsweise extrem positiv oder extrem negativ sein kann, wird aber durch das Ausgangssignal des Phasendetektors 2 nicht notwendigerweise richtig korrigiert.
Unter gewissen Umständen verharrt das Signal in der Leitung 7 bei extremen Werten. Deshalb bekommt nun das Tiefpassfilter 3 in dieser Übergangsphase ein analoges Signal aus der Leitung 34, das vom Verstärker 37 ausgegeben wird. Dieser vergleicht das Ausgangssignal des Tiefpassfilters 3 mit einem Referenzsignal, das ihm über eine Leitung 94 zugeführt wird und erzeugt ein Signal, das das Filter wieder auf einen neutralen Wert einstellt; Dann beginnt der Vorgang der Synchronisierung wieder wie bekannt zu arbeiten und das Schaltelement 35 wird wieder geöffnet. Diese Elemente 33, 34, 35, 36, 37 und 40 können ebenfalls mit einer Schaltung 1 wie sie in Fig. 1 gezeigt ist, verwendet werden.