DE2828300A1

DE2828300A1 - Muttertakt-einrichtung

Info

Publication number: DE2828300A1
Application number: DE19782828300
Authority: DE
Inventors: Frans Andre Jozef Haerens; Michel Louis Maria Smouts; Willy Louis Verreycken
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1977-06-30
Filing date: 1978-06-28
Publication date: 1979-01-11
Also published as: FR2396453A1; GB2000651A; ES471307A1; NL7707260A; BR7804221A; AU3727178A; BE868559R; GB2000651B

Description

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Muttertakt-Einrichtung

Die Erfindung betrifft eine Muttertakt-Einrichtung, die mittels wenigstens zweier Phasenregelschleifen eine Mehrzahl von ausgangsseitigen Taktsignalen liefert, wobei jede der Phasenriegelschleifen von einem externen Taktsignal gesteuert wird.

Solche Muttertakt-Einrichtungen sind bereits aus der belgischen Patentschrift 843 383 bekannt. Bei dieser bekannten Einrichtung werden alle Phasenregelschleifen von einem ersten Mutteroszillator extern gesteuert, wobei auf einem zweiten Mutteroszillator umgeschaltet wird, wenn der erste fehlerhaft ist. Da solche Mutteroszillatoren äußerst zuverlässig sein müssen und damit auch sehr teuer sind, ist es insbesondere wünschenswert eine solche doppelte Ausführung zu vermeiden.

Der Anmeldung liegt daher die Aufgabe zugrunde eine Muttertakt-Einrichtung vorzusehen, die es bei einer Einrichtung der eingangs genannten Gattung ermöglicht, daß mit einer nur möglichst geringen Zahl von Mutteroszillatoren die Steuerung · der Phasenregelschleifen erfolgen kann.

Die Lösung dieser Aufgabe wird bei einer Einrichtung der eingangs genannten Gattung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1 erreicht. Dabei kann eine der Phasenregelschleifen von einem separaten Mutteroszillator extern gesteuert werden. Auf diese Weise kann die Muttertakt-Einrichtung mit einem einzigen hochpräzisen

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externen Mutteroszillator verbunden sein, der eine erste von zwei Phasenregelschleifen steuert, deren äusgangsseitiges Taktsignal einerseits zur Speisung einer Last und andererseits zur Steuerung der zweiten Phasenregelschleife benutzt werden kann. Wenn die erste Phasenregelschleife fehlerhaft wird, kann der Mutteroszillator veranlaßt werden, die zweite Phasenregelschleife zu steuern und das dort erzeugte Taktsignal der Last zuzuführen. Da der hochpräzise Muttertaktoszillator auf diese Weise entweder die erste oder die zweite Phasenregelschleife extern steuert, ist das Taktsignal, welches von dieser Schleife geliefert wird und der Last zugeführt wird, immer mit dem vom Mutteroszillator erzeugten Taktsignal phasenstarr verbunden und hat damit ebenfalls eine genaue und stabile Frequenz.

Ein besonders vorteilhaftes erfindungsgemäßes Ausführungsbeispiel besteht darin, daß die Muttertakt - Einrichtung eine erste, eine zweite und eine dritte Phasenregelschleife und einen einzelnen Mutteroszillator enthält, wobei die erste Phasenregelschleife vom Mutteroszillator extern gesteuert wird, die zweite Phasenregelschleife extern über einen ersten Umschaltkontakt entweder vom Taktsignal, das am Ausgang der ersten Phasenregelschleife auftritt, oder vom Mutteroszillator gesteuert wird und die dritte Phasenregelschleife über einen zweiten Umschaltkontakt entweder vom Taktsignal, das am Ausgang der ersten Phasenregelschleife auftritt,oder von dem Taktsignal, welches am Ausgang der zweiten Phasenregelschleife auftritt, von außen gesteuert wird. Die Taktsignale, die an den Ausgängen der drei Phasenregelschleifen zur Verfügung gestellt werden, werden über eine übergeordnete Entscheidungsschaltung einer Benutzerschaltung zugeführt, wobei die Entscheidungsschaltung

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eine Auswahl der an einer übergeordneten Basis erstellten Taktsignale ermöglicht. Eine erste Prüfschaltung ist jeder der Phasenregelschleifen zugeordnet, um das Auftreten bzw. das Fehlen eines Signals am Eingang der Schleife zu prüfen und zu veranlassen, daß der Oszillator, welcher ein Teil der Schleife ist, auf einer bestimmten Frequenz arbeitet, wenn der externe Steueroszillator unwirksam wird. Weitere Prüfschaltungen sind zu jeder der Phasenregelschleifen zugeordnet, um auf einer übergeordneten Basis zu prüfen, ob die Schleife eingerastet (phasenstarrer Zustand) oder nicht-eingerastet (kein phasenstarrer Zustand) ist. Eine Logik-Anordnung, die von diesen letztgenannten Steuerschaltungen gesteuert wird, prüft insbesondere den Zustand der ersten Phasenregelschleife und betätigt die beiden ersten und zweiten Umschalter, wenn die erste Phasenregelschleife fehlerhaft ist. Demzufolge wird die zweite Phasenregelschleife von außen durch den Mutteroszillator gesteuert, während die dritte Phasenregelschleife von außen durch das Taktsignal gesteuert wird, welches am Ausgang dieser zweiten Phasenregelschleife auftritt, so daß zwei der drei Taktsignale, die zum Benutzerschaltkreis geliefert werden, auch dann korrekt sind, wenn die erste Phasenregelschleife fehlerhaft ist.

Die Erfindung ist anhand der Zeichnung näher erläutert. Es zeigen:

Fig.l ein Blockschaltbild eines bevorzugten Ausführungsbeispiels einer Muttertakt-Einrichtung gemäß der Erfindung,

Fig.2 eine Phasenregelschleife im Detail (PLLC3 von Fig.l) ohne die Schaltung MDC3 und

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Pig.3 die Schaltung MDC3 von Fig.l im Detail.

Fig.l zeigte eine Muttertakt-Einrichtung, die einen einzelnen Muttertaktoszillator MO, dessen Frequenz beispielsweise von einer Atomuhr abgeleitet ist, so daß das von ihm ausgangsseitig erzeugte Taktsignal eine stabile und genaue Frequenz hat, und drei im wesentlichen gleiche Phasenregelschleifen-Anordnungen PLLGl, PLLC2 und PLLC3, enthält. Die letztgenannten Anordnungen sind auf verschiedenen Platten (Karten) montiert und jede enthält:

- eine Phasenregelschleife PLLl bzw. PLL2 bzw. PLL3,die ein Taktsignal fl bzw. f2 bzw. f3 erzeugt, welches am jeweiligen Ausgang 01 bzw. 02 bzw. 03 abgegeben wird. Wie in der oben erwähnten belgischen Patentschrift beschrieben ist, ist der Zweck jeder Phasenregelschleife das Bereitstellen eines korrekten Taktsignals fortzusetzen auch wenn das dieser Phasenregelschleife eingangsseitig zugeführte Signal für eine kurze Zeit nicht vorliegt j dagegen . ist der Zweck der drei Phasenregelschleifen, daß es möglich ist, Entscheidungen in einer übergeordneten Basis (Ebene), in einer Last-oder Benutzerschaltung zu treffen (nicht dargestellt), die mit diesen Schleifen verbundenistj

- eine eingangsseitige Torschaltung IGCl bzw. IGG2 bzw. IGC3, die den Zweck hat, das eine oder das andere von einem Paar von Taktsignalen f, f bzw.fI₅ f bzw. fl₅ f2 mit dem Eingang der zugeordneten Phasenregelschleife PLLl bzw. PLL2 bzw. PLL3 zu verbinden, in Abhängigkeit von wenigstens zwei von drei Steuersignalen LASl, LAS2 und LAS3, die wenn sie auf 0 sind anzeigen, daß PLLCl in Ordnung ist oder

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wenn sie auf 1 sind anzeigen, daß PLLCl fehlerhaft ist. Es sei angemerkt, daß dasselbe Taktsignal f zu beiden Eingängen der Torschaltung IGCl geliefert wird, weshalb die letztgenannte Schaltung eigentlich nicht notwendig ist. Diese Schaltung ist jedoch deshalb vorgesehen, damit die drei Platten, die die Anordnungen PLLCl, PLLC2 und PLLC3 tragen, identisch ausgeführt sind.;

eine erste Prüfschaltung PCCl bzw. FCC2 bzw. FCC3, um den Zustand der eingangsseitigen Torsehaltungen IGCl bzw. IGC2 bzw. IGC3 und der damit verbundenen Anordnungen zu prüfen und um die zugeordneten Phasenregelschleifen PLLl bzw. PLL2 bzw.PLL3 entsprechend zu steuern. Diese Prüfschaltung prüft insbesondere die Anwesenheit oder das Fehlen eines Taktsignals Fl bzw. F2 bzw. F3₃ d.h. f bzw. fl oder f bzw. fl oder f2. Die Prüfschaltung ist deshalb mit dem Eingang der zugehörigen Phasenregelschleife verbunden. An ihrem gleichnamigen Ausgang gibt sie ein Ausgangssignal Ql bzw. Q2 bzw. Q3 ab, wobei dieses Signal auf 0 ist, wenn das Eingangssignal (Fl; F2; F3) vorliegt und auf 1 ist, wenn dieses Eingangssignal fehlt;

zweite Prüfmittel, die einen Satz von drei zweiten Prüfschaltungen SCCIl, SCC12, SCC13 bzw. SCC21, SCC22, SCC23 bzw. SCC31, SCC32, SCC33 enthalten, um den Zustand der Phasenregelschleife PLLl bzw. PLL2 bzw. PLL3 zu prüfen. Insbesondere prüfen diese drei Schaltungen SCCIl, SCC12 und SCC13 den Einrast- oder Freilauf-Zustand der Phasenregelschleife PLLl durch ein Prüfen ob die Phasenverschiebung zwischen dem Eingangssignal Fl und dem Ausgangssignal fl dieser Phasenregelschleife PLLl einen vorbestimmten Wert erreicht. In ähnlicher Weise prüfen die zweiten Prüfsehaltungen SCC21, SCC22, SCC23 bzw. SCC31_SSCC32,

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SCC33 ob die zugehörige Phasenregelschleife PLL2 bzw. PLL3 eingerastet ist oder freiläuft. Dabei sind die Ausgangssignale FIl₃ F12, P13 bzw. F21, F22, F23 bzw. F31, F32₃ F33 dieser zweiten Prüfschaltungen SCCIl₃ SCC12₃ SCC13 bzw. SCC21, SCC22, SCC23 bzw. SCC31, SCC32, SCC33 -jeweils auf I₃ wenn die Phasenregelschleife PLLl bzw. PLL2 bzw. PLL3 freiläuft₃ d.h. nicht eingerastet ist. Diese PrIfschaltungen sind auf 0 wenn die Schleifen eingerastet sind. Es wird angemerkt₃ daß die drei Prüfschaltungen für jede von den Schleifen PLLl₃ PLL2₃ PLL3 arbeiten₃ um sicherzugehen, daß das Ergebnis, welches vom Zustand des letzterwähnten Ausgangssignals dieser zweiten Prüfschaltungen abgeleitet ist₃ korrekt ist und nicht vom Zustand der zweiten Prüfschaltung selbst abhängt;

eine übergeordnete Entschexdungsschaltung MDCl bzw. MDC2 bzw. MDC3₃ um insbesondere den Zustand der Anordnung PLLCl zu prüfen. Es ist von besonderer Bedeutung zu wissen, ob diese Anordnung korrekt arbeitet (in Ordnung ist), da das Taktsignal fl der Phasenregelschleife PLLl₃ die in dieser Anordnung PLLCl eingeschlossen ist, normalerweise die beiden Phasenregelschleifen PLL2 und PLL3 steuert. Aus diesem Grunde wird jede dieser Entscheidungsschaltungen auf dieselbe Weise von den Ausgangs Signalen FIl bis F33 der zweiten Prüfschaltungen und von dem Ausgangssignal Ql der ersten Prüfschaltung FCCl gesteuert. Diese übergeordneten Entscheidungsschaltungen MDCl₃ MDC2₃ MDC3 liefern die Ausgangssignale LASl₃ LAS2, LAS3, die auf 1 sind, um einen Fehler anzuzeigen. Dies ist der FaIl₃ wenn:

a) gleichzeitig wenigstens zwei der Ausgangssignale F21₃ F22, F23 und wenigstens zwei der Ausgangssignale F31, F32, F33 auf 1 sind, wodurch angezeigt wird, daß beide

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der Phasenregelschleifen PLL2 und PLL3 gleichzeitig nicht mehr eingerastet sind. In diesem Fall wird vermutet, daß dieser Fehlerzustand einem Fehler in der Anordnung PLLCl zuzuordnen ist;

b) oder wenn gleichzeitig wenigstens zwei der Ausgangssignale FIl₃ F12, FI3 auf 1 sind, wodurch angezeigt wird, daß die Phasenregelschleife PLLl nicht mehr eingerastet ist und wenn Ql auf O ist,wodurch angezeigt wird, daß das Signal Fl = f am Eingang dieser Schleife anliegt. Es ist notwendig, die Prüfung in Abhängigkeit von Ql zu machen, da wenn Ql = 1 das Eingangssignal PLLl fehlt, so daß bei der Prüfung des Rast-Zustandes dann immer festgestellt werden würde, daß die Phasenregelschleife PLLl nicht eingerastet ist;

c) oder wenn ein Fehler in der Versorgung auf der Platte auftritt, die die Anordnung PLLCl trägt;

d) oder wenn die letztgenannte Platte nicht richtig eingesetzt bzw. garnicht eingesetzt wurde.

Die drei übergeordneten Entscheidungsschaltungen MDCl bis MDC3 sind identisch und sind vorgesehen, um eine Schlußfolgerung zu erlauben, die aus den LAS-Signalen auf einer übergeordneten Ebene gezogen wurden. Insbesondere wenn wenigstens zwei dieser LAS-Signale auf 1 sind, wodurch angezeigt wird, daß dort ein Fehler besteht, bewirken die eingangsseitigen Torschaltungen IGCl bis IGC3 eine Umschaltung und verbinden dabei die Signale f, f und f2 mit den Phasenregelschleifen PLLl, PLL2, PLL3· Dagegen erfolgt keine Umschaltung, wenn wenigstens zwei der LAS-Signale auf O sind.

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Da die Phasenregelschleifen-Anordnungen PLLCl bis PLLC3 identisch sind j ist nur eine dieser Schaltungen - nämlich PLLC3 in den Fig. 2' und 3 ausführlich dargestellt. Diese Phasenregelschleife-Anordnung PLLC3 enthält die oben erwähnten eingangsseitigen Torschaltungen IGC3, die Phasenregelschleife PLL3, die erste Prüfschaltung FCC3 und die zweiten Prüfschaltungen SCC13, SCC23 und SCC33. Die Anordnung PLLC3 enthält NOR-Gatter NORl bis N0R15, UND-Gatter ANDl bis AND9 , Exclusiv-NOR-Gatter ENORl bis EN0R3, eine rücksetzbare monostabile Kippstufe RMS, bistabile Schaltelemente BSI bis BS3, D-Flip-Flop DFFl, JK-Flip-Flop JKF, Verzögerungsleitungen DLl bis DL3, einen spannungsgesteuerten Oszillator VCO, NPN-Transistoren Tl und T2, Widerstände Rl bis R6, einen Kondensator C und Dioden dl bis d3.

Die Torschaltung IGC3 enthält eine Auswahlanordnung SC und eine übergeordnete Entscheidungsschaltung MDC. Die Auswahlanordnung SC ist aus drei Auswahl&chaltungen aufgebaut, die die Gatter NORl, N0R4, ANDl, AND4; N0R2, N0R5, AND2, AND5; und N0R3, N0R6, AND3, AND6 enthalten und wird jeweils von den Signalen LASl, LAS2 und LAS3 gesteuert. Die übergeordnete Entεcheidungsschaltung MDC enthält die AND7 bis AND9 und N0R7 und wird über die Ausgänge .der Gatter N0R4 bis N0R6 gesteuert.

Im folgenden wird die Arbeitsweise der Takteinrichtung mit Bezug auf die Fig.l bis 3 beschrieben:

Wenn der Mutteroszillator MO in Betrieb ist wird das Taktsignal f, welches von diesem erzeugt wird, zum Eingang der Torschaltung IGCl geliefert. Wird angenommen, daß wenigstens zwei der drei Steuersignale LASl bis LAS3 dieser Torschaltung IGCl auf 0 sind - z.B. LASl und LAS2 auf 0 und LAS3 auf 1 so zeigt dies an, daß ein Fehler besteht. Die Frequenz des

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stabilen Muttertaktsignals f wird dem Eingang der Phasenregelschleife PLLl zugeführt und das Eingangssignal Pl der Phasenregelschleife PLLl ist gleich dem Signal f. Demzufolge erscheint ein Taktsignal fl am Ausgang 01 der PLLl, welches bezüglich der Frequenz des stabilen Signals Fl = f phasenstarr ist und deshalb ebenso frequenzstabil ist. Dieses Taktsignal fl wird beiden Eingängen der Torschältungen IGC2 und IGC3 zugeführt und wird mittels dieser Torschaltungen von denselben Steuersignalen LASl bis LAS3 gesteuert, da die Torschaltung IGCl das Taktsignal fl dem Eingang der Phasenregelschleife PLL2 und PLL3 zuführt. In der Torschaltung IGC3 geschieht dies folgendermaßen: wenn LASl und LAS2 auf 0 sind und LAS3 auf 1, sind die entsprechenden Eingänge der Gatter ANDl, AND2 und AND6 freigegeben, so daß das Taktsignal fl am Ausgang der Gatter ANDl und AND2 erscheint, während das Signal f2 am Ausgang des UND-Gatters AND6 erscheint. Aus diesem Grunde erscheinen die negierten Signale f~l, fl und f"2 an den Ausgängen der Gatter NOR4, N0R5 und N0R6, so daß das Signal F3 am Ausgang des Gatters N0R7 -welches den Ausgang von IGC3 darstellt - dargestellt wird durch F3 = fl + f1 f2 = fl. Gleichermaßen ist das Signal F2 am Ausgang von IGC2 F2 = fl.

Die Eingangssignale F2 = fl und F3 = fl werden jeweils den Eingängen der Phasenregelschleifen PLL2 und PLL3 zugeführt, so daß die Signale f2 und f3, die phasenstarr mit F2 und F3 sind, an den Ausgängen 02 und 03 dieser Phasenregelschleifen erscheinen. Speziell in der PLL3 geschieht dies folgendermaßen:

Das Eingangssignal F3 = fl, das dem Eingang der Phasenregelschleife PLL3 zugeführt wird, wird an den D-Eingang des

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D-Flip-Flops DPFl (enthalten in PLL3) geliefert. Dieses Signal F3 = fl wird· in diesem D-Flip-Flop von der ansteigenden Flanke des Ausgangssignal f3 der PLL3 getaktet und das so erzeugte Ausgangssignal des DFFl - das als Phasendiskriminator arbeitet - wird über das Gatter N0R8 und den Widerstand Rl zu dem NPN-Transistor Tl übertragen. Ohne Berücksichtigung des Kondensators C und des Widerstandes R4 wird das 0-5 Voltsignal am Ausgang des D-Flip-Flops DFFl in ein 0-12 Voltsignal transformiert, welches am Kollektor dieses Transistors Tl auftritt. Dieses Signal wird jedoch durch das Filternetzwerk, welches den Kondensator C und den Widerstand Rh enthält, in solcher Weise gefiltert, daß es um einen mittleren Wert von ungefähr 6 Volt schwankt. Diese Spannungstransformation ist notwendig, da der spannungsgesteuerte Oszillator VCO zwischen 0 und 12 Volt arbeitet und eine Nennfrequenz von 8,192 MHz hat, wenn an seinem Eingang eine Spannung von 6 Volt anliegt. Das Ausgangesignal des VCO ist kein Rechteeksignai und seine Frequenz ist doppelt so hoch wie die des Eingangssignals F3. Um ein Rechtecksignal mit der Frequenz dieses Eingangssignals F3 zu erhalten, wird das Ausgangssignal des VCO dem JK-Flip-Flop JKF zugeführt bevor es zum Takteingang Cl des DFFl zurückgeführt wird.

Wenn die Phase des Taktsignals f3 bezüglich der des Eingangssignals F3 von PLL3 nachhinkt, ist der Ausgang Q des D-Flip-Flops DFFl auf 1, so daß der Transistor Tl gesperrt ist. Demzufolge wird der Kondensator C in Richtung 12 Volt aufgeladen, wodurch die Frequenz des VCO ebenfalls anwächst und so die Phasendifferenz des Signals f3 bezüglich F3 verringert wird. Wenn die Phase des Taktsignals f3 dagegen vorauseilt bezüglich der Phase des Signals F3,ist der Ausgang Q von DFFl auf 0 und der Transistor Tl wird leitend. Infolge dessen entlädt

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sich der Kondensator C in Richtung 0 Volt, wodurch die Frequenz des VCO abnimmt und so den Phasenvorsprung zwischen f3 und P3 verringert wird.

Von den Ausgängen 01 bis 03 der Muttertakt-Einrichtung werden die drei Taktsignale fl, f2 und f3 zusätzlich zu den obenerwähnten Benutzeranordnungen (nicht dargestellt) übertragen., wo sie zu einer übergeordneten Entscheidungsschaltung geliefert werden, wie dies in oben erwähntem belgischen Patent beschrieben ist.

Das Auftreten oder das Fehlen des Eingangssignals Fl, F2, F3 am Eingang einer jeden Phasenregelschleife PLLl, PLL2, PLL3,entsprechend einem Defekt eines Oszillators oder einer eingangsseitigen Torschaltung, wird ununterbrochen durch die ersten Prüfschaltungen FCCl, FCC2, FCC3 jeweils überprüft. Im speziellen prüft die Schaltung FCC3 (Fig.2) die Anwesenheit oder das Fehlen des Eingangssignals F3 auf folgende Weise: dieses Signal F3 wird zum Eingang der rücksetzbaren monostabilen Kippstufe RMS geliefert, deren O-Ausgang ununterbrochen auf O ist solange dieses Eingangssignal auftritt. Das O-Signal, das zu einem Eingang des Gatters NOR8 geliefert wird, macht damit dieses Gatter für den anderen Eingang wirksam. Wenn dagegen das Eingangssignal F3 = fl während einer Zeit nicht vorhanden ist, die wenigstens gleich der Zeitkonstanten T der Kippstufe RMS ist, wird der O-Ausgang der Kippstufe RmS auf 1 gebracht und das Gatter NOR8 gibt dann an seinem Ausgang eine 0 ab. Die Folge ist, daß der Transistor Tl gesperrt ist, wodurch der Transistor T2 leitend wird. Durch die Dioden dl bis d3 wird die an der Basis des Transistors T2 anliegende Spannung auf einem konstanten Wert gehalten und der Transistor T2 arbeitet somit als Stromquelle bezüglich des Stromes' der von der Spannung

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12 Volt nach Masse über den Widerstand -R2, durch den Transistor T2 (vom Kollektor zum Emitter) und über den Widerstand R6 fließt. Somit ist die Spannung, die dem VCO geliefert wird, konstant und ungefähr gleich 6 Volt, so daß dieser VCO auf seiner Nennfrequenz 8,192 MHz arbeitet.

Aus obigem folgt, daß bei Auftreten eines Signals am Eingang der PLL3 die Verbindung zwischen dem Phasendiskriminator DFFl und dem Transistor Tl über das Gatter N0R8 errichtet ist, während sie unterbrochen ist wenn dieses Eingangssignal fehlt, wobei im letztgenannten Fall der VCO unabhängig auf seiner Nennfrequenz arbeitet. Auf diese Weise ist ein ausgangsseitiges Taktsignal am Ausgang 03 von der Anordnung PLLC3 bereitgestellt, sogar wenn kein Eingangssignal an die Phasenregelschleife PLL3 geliefert wird. Das gleiche gilt für die Phasenregelschleifen PLLl und PLL2.

Da die beiden Phasenregelschleifen PLL2 und PLL3 extern von dem Taktsignal fl gesteuert werden, welches von der in der Anordnung PLLCl enthaltenen Phasenregelschleife PLLl geliefert wird, ist es notwendig, die Anordnung PLLCl gründlich zu überprüfen. Wenn sich dabei herausstellt, daß PLLCl fehlerhaft ist, dann wird die externe Steuerung der Phasenregelschleifen in der Art verändert, daß der Mutteroszillator MO nur die PLL2 steuert, und daß das von der PLL2 gelieferte Taktsignal f2 extern die PLL3 steuert. Nachfolgend ist dieser Zusammenhang näher beschriebe.n.

Zuerst ist der Rastzustand oder der Freilaufzustand der Phasenregelschleifen PLLl, PLL2 und PLL3 einer ununterbrochenen Prüfung unterzogen, insbesondere durch die zweiten

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Prüfschaltungen SCCIl, SCC22 und SCC23 jeweils in gleicher Weise j die de"shalb nur für SCC33 im Detail beschrieben ist. In dieser Schaltung werden die Phasen des Eingangs- und des Ausgangssignals der Phasenregelschleife PLL3j d.h. die Signale F3 und f3, fortwährend in dem Exclusiv-NOR-Gatter ENORl miteinander verglichen, dessen Ausgang auf O gesetzt ist j wenn eine Phasenverschiebung auftritt. Das Ausgangssignal des ENORl wird einer Verzögerungsleitung DLl und dem Gatter N0R9 zusammen mit dem Ausgang dieser Verzögerungsleitung zugeführt. Wenn das Ausgangssignal des ENORl während eines Zeitintervalls, welches größer als die von der Verzögerungsleitung DLl hervorgerufene Verzögerung ist, auf 0 bleibt, ist der Ausgang des Gatters NOR9 auf 1 gesetzt, so daß die bistabile Kippstufe BSI dann auf 1 gesetzt wird und so ein Prüfsignal P33 (logische 1) liefert. Dieses Signal kennzeichnet den Freilaufzustand bezüglich der Regelschleife PLL3. Wenn dagegen das Zeitintervall kleiner ist als die Verzögerungszeit₃bleibt das Prüfsignal F33 auf 0 und kennzeichnet damit den eingerasteten Zustand für die Regelschleife PLL3.

Um sicher zu gehen, daß der Zustand- des Prüfsignals F33 tatsächlich anzeigt, daß die PLL3 eingerastet ist oder freiläuft und nicht abhängig von der Prüfschaltung SCC33 selbst ist, wird die Phasenabweichung zwischen dem Eingangs- und Ausgangssignal der PLL3 in den zweiten Prüfschaltungen SCC31 und SCC32 ebenfalls überprüft. Diese Prüfschaltungen sind ein Teil der Anordnungen PLLCl und PLLC2 und liefern die Prüfsignale F31 und F32. Die drei Prüfsignale F3I3 F32 und F33 werden dann zu drei übergeordneten Entscheidungsanordnungen MDCl bis MDC3 geliefert und insbesondere zu den übergeordneten EntscheidungsschaltungenMDCF31

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bis MDCP33,die jeweils dort enthalten sind. Die letztgenannten Schaltungen sind den übergeordneten Entscheidungsschaltungen MDC ähnlich, die in den eingangsseitigen Torschaltungen IGC3 enthalten sind. Nur MDC3 ist deshalb ausführlich dargestellt in Fig.3.

Wenn wenigstens zwei der Prüfsignale P31_S F32 und F33 auf dem Wert 1 sind, ist das Ausgangssignal Z3 der Schaltung MDCF33 auf 0 und zeigt somit einen Freilaufzustand an; wenn dagegen wenigstens zwei dieser Prüfsignale auf 0 sind, ist das Ausgangssignal Z3 auf 1 und zeigt den gerasteten Zustand an.

Es sei angemerkt, daß die drei übergeordneten Entscheidungsschaltungen MDCl bis MDC3 auch wieder dazu vorgesehen sind, Entschlüsse bzw. Ergebnisse auf einer übergeordneten Ebene zu ziehen, was später näher erläutert wird.

Wie schon erwähnt wurde, prüfen die zweiten Prüfschaltungen SCCIl und SCC22 jeweils den eingerasteten oder den Freilaufzustand der zugehörigen Phasenregelschleifen PLLl und PLL2. In analoger Weise - wie schon beschrieben für PLL3 - wird für die PLLl die gleiche Prüfung durchgeführt und zwar mit den PrüfSchaltungen SCC12 und SCC13 und für die PLL2 mit den PrüfSchaltungen SCC21 und SCC23. Die drei Prüfsignale FIl, F12, F13 und F21, F22, F23 werden ebenfalls zu den drei Entscheidungsanordnungen MDCl, MDC2, MDC3 und insbesondere zu den Entscheidungsschaltungen MDCFIl, MDCF12, MDCF13 und MDCF21, MDCF22, MDCF23 geliefert. Nur MDCF13 undMDCF23 sind in Fig.3 dargestellt. Die letztgenannten Entscheidungsschaltungen sind auch mit der MDC gleichartig, so daß wenn wenigstens zwei der Prüfsignale FIl, F12, F13 auf 1 sind, das Ausgangssignal X3 der MDCF13 auf 0 ist,

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wobei wenn wenigstens zwei dieser Prüfsignale auf 0 sind, das Ausgangssignal X3 der MDCF13 auf 1 ist. Dasselbe gilt für die MDCF23 und das Ausgangssignal Y3.

Die Ausgangssignale Xl₃ Yl₃ ZIj X2, Y2₃ Z2; X3, Y3₃ Z3 der übergeordneten Entscheidungsschaltungen MDCFIl₃ MDCF21, MDCF31; MDCF12, MDCF22₃ MDCF32; MDCF13₃ MDCF23₃ MDCF33 sind benutzt, um beispielsweise einen Computer zu informieren, daß eine entsprechende Phasenregelschleife PLLl bzw. PLL2 bzw. PLL3 eingerastet ist oder freiläuft. Darüber hinaus sind sie in Kombination mit anderen Signalen und Logikanordnungen dazu benutzt, um die eingangsseitigen Torschaltungen IGCl bis IGC3 zu steuern, wie dies nachfolgend bezüglich der Entscheidungsschaltung MDC3 beschrieben wird.

Wenn das Ausgangssignal X3 von DCF13 auf 0 ist und anzeigt, daß die PLLl freiläuft, wird das Ausgangssignal LAS3 von MDC3 nur dann auf 1 gebracht, wenn ein Signal am Eingang dieser Schleife vorliegt, da bei fehlendem Signal die PLLl immer freiläuft. Um ein Ergebnis von dem Ausgangssignal X3 abzuleiten, wird dieses dem Gatter NOR12 zugeführt, zusammen mit dem Signal Ql, das an den gleichnamigen O-Ausgang der monostabilen Kippstufe erscheint, die ein Teil der ersten Prüfschaltung FCCl ist. Das Signal Ql ist so lange auf O wie ein Eingangssignal zu der PLLl geliefert wird. Das Ausgangssignal des MOR12 ist somit nur dann auf I₃ wenn gleichzeitig X=O und Ql =0. In diesem Fall ist die bistabile Schaltung, die von den Gattern NORl4 und NOR15 gebildet wird, auf ihren 1-Zustand gesetzt und das Ausgangssignal LAS3 ist aktiviert ( auf 1 gesetzt). Die bistabilen Schaltungen BSI bis BS3 sind vom selben Typ.

Das Ausgangssignal LAS3 des DC3 ist ebenfalls auf 1 gebracht,

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wenn beide Ausgangssignale Y3 und Z3 auf O. sind, wodurch der Preilaufzustand für die beiden PLL2 und PLL3 gekennzeichnet ist. Infolge Y3 = Z3 = 0 wird der Ausgang des Gatters N0R13 auf .1 gesetzt und die bistabile Schaltung, die aus dem NORl 4 und dem N0R15 gebildet wird, ist dann auf den 1-Zustand gesetzt. Da beide dieser Phasenregelschleifen ein gleiches Eingangssignal fl haben wird er- · wartet, daß die PLL2 und die PLL3 freilaufen, weil die PLLCl einen Fehler aufweist.

Schließlich ist das Ausgangssignal LAS3 der MDC3 auch auf 1 gebracht, wenn ein Versorgungsfehler (z.B. Fehler in der Stromversorgung)auf der Platte, die die PLLCl trägt, festgestellt wird. Das Signal PFBl, welches zu dem Gatter NOR14 übertragen wird, ist dann auf 1 gesetzt oder dann wenn diese Platte (Leiterplatte bzw. Karte) nicht richtig eingesetzt oder garnicht vorhanden ist. In diesem Fall wird das zum N0R14 gelieferte Signal PBl aktiviert (auf 1 gesetzt). Somit ist in beiden Fällen auch das Ausgangssignal LAS3 aktiviert.

Aus obigem folgt, daß der Zustand der Phasenregelschleifen-Anordnung PLLCl sorgfältig von den Entscheidungsanordnungen MDCl bis MDC3 überprüft wird und wenn wenigstens zwei dieser Anordnungen ein Ausgangssignal LASl, LAS2, LAS3 liefern, welches auf 1 ist, so wird angezeigt, daß dort ein Fehler aufgetreten ist. Die Torschaltungen IGCl bis IGC3 werden bezüglich des Durchlassens der Taktsignale f, f und f2 anstelle von f, fl, fl gesteuert. Diese Signale können auf diese Weise jeweils zu den Phasenregelschleifen PLLl, PLL2 oder PLL3 durchgelassen werden. Andererseits werden die Taktsignale f, fl, fl weiterhin zu diesen Schleifen geliefert.

Es wird angemerkt, daß die obige Takteinrichtung auch ohne einen separaten Mutteroszillator MO benutzt werden kann, wie dies gefordert ist. In diesem Fall sind z.B. die obere Anschlußklemme von IGCl und die untere Anschlußklemme von IGC2

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nicht benutzt, während entweder das Taktsignal f2 von PLL2 oder das Taktsignal f3 von PLL3 der unteren Anschlußklemme von IGCl zugeführt wird. Im Normalzustand der Einrichtung arbeitet die PLLl nicht als Phasenregelschleife, da die Schaltung FCCl, die der PLLl zugeordnet ist, den darin enthaltenen VCO veranlaßt, auf seiner Nennfrequenz zu arbeiten. Wenn nun die Entscheidungsschaltungen MDCl bis MDC3 einen Fehler feststellen, so erfolgt der oben beschriebene Umschaltvorgang folgendermaßen:

- Das Eingangssignal f2 wird dann zu der PLLl geliefert, die dann als Phasenregelschleife arbeitet j

- zu der PLL2 wird kein Signal geliefert, so daß die Schaltung FCC2 den in dieser Schleife enthaltenen VCO veranlaßt auf seiner Nennfrequenz zu arbeiten, während die PLL3 von dem Signal f2 gesteuert wird.

Obwohl das oben beschriebene bevorzugte Ausführungsbeispiel der vorliegenden Erfindung drei Phasenregelschlexfen enthält, kann man sich auch eine'Muttertakt-Einrichtung vorstellen, die nur eine erste und eine zweite Phasenregelschleife enthält und bei der im normalen Betriebsfall ein separater Mutteroszillator die erste Phasenregelschleife extern steuert; die zweite Phasenregelschleife wird von einem am Ausgang der ersten Phasenregelschleife erzeugten Taktsignal gesteuert, wobei dieses Signal auch eine Last- oder eine Benutzerschaltung speist. Wenn die Prüfmittel, die einen Teil der Einrichtung darstellen, feststellen, daß die erste Phasenregelschleife fehlerhaft ist (außer Tritt ist), wird der Mutteroszillator veranlaßt die zweite Phasenregelschleife zu steuern und das Taktsignal, welches von dieser Schleife erzeugt wird, speist dann die Last.

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Während das Prinzip der Erfindung oben beschrieben wurde, in Verbindung mit einer speziellen Einrichtung, ist es selbstverständlich/ daß diese Beschreibung nur beispielhaft und nicht als einziges Ausführungsbeispiel der Erfindung anzusehen ist.

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Le s e i f

Claims

Patentanwalt
Dipl.-Phys. Leo Thul
Stuttgart

P.Haerens et al 1-1-1

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEVJ YORK

Patentansprüche

IJ Muttertakt-Einrichtung, die mittels wenigstens zweier Phasenregelschleifen eine Mehrzahl von ausgangsseitigen TaktSignalen erzeugen kann, wobei jede der Phasenregelschleifen von einem externen Taktsignal gesteuert wird, dadurch gekennzeichnet, daß für wenigstens eine (PLL2, PLL3) der Phasenregelschleifen (PLLl₃ PLL2, PLL3) das externe Taktsignal (fl) dem Ausgang (01) einer anderen Phasenregelschleife (PLLl) entnommen ist.
2. Einrichtung nach Anspruch I₃ dadurch gekennzeichnet, daß ein separater Mutteroszillator (MO) wenigstens eine der Phasenregelschleifen (PLLl₃ PLL2₃ PLL3) von außen steuert.
3- Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Mutteroszillator (MO) die Phasenregelschleife (PLLl) steuert, an deren Ausgang (01) das externe Taktsignal (fl) zur Steuerung wenigstens einer der Phasenregelschleifen (PLL2, PLL3) entnommen wird.
4. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet , daß-die Eingänge (Pl; F2; F3) der Phasenregelschleifen (PLLl; PLL2; PLL3) jeweils mit einem einer Gruppe von TaktSignalen (f₃ f; fl, f; fl, f2) über jeweils eine zugehörige Torschaltung (IGCl; IGC2; IGC3) verbindbar sind.

22.6.1978

Ott/Mr -/-

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ORIGINAL INSPECTED

— O _

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5. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß ein einzelner Mutteroszillator (MO) enthalten ist, der eine erste Phasenregelschleife (PLLl) steuert, daß eine zweite Phasenregelschleife (PLL2) über eine Torschaltung (IGC2) eingangsseitig mit dem Ausgang der ersten Phasenregelschleife (PLLl) oder mit dem Ausgang des Mutteroszillators (MO) verbunden ist - in Abhängigkeit vom Zustand dieser Torschaltung (IGC2) -, daß eine dritte Phasenregelschleife (PLL3) über eine zweite Torschaltung (IGC3) entsprechend eingangsseitig mit dem Ausgang der ersten Phasenregelschleife (PLLl) oder mit dem Ausgang der zweiten Phasenregelschleife (PLL2) verbunden ist, wobei diese beiden Torschaltungen (IGC2, IGC3) beide einen ersten Zustand bzw. einen zweiten Zustand einnehmen, wenn die erste Phasenregelschleife korrekt bzw. fehlerhaft ist.
6. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß erste Prüfschaltungen (PCCl, PCC2, PCC3) jeweils einer der Phasenregelschleifen (PLLl₅ PLL2, PLL3) zugeordnet sind, um das Auftreten oder Fehlen eines an ihrem Eingang anliegenden Signals (Fl, P2₃ F3) während eines bestimmten ZeitIntervalls zu prüfen, wobei diese Prüfschaltungen (FCCl, PCC2, PCC3) beim Fehlen eines solchen Signals (Fl, F2, P3) veranlassen, daß der einen Teil der Schleife bildende Oszillator (VCO) auf einer vorbestimmten Frequenz, insbesondere auf seiner Nennfrquenz, arbeitet.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß jede der genannten ersten Prüfschaltungen (PCCl, FCC2, FCC3)

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eine rücksetzbare monostabile Kippstufe (RMS) enthält, die eine dem genannten vorbestimmten Zeitintervall gleiche Zeitkonstante (T) hat und einen Eingang hat, der mit dem Eingang einer Phasenregelschleife (PLLl, PLL2, PLL3) verbunden ist und deren Ausgang (Ql) mit dem Oszillator (VCO) dieser Schleife verbunden ist, wobei der Zustand dieser monostabilen Kippstufe (RMS) anzeigt ob das Eingangssignal vorliegt oder fehlt.
8. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß jede der Phasenregelschleifen einen Phasendiskriminator (DPFl) und einen Oszillator (VCO) enthält, der mit dem Phasendiskriminator (DPFl) und einem Ausgang der monstabilen Kippstufe (RMS) über einen Umschalter (Tl, T2) verbunden ist, der wenn er in einem ersten und einem zweiten Zustand ist, den Oszillator (VCO) mit dem Phasendiskriminator (DFFl) und mit dem Ausgang der monostabilen Kippstufe (RMS) verbindet, wobei dieser Umschalter (Tl, T2) im ersten und zweiten Zustand ist wenn die monostabile Kippstufe (RMS) auf ihrem instabilen oder stabilen Zustand ist.
9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß

der Umschalter einen ersten (Tl) und einen zweiten Transistor (T2) hat mit einem gemeinsamen Kollektorwiderstand (R2), der mit einem Pol einer Gleichspannungsquelle verbunden ist, wobei der erste Transistor (Tl) an seiner Basis über einen Widerstand (Rl) mit dem Ausgang eines NOR-Gatters (NOR8) verbunden ist, wobei das NOR-Gatter(NOR8) an einem Eingang mit dem Ausgang (Q) des Phasendiskriminators (DFFl) und an seinem anderen Eingang mit dem Ausgang (Q'3) der monostabilen Kippstufe (RMS) verbunden ist, und der Kollektor dieses

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Transistors -(Tl) ist mit dem Oszillator (VCO) verbunden, wobei der zweite Transistor (T2) an seiner Basis über einen Widerstand (R5) mit dem Ausgang (Q3) der monostabilen Kippstufe (RMS) und über Dioden (dl bis d3) mit dem anderen Pol der Gleichspannungsquelle verbunden ist.
10. Einrichtung nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß zweite Prüfschaltungen (SCCIl, SCC12, SCC13; SCC21, SCC22, SCC23; SCC31₃ SCC32, SCC33) wenigstens zu einer der genannten Phasenregelschleifen zugeordnet sind, die ein Prüfen des gerasteten und des freilaufenden Zustandes der Phasenregelschleife ermöglichen, die dazu einen Phasenvergleich zwischen dem Eingangssignal (Pl, F2, F3), welches zu der genannten Schleife geliefert wird, und dem ausgangsseitigen Taktsignal (fl, f2, f3) dieser Schleife durchführen, wobei die Ausgänge (FIl...P33) dieser Prüfschaltungen (SCCIl.. SCC33) Entscheidungs-Schaltungsanordnungen (MDCl,MDC2,MDC3) steuern, die ihrerseits die Torschaltungen (IGCIj IGC2; IGC3) steuern, mit denen die Oszillatoren an die Phasenregelschleifen (PLLl, PLL2, PLL3) angekoppelt werden.

. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jede der zweiten Prüfschaltungen (SCCIl, SCC12, SCC13; SCC21, SCC22, SCC23j SCC31, SCC32, SCC33), die jeweils zu einem Phasenregelkreis (PLLl, PLL2, PLL3) zugeordnet sind, eine erste Gruppe von drei gleichen Prüfschaltungen (SCCIl, SCC12, SCC13 bzw. SCC21-, SCC22, SCC23 bzw. SCC31, SCC32, SCC33) enthält, von denen jede den Phasenvergleich durchführen kann und jede einen ersten Eingang hat, der mit der genannten Phasenregelschleife verbunden ist, und einen zweiten Eingang hat, der mit dem Ausgang dieser Phasenregelschleife verbunden ist, und von denen jede einen

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Ausgang (Pll·, F12, F13; F21, F22, F23; F31, F32, F33) hat, der wenigstens mit einer ersten der Phasenregelschleife zugeordneten übergeordneten Entscheidungsschaltung (MDCFIl, MDCF12, MDCF13; MDCF21, MDCF22, MDCF23; MDCF31, MDCF32, MDCF33) verbunden ist, die eine Entscheidung in Abhängigkeit von dem Ergebnis des Phasenvergleichs auf einer übergeordneten Basis ermöglicht, wobei diese erste Entscheidungsschaltung (MDCFIl ...MDCF33) einen Teil der Entscheidungsschaltungsanordnung (MDCl, MDC2, MDC3) bildet.

· Einrichtung nach Anspruch 11 , dadurch gekennzeichnet, daß eine zweite Gruppe von wenigstens drei ersten Entscheidungsschaltungen (MDCFIl, MDCF12, MDCF13; MDCF21, MDCF22, MDCF23; MDCF31, MDCF32, MDCF33) einer Phasenregelschleife zugeordnet ist, daß die Ausgänge (FIl, F12, F13; F21, F22, F23; F31, F32, F33) der zweiten Prüfschaltungen (SCC
Il, SCC
12, SCC13; SCC21, SCC22, SCC23; SCC31, SCC32, SC33) ~ von der genannten ersten Gruppe - dieser Phasenregelschleife zugeordnet sind, die mit jeder der drei ersten Entscheidungsschaltungen der zweiten Gruppe verbunden ist, wobei jede der zweiten Gruppen der ersten Entscheidungsschaltungen eine Entscheidung auf einer übergeordneten Basis ermöglicht, die aus dem Phasenvergleich abgeleitet ist.
13. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß jede der Torschaltungen (IGCl, IGC2, IGC3) wenigstens drei gleiche Auswahlschaltungen (SC) bezüglich der Oszillatoren enthält, deren Ausgänge mit einer zweiten Entscheidungsnchaluuii;; (MDC) verbunden sind, die ihrerseits mit dem Eingang einer nachfolgenden Phasenregelschleife verbunden ist, wobei die drei Auswahlschaltungen (SC) von den entsprechenden Ausgängen der drei ersten Entscheidungs-

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schaltungen wenigstens einer der zweiten Gruppen gesteuert werden.

l4. Einrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die in der Einrichtung enthaltenen logischen Schaltelemente weiterhin wenigstens drei Entscheidungsschaltungsanordnungen (MDCl; MDC2; MDC3) enthalten, die jeweils von entsprechenden der drei ersten Entscheidungsschaltungen - wenigstens von einer der zweiten Gruppe gesteuert werden, wobei jede der genannten drei Entscheidungsschaltungen die zu ihr gelieferten Signale verarbeitet und ein Ausgangssignal (LASl; LAS2; LAS3) liefert, mit denen die für die Auswahl der Taktsignale verwendeten Torschaltungen (IGCl; IGC2; IGC3) gesteuert werden.

15· Einrichtung nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, daß jede der drei Entscheidungsschaltungsanorndungen (MDCl; MDC2; MDC3) jeweils durch entsprechende der drei ersten Entscheidungsschaltungen (MDCFIl, MDCF12, MDCF13) und von dem Ausgang (Ql) der rücksetzbaren monostabilen Kippstufe (RMS), die in der ersten Prüfschaltung (FCCl) enthalten ist, gesteuert wird, wobei jede der Entscheidungsschaltungsanordnungen die Koinzidenz eines am Ausgang der zugeordneten ersten Entscheidungsschaltung auftretenden Signals und eines Signals am Ausgang (Ql) der monostabilen Kippstufe (RMS) überprüft und ein Signal liefert, die alle Torschaltungen in ihren zweiten Zustand bringen, wenn gleichzeitig in der ersten Phasenregelschleife (PLLl) eine übermässige Phasenverschiebung festgestellt wurde.

l6. Einrichtung nach einem der Ansprüche 5 bis 15, dadurch gekennzeichnet, daß jede der drei Entscheidungsschaltungs-

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anordnungen (MDCl; MDC2; MDC3) jeweils durch entsprechende der drei ersten Entscheidungsschaltungen (MDCF21, MDCF31; MDCF22, MDCF32; MDCF23, MDCF33) gesteuert werden, die der zweiten (PLL2) und der dritten Phasenregelschleife (PLL3) zugeordnet sindj wobei jede der Entscheidungsschaltungsanordnungen die Koinzidenz von Signalen an den Ausgängen der zugeordneten ersten Entscheidungsschaltungen überprüfen und am Ausgang ein Signal liefern, das alle genannten Torschaltungen in ihren zweiten Zustand bringt, wenn eine übermässige Phasenverschiebung in den beiden genannten Phasenregelschleifen (PLLl, PLL2) festgestellt wurde.

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