DE2133002A1

DE2133002A1 - Rahmensynchronisiersystem

Info

Publication number: DE2133002A1
Application number: DE19712133002
Authority: DE
Inventors: Clark James Monroe
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1970-07-06
Filing date: 1971-07-02
Publication date: 1972-01-13
Also published as: US3649758A; BE769540A; FR2100292A5; ES392977A1

Description

Patentanwalt
Dipl.-Phys. Leo Thul
7 Stuttgart

J.M.Clark - 8

INTERNATIONAL STANDARD ELECTRIC CORPORATION NEW YORK Rahmensynchronisiersystem

Die Erfindung betrifft digital arbeitende Nachrichtensysteme, wie Trennvorrichtungen für Einrichtungen, die im Zeitmultiplexverfahren mit Pulscodemodulation arbeiten, und insbesondere Rahmensynchronisiersysteme, die in Verbindung mit solchen Einrichtungen verwendet werden können. Der im folgenden verwendete Begriff Rahmen ist als eine Reihe von zusammenhängenden Zeitperioden definiert, während denen Datenbits und eins eder mehrere Synchronisierungsbits übertragen werden, wobei es zwischen den Synchronisierungsbits keine Datenbits feibt. Ein Vielfachrahmen ist eine Zeitperiodest die mehrere Rahmen umfaßt und die hinreichend lang ist, so daß sie das gesamte Synchronisierungsmuster enthält.

Im allgemeinen ändern sich die Bits der Synchronisierungseode von einem Rahmen zum anderen Rahmen innerhalb des Vielfachrahmens und sie wiederholen sich in jedem Vifclfachrahmen. Es gibt zwei allgemeine Synhhronisiercode, die im Rahmen der Erfindung von Interesse sind. Ein erster, verteilter Synchronisiercode umfaßt ein Bit prp Rahmen und im allgemeinen zwei oder mehr Rahmen pro Hultirahmen. Solch ein Code umfaßt ζ,Β. eine "l" in einem Rahmen und "0" in dem anderen Rahmen des Vielfachrahmens. Ein zweiter zusammengesetzter oder Zeichen-Synchronisierungscode umfaßt mehr als einige wenige Bits, nämUch ein Zeichen pro Rahmen, ein Rahmen ist jedoch gleichzeitig ein Vielfachrahmen.

l.Juli 1971

Sr-Mr -/-

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Das zu lösende Problem besteht darin, die Rahmensynchronisierung eines digital arbeitenden Nachrichtenempfängers auch bei stärkerem Rauschen oder Bitfehlern aufrecht zu erhalten. Aus der US Patentanmeldung Serial No. 781 181 ist bereits ein Rahmensynehronisiersystem bekannt, welches mit einem verteilten Synchronisierungscode arbeitet und die Suchzeit, die zur Herstellung der Synchronisierung notwendig ist, im Vergleich zu dem bekannten Einrichtungen verkürzt. Diese bekannte Rahmensynchronisiereinrichtung spricht sofort an.

Aus der US Patentanmeldung Serial No. 78O 98I ist ein weiteres Rahmensynehronisiersystem bekannt, das nach einem vorausschauenden Verfahren arbeitet und ein einziges Schieberegister verwendet und auf den verteilten Synchronisierungscode anspricht. Dieses Rahmensynchronisieraystem arbeitet noch schneller als das oben beschriebene. Weiterhin ist aus der US Patentanmeldung Serial No. 66 396 ein Rahmensynehronisiersystem bekannt, das mit einem vorausschauenden Verfahren arbeitet und zwei Schieberegister gleicher Länge verwendet und ebenfalls nach dem verteilten Synchroni sierungs code arbeitet.

Aufgabe der Erfindung ist es, ein neues und besseres Rahmensynchronisierungssystem zu schaffen.

Diese Aufgabe ist gemäß der Erfindung gelöst durch ein Rahmensynchronisieraystem zur Synchronisierung binärer Informationsszeichen, die mit einem vorgegebenen Takt ankommen und einen von zwei Synchronisierungskomponeneten enthalten, gekennzeichnet durch eine Binärzähler- und Decoderstufe, die mehrere Zeitzeichen erzeugt, durch eine mit dieser verbundenen Vergleichsschaltung, die aufeinanderfolgende Bits des Informationszeichens auf vorhandene Synchronisierungskomponenten überprüft und jedesmal zwei Ausgangszeichen

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erzeugt, und durch eine Steuerstufe die auf die Aasgangszeichen anspricht und ein Steuerzeichen erzeugt, welches die Zeitlage der Zeitzeichen steuert, wenn, und solange die beiden Ausgangszeichen anzeigen, daß das System nicht synchron läuft.

Weitere, die Erfindung fortgestaltende Merkmale und Vorteile der Erfindunggphen aus den Ansprüchen und der Beschreibung im Zusammenhang mit der Zeichnung hervor. Die Erfindung ist im folgenden anhand eines Ausführungsbeispiels und in Verbindung mit der Zeichnung näher beschrieben. Im einzelnen zeigen:

Pig.l ein Blockdiagramm eines erfindungsgeipäßen Rahmensynchronisiersystem,

Pig.2 ein Blockdiagramm eines anderen Ausführungsbeispiels einer Suchlogik und einer zugeordneten Binärzähler- und Decoderstufe, die im Zusammenhang mit der Anordnung der Fig.l verwendet werden !können,

Pig.3 ein Blockdiagramm eines anderen Ausführungsbeispiels der Erfindung,

Fig.4 ein Blockdiagramm eines weiteren Ausführungsbeispiels einer Suchlogik, die anstelle der Suchlogik in Pig.l oder in Pig.3 treten kann, und

Pig.5 ein Blockdiagramm eines Ausführungsbeispiels eines J digital arbeitenden !Comparators, der anstelle des !Comparators in Fig.l oder in Fig.3 treten kann.

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Wie oben bereits erwähnt wurde gibt es zwei allgemeine Arten von Synchronisationscoden, mit denen das erfindungsgemäße System arbeitet. Zuerst wird die Arbeitsweise des erfindungsgemäßen Systems bei Verwendung einer Synchronisationskomponente oder eines Codesmusters des verteilten Synchronisierungscodes. beschrieben, der in jedem Vielfachrahmen ein erstes Synchronisationsmuster 1, 0, 1, O und ein zweites Synehronisierungscodesmuster 1, 1, O, 0 aufweist.

Die verschiedenen beschriebenen Figuren und Schaltungsanordnungen werden durch das gleiche Bezugszeichen charakterisiert und werden nur das erste Mal beschrieben, da die bei den anderen AusfUhrungsbeispielen der Erfindung in der gleichen Weise arbeiten.

In Figur 1 ist ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen Rahmensynchronisiersystems dargestellt. Ein Taktgeber 1 erzeugt Taktimpulse mit einer Taktfrequenz des von der Quelle 2 kommenden Informationszeichens, und dieser Takt wird über eine UND-Schaltung 3 einer Binärzähler- und Decoderstufe 4 zugeführt, die sowohl verschiedene Zeitzeichen erzeugt, die zum Betrieb des Rahmensynchronisiersystems notwendig sind, als auch Zeitzeichen ,die für andere Funktionen notwendig sind* z.B. zum Trennen der im Vielfach angeordneten Zeichen, die von der Quelle 2,empfangen werden. Zum Zwecke der Erklärung wird angenommen, daß das Informationszeichen eine Frequenz von 8 kHz hat, und daß das erste örtliche Synchronisierungs-Referenzzeichen REFl eine Recheckwelle mit einer Frequenz 4 kHz ist, deren binäre Zustände dem ersten Synchronisiercodemuster 1,0,1,0 entsprechen, und daß das zweite Synchronisierungs-Referenzzeichen REF2 eine Rechteckwelle mit einer Frequenz von 2 kHz ist, welche die geeigneten Zustände für das zweite Synchronisiercodemuster 1,1,0,0 hat. Im allgemeinen müssen die beiden Code die Eigenschaften haben, daß beliebige relative Phasenvergleiche in 50$ aller Fälle

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Übereinstimmung der Binärstellen, und in 50$ aller Fälle Abweichungen der Binärstellen aufweisen. Weitere Zeitzeichen, die von der Stufe 4 erzeugt werden, sind das Synchronisierungsbit-Zeitzeichen PT, welches eine konstante Breite einer Taktperiode hat, und das Haltezeichen HT, das eine veränderliche Breite hat, die gleich der Breite des HALT-Impulses + der Breite einer Taktperiode ist.

Das Haltezeitzeichen HT ist notwendig, um zu verhindern, daß das Rahmensynchronisiersystem beim Einschalten des Stromes in einem unsynchronisierten und stationären Zustand gehalten i wird, da die Komponenten 10,11,16 und 29 sonst eine Kombination von Zuständen annehmen könnten, welche die Zähler der Stufe 4 anhalten würden. Das Ausbleiben von Zeitzeichen würde die bistabilen Kippstufen 10,11 und 29"daran hindern, die obengenannte Kombination von Zuständen zu verlassen. Durch Verwendung des Zeichens HT wird es den Zählern der Stufe 4 möglich, nur dann anzuhalten, wenn den bistabilen Kippstufen 10,11 und 29 Zeitzeichen zur Verfugung stehen.

Das Informationszeichen von der Quelle 2 und die beiden örtlichen Referenzzeichen REPl und REP2 von der Stufe 4 werden einem digitalen Komparator 5 zugeführt, der aus Antivalenzschaltungen 6 und 7 besteht, die die binären Zustände auf- " einanderfolgender Bits des Informationszeichens und der Referenzzeichen REPl und REP2 vergleichen. Die Antivalenzschaltung β erzeugt ein erstes Ausgangszeichen MMPl, welches Übereinstimmungen und Abweichungen zwischen den binären Zuständen der beiden zugeführten Eingangszeichen anzeigt und die Antivalenzschaltung 7 erzeugt ein zweites Ausgangszeichen MMP2, welches Übereinstimmungen und Abweichungen zwischen den binären Zuständen der beiden ihm zugeführten Zeichen anzeigt.

Eine ODER-Punktion MMPO der Zeichen MMPl und MMP2 wird in einer ODER-Schaltung 8 erzeugt und eine UND-Funktion MMPA

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der Zeichen MMPl und MMP2 wird in einer UND-Schaltung 9 erzeugt, Das Zeichen MMPO wird direkt einer bistabilen Kippstufe 10 zugeführt und das Zeichen MMPA wird direkt einer bistabilen •Kippstufe 11 zugeführt. Beide bistabilen Kippstufen 10 und werden von dem Zeichen WS, dem inversen des Zeichens MT am Ausgang einer NICHT-Schaltung 12 gesteuert, deren Eingang mit einer UND-Schaltung 13 verbunden ist. Die Eingänge der UND-Schaltung 13 sind mit dem Taktgeber 1 bzw. mit dem Ausgang für das Zeichen FT der Stufe 4 verbunden. Die bistabilen Kippstufen 10 und 11 tasten ihre Eingangszeichen MMPO und MMPA mit der Vorderflanke des invertierten MT-Zeichens ab, und der Zustand dieser Kippstuf el» 10 und 11 ändert sich mit der Rückflanke des Zeichens MT. Die Ausgänge der ODER-Schaltung 8 und der ODER-Schaltung 9 sind mit Inverterstufen l4,bzw. 15 verbunden. Wenn die Ausgangszefcchen der ODER-Schaltung und der ODER-Schaltung 9 eine "0" sind, so geben die Inverter-Schälfcungen 14 und 15 an ihrem Ausgang eine Vl" ab, die mit der Vorderflanke des MT-Zeichens abgetastet werden und mit ihrer Rückflanke die bistabilen Kippstufen 10 und 11 kippen, so daß mit ihrem Ausgangszeichen "l" der Binärzustand "θ" erzeugt wird. Die Ausgangszeichen der bistabilen Kippstufen 10 und 11 werden über gleich große Widerstände I9 und 23 einem gemeinsamen algebraischen Koppelpunkt zugeführt, der den Eingang der Entscheidungsstufe l6 bildet. Die Entscheidungsstufe 16 entscheidet, ob die ihr zugeführten Abtastwerte einen synchronisierten oder einen unsynchronisierten Zustand anzeigen,und sie erzeugt verschiedene geeignete Ausgangs zeichen für diese Zustände.

Die Entscheidungsstufe l6 kann von bekannter Bauart sein. Wie die Figur 1 zeigt, umfaßt die Entscheidungsstufe l6 einen Fühlintegrator, der einen Operationsverstärker 17, einen Kondensator l8, Widerstände 73,74 und 77 und eine Klammerschattung 20. Die Zeitkonstante dieses Fühlintegrators wird durch die Werte des Kondensators l8 und der Widerstände 73

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und 74 so groß gewählt, daß die Schaltung nicht auf ein Fading oder augenblickliche Fehler der empfangen Daten anspricht, was dazu führen könnte, daß die Synchronisierung verloren gehen könnte, während das System tatsächlich noch synchron arbeitet. Die Schwellwertwahrscheinlichkeit dieser Schaltung wird durch die Vorspannung 71 festgelegt. Die Schwellwertwahrscheinlichkeit ,ist die Eingangswahrscheinlichkeit, die keine mittlere Veränderung am Ausgang erzeugt. Der Ausgang des Operationsverstärkers 17 ist mit einem Amplitudenkompara>^or verbunden, der als Operationsverstärker 18 ausgebildet ist, und dem über einen Anschluß 19 eine Vorspannung zugeführt wird, die die Entseheidungsebene für diesen Abschnitt der Schaltung l6 festlegt. Der Ausgang des Verstärkers l8 ist mit dem "l"-Eingang einer Modus-Kippstufe 20 verbünde-, die von dem Zeichen MT von der Inverterschaltung 12 gesteuert wird. Die Entseheidungsschaltung l6 umfaßt weiterhin einen Suchintegrator, der einen Operationsverstärker 21, einen Kondensator 22, Widerstände 75» 76 und 78 und eine Klammerschaltung 24 umfaßt. Dieser Suchintegrator hat eine kurze Zeitkonstante, die durch die Werte des Kondensators 22 und der Widerstände 75 und 76 bestimmt ist,sd daß die Synchronisierung, wenn sie einmal verloren ist, schnell wßler hergestellt werden kann. Die Schwellwertwahrscheinlichkeit dieser Schaltung ist durch die Vorspannung 72 festgelegt. Der Ausgang des Verstärke¹« ist mit einem Amplitudenkomparator verbunden, der als Operationsverstärker 25 ausgebildet ist und für diesen Abschnitt der Schaltung l6 ein Entscheidungsniveau hat, das durch die Vorspannung von dem Anschluß27 bestimmt wird; der Ausgang des Verstärkers 21 ist außerdem mit einem Amplitudenkomparator verbunden, der als Operationsverstärker 26 ausgebildet ist und dessen Entscheidungsebene durch die Vorspannung von dem Anschluß 27A festgelegt ist.

Die Entsoheidungssture 16*wie folgt. Wenn die Synchronisierung verloren ist, weisen MMFl und MMF2 relativ viele Abweichungen voneinander auf, die durch eine binäre ^Ml" dargestellt werden.

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Üblicherweise wird jedes Zeichen während 50$ der Zeit eine sein. Somit haben sowohl MMPO als auch MMPA einen hohen Mittelwert, wenn der nach der algebraischen Kombination in den Widerständen 75 und 74, sole 75 und 76 einen hohen Mittelwert darstellt, um die Eingänge der beiden Verstärker 17 und 21 zu , invertieren. Dies führt zu einem niedrigen Wert am Ausgang der Verstärker- 17 und 21, falls der Durchschnittswert der invertierenden Eingänge die Vorspannung tiberseigt, die den nicht invertierenden Eingängen zugeführt wird. Die Werte des Verstärkers 17 werden gätegentlich kleiner als die Vorspannung am Anschluß I9. Dies führt zu einem hohen Ausgangszeichen vom Verstärker l8, der die Modus ^-Kippstufe 20 schaltet, so daß sie eine binäre "l" an ihrem "1"-Ausgang abgibt. Das Zeichen SM ist also eine binäre "l"j der untere Wert vom Verstärker 21 wird dem nicht invertierenden Eingang des Verstärkers 25 zugeführt, der zusammen mit der Vorspannung vom Anschluß 27 ein. niedriges Ausgangszeichen erzeugt, das dem "O"-Eingang der bistabilen Kippstufe 20 zugeführt wird, und diese nicht beeinflußt. Zusätzlich wird der untere Wert vom Verstärker 21 dem invertierenden Eingang des Versträkers 26 zugeführt, was im Zusammenhang mit der Vorspannung am Anschluß 27a zu einer hohen Ausgangsspannung oder zu einer binären "l" führt. Somit ist das Zeichen SL eine tinäre "l".

Falls das System auf eines der beiden Codemuster synchronisiert wird, wird entweder, MMPl oder MMP2 überwiegend eine binäre "O" sein, die eine Übereinstimmung (Synchronisierung) repräsentiert, und das andere der beiden Zeichen MMPl oder MMP2 wird zufällig eine "0" oder eine "l" sein, die zufällige Übereinstimmungen oder Abweichungen mit einer Wahrscheinlichkeit von jeweils 50$ darstellen. In jedem Fall wird MMPA überwiegend niedrig sein und MMPO wird 50$ der Zeit hoch sein. Wenn diese beiden Signale in den Widerständen 73 und 74 und in den Widerständen 75 und algebraisch kombiniert werden, dann gibt es einen Mittelwert, der 25$ der vollen Amplitude erreicht und der dem invertierenden

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Eingang der beiden Verstärker 17 und 21 zugeführt wird, woöurch ein hoher .Ausgangswert der Verstärker 17 und 21 erzielt wird, da der Mittelwert des invertierenden Eingangs geringer ist als die Vorspannung, die den nicht invertierenden Eingängen zugeführt wird. Der hohe Wert vom Verstärker 17 führt zu einem niedrigen Ausgangswert des Verstärkers 18, der keine Wirkung auf die bistabile Kippstufe 20 hit. Der hohe Wert vom Verstärker 21 wird dem nicht invertierenden Eingang des Verstärkers 25 zugeführt, der in Verbindung mit der Vorspannung am Anschluß 21 ein hohes Ausgangszeichen erzeugt, das dem "0"-Eingang der bistabilen Kippstufe 20 zugeführt wird, wodurch diese zurückgekippt wird, falls sie nicht bereits zurückgekippt ist, so daß an ihrem "1"-Ausgang eine binäre "0" (Zeichen SM) erzeugt wird. Zusätzlich wird der hohe Ausgangswert vom Verstärker 21 dem invertierenden Eingang des Verstärkers 26 zugeführt, mit der Folge, daß in'Verbindung mit der Vorspannung am Anschluß 27a ein niedriges Ausgangszeichen oder eine binäre "O" erzeugt wird, so daß das Zeichen SL zu einer binären "0" wird.

Die obige Beschreibung des Betriebs der Entscheidungsschaltung 16 wird, besonders bezüglich der Zufallsnatur des Synchronisierungszeichens, mit Hilfe der folgenden Tabelle besonders deutlich:

	MMF2	MMFÜ	MMPA	SUM	■<»	h	^P2	OR	AND	SÜM OF
	0	0	Ö	0	k	h	\	37	40	OR 37 & AND 40
	r-l	1	0	1		k	0	I	0	I
	0	1	0	F-I	0	h	0	Ü	0
¹ 1	1	I	1	2	0	0	1	1	2
1						1	0	1

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Dabei bedeuten SUM = Summe von MMFl und MMF2 = Summe von MMFO und MMFA

P_ a Wahrscheinlichkeit bei verlorender Synchronisierung P₁ = Wahrscheinlichkeit bei der Synchronisierung nach dem Code P₂ = Wahrscheinlichkeit bei der Synchronisierung nach dem Code

Im nicht synchronisierten Zustand ist der Mittelwert SUM =

Bei der Synchronisierung nach dem Code 1 ist der Mittelwert SUM = ^ .

Bei Synchronisierung nach dem Code 2 ist der Mittelwert SUM = ρ-

Für den Mittelwert der Summe von MMFO und MMFA werden z.B., bei der Synchronisierung nach dem Code 1, die Spalten "SUM" und "P₁" der Tabelle verwendet:

Mittelwert SUM = (0 χ |)+(1 χ |)+(1 χ 0)+(2 χ Ό)

Die bekannten Rahmenschaltungen, die eingangs erwähnt wurden, verwenden einen Code mit dem Mittelwert

sum = Tg bei fehlender Synchronisierung und sum = 0 im synchronisierten Zustand

d.h., 75· weniger als der Mittelwert SUM der erwähnten Rahmenschaltung.

Falls die beiden Widerstände 73 und 74 oder die Widerstände 75 und 76, die MMFA und MMFO demselben Operationsverstärker zuführen, gleich groß sind, werden die gleichen Ergebnisse erzielt, fills MMFl und MMF2 an ihrer Stelle dem Operationsverstärker zugeführt werden. Wenn jedoch MMFA und MMFO verwendet werden, können die Koppelwiderstände 73 und 7^ oder 75 und 76 verschiedene Werte haben falls es erwünscht ist, ohne zu bewirken, daß die Rahmenschaltung einen Code bevorzugt (d.h. ohne daß die Synchronisierung leichter nach dem

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einen als nach dem anderen Code durchgeführt werden kann).

Wie oben erwähnt wurde, werden die beiden Funktionen MMPO und MMPA der beiden Abweichungsfunktionen MMPl und MMP2 zur Betätigung der EntscheidungBSchaltung'f) verwendet. Lediglich das Ausgangszeichen MMPA der UND-Schaltung 9 wird zum Betrieb der Suchlogik 28 verwendet, so daß das System nur dann anhält, wenn beide Typen Abweichungen gleichzeitig eintreten; d.h. wenn MMPl = "l" und MMF2 = "l" ist. Somit wird, unabhängig davon welches Synchronisiercodemuster empfangen wird, die Synchronisierung nicht verloren, wenn keine Fehler vorliegen. MMPO und MMFA unterscheidenrSich und löschen sich , aus, wenn nur MMPl oder MMP2 eine Abweichung anzeigen; d.h., ™ wenn die Vergleiche der beiden Referenzzeichen sich unterscheiden. Diese Differenz gibt es für einen festen prozentualen Anteil der Zeit, der lediglich von den verwendeten Synehronisierungscodemustern abhängt und der üblicherweise die Hälfte der Zeit beträgt. Wenn MMFl - MMF2, dann ist MMFO = MMPA, und der Betrieb der Entscheidungsschältung 16 befriedigt beide Synchronisierungscode. Üblicherweise ist MMFO während der halben Zeit ungleich MMPA und infolgedessen kann der Integrator durch Veränderung der Vorspannungen an den AnschlüSEen 71 und 72 mit einer anderen Vorspannung versehen werden, die halb so groß ist.(alte Vorspannunge+ 50#). Bei dem Schwellwert ist nämlich die Hälfte der Zeit das |

Eingangszdchen bei der Schwellwertwahrscheinlichkeit (auf die die alte Vorspannung eingestellt war) und während der halben Zeit ist MMPO von MMFA verschieden, und das Eingangszeichen ist einer Wahrscheinlichkeit von 50# equivalent. Wenn die neue Vorspannung in der Mitte zwischen diesen beiden Werten liegt, dann wird der Integrator für Eingangszeichen mit der Schwellwertwahrscheinlichkeit eingestellt.

Wie oben erwähnt wurde, wird das Ausgangszeichen MMFA der ' UND-Schaltung 9 der logischen Stufe 28, die eine bistabile

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Kippstufe 29 umfaßt, direkt zugeführt, und außerdem über eine Inverterstufe 30 die ihre Steuerimpulse von einer Inverterstufe 31, einer UND-Schaltung 32 und einer ODER-Schaltung empfängt. Die ODER-Schaltung 33 empfängt an ihren Eingängen das Zeitzeichen FT von der Stufe 4 und das Ausgangszeichen der UND-Schaltung 34, die einen Teil der Suchlogik 28 ist und deren Betrieb im folgenden beschrieben wLrd. Die Eingänge der UND-Schaltung 32 sind mit der ODER-Schaltung 33 und mit dem Taktgeber 1 verbunden, so daß die UND-Schaltung zusammen mit der Inverterstufe 3I das Steuerzeichen SHC für die bistabile Kippstufe 29 erzeugt. Eine UND-Schaltung 34 bestimmt, ob ein HALT-Zeichen der Inverterstufe 35 und der UND-Schaltung 3 zugeführt werden soll, damit die Phase der Zeitzeichen am Ausgang der Stufe 4 geändert wird, inddm die Codierung der binären Zähler momentan angehalten wird. Die UND-Schaltung 34 empfängt die Zeichen SL und SM von der Entscheidungsschaltung 16, und das Ausgangszeichen der bistabilden Kippstufe 2§. Sollte an dieser Stelle vermerkt werden, daß dann, wenn die Entscheidungsschaltung 16 Spannungen unterhalb des Entscheidungsniveaus von den Verstärkern l8 und 26 erhält, für beiden Zeichen SL und SM eine binäre "l" erzeugt wird. Wenn die Spannung in der Entscheidungsschaltung 16 oberhalb dieses Entscheidungsniveaus liegt, dann wird eine binäre "O" für beiden Zeichen SL und SM erzeugt. Es sollte auch vermerkt werden, daß dann, wenn das Zeichen MMPA eine Abweichung anzeigt, eine "1" am Ausgang der bistabilen Kippstufe 29 abgegeben wird. Es wird auf das Zeitzeichen HT von der Stufe 4 der UND-Schaltung 34 zu dem obenerwähnten Zweck zugeführt. Somit wird, wenn an einem Eingang der UND-Schaltung 34 dine binäre "O" liegt, kein HALT-Zeichen erzeugt, undcidie Zähler der Stufe 4 zählen ohne Unterbrechung weiter. Wenn alle Eingangszeichen im Zustand "1" sind, dann erzeugt die UND-Schaltung 34 einen HALT-Impuls, der über die Inverterstufe 35 den Betrieb der UND-Schaltung 3 sperrt, wodurch der Zählbetrieb der Zähler der Stufe 4 unterbrochen wird,

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was zu einer Verschiebung der Phase oder der Zeitlagen der von der Stufe X erzeugten Zeichen führt. Der Betrag der Phasenverschiebung hängt davon ab, wleviäe Taktimpulse gesperrt werden.

Die e'rfindungsgemäße Rahmensynchronisierschaltung kann in einem System verwendet werden, in dem die beiden Synchronisiercodemuster zur Übertragung von Nachrichten verwendet werden und in Nachrichtensystemen, die eine Anzahl von Verstärkern verwenden, in denen ein fehlerhafter Verstärker ein zweites Synchronisiercodemuster erzeugt, mit dem die vorherigen Verstärker und der Terminal synchronisiert werden, welches jedoch dem Terminal anzeigt ,daß die Übertragung fehlerhaft war. Um die von dem Synchronisierungscodemuster übertragene Information zu bestimmen, oder um einen Fehler im Übertragungssystem festzustellen, ist es notwendig, festzustellen nach welchem Synchronisierungscodemuster das System synchronisiert ist, in anderen Worten welches Synchronisierungscodemuster vorliegt.

Zu diesem Zweck wird das Zeichen MMP2 der Torschaltung 7 über die Inverterstufe J>6 zu der UND-Schaltung 40 und direkt zu der ODER-Schaltung 37 geführt. Das Ausgangszeichen der Inverterstufe 36 ist das Inverse der Punktion MMF2, nämlich MMF2 d.h., eine Abweichung ist eine "O", und eine Übereinstimmung ist eine "l". Der andere Eingang der ODER-Schaltung 37 ist direkt mit der Torschalung 6 verbunden und empfängt das Zeichen MMFl. Das Ausgangszeichen der ODER-Schaltung j57 ist einmal direkt und zum anderen über die Inverterstufe 39 mit der bistabilen Kippstufe 38 verbunden, wie es in der Fig.l dargestellt ist, um die ODER-Funktion abzutasten, wenn die bistabile Kippstufe von dem Zeichen HT von der Inverterstufe 12 gesteuert wird. Der Betrieb der bistabilen Kippstufe 38 und der Inverterstufe 39 ist identisch mit dem obenbeschriebenen Betrieb der bistabilen Kippstufe 10 und der Inverterstufe 14. Die UND-Schaltung 40 ist außerdem direkt mit dem Ausgang der Torschaltung 6 verbunden, so daß

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eine UND-Funktion der Zeichen MMFl und MMF2 erzeugt wird, die sowohl direkt, als auch über die Inserterstufe 42 der bistabilen Kippstufe 4l zugeführt wird. Die bistabile Kippstufe 4l tastet die Werte der UND-Funktion am Ausgang der UND-Schaltung 40 ab, wenn sie von dem Zeichen MT von der Inverterstufe 12 angesteuert wird. Die Ausgangszeichen des "1"-Ausgangs der bistabilen Kippstufen 38 und 4l werden in den Widerständen 44 und 45 kombiniert und einem Integrator zugeführt, der einen Operationsverstärker 42, einen Kondensator 43 und eine Klammerschaltung 46 umfaßt. Der Ausgang des Verstärkers 42 ist mit einem Amplitudenkomparator verbunden, der äinen Operationsverstärker 47 umfaßt, dessen Ausgangszeichen davon abhängt, nach welchem Synchronisierungscodemuster das System synchronisiert worden ist, und das zufällig oder unbestimmt ist, wenn das System nicht synchronisiert ist.

Im folgenden wird der Betrieb eines Synehronisierungscodeindikators für den Fall beschrieben, daß das Synchronisierungs system synchronisiert ist, d.h. wenn es im Fühlbetrieb (SM=O) arbeitet. Falls das System nach dem ersten Synchroni sierungscodemuster synchronisiert ist,dann hat das Zeichen MMFl überwiegend den Wert einer binären "O", und MMF2 ist willkürlich verteilt und besteht mit 5O# Wahrscheinlichkeit aus einer binären "1". Die UND-Funktion der Zeichen MMFl und MMF2 am Ausgang der UND-Schaltung 40 ist eine binäre "O" und die ODER-Funktion der Zeichen MMFl und MMF2 am Ausgang der ODER-Schaltung 37 ergibt eine zufällige Verteilung, mit einer Wahrscheinlichkeit einer binären "l" von 50#. Wenn diese beiden abgetasteten Funktionen in den Widerständen 44 und 45 algebraisch kombiniert werden, wird dem invertierenden Eingang eines Verstärkers 42 ein niedriger Mittelwert zugeführt, so daß dieser ein hohes Ausgangszeichen erzeugt, das dem invertierenden Eingang des Verstärkers 47 zugeführt wird.

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Dies führt zu einem niedrigen Ausgangszeichen 47, da der Wert vom Verstarker 42 schließlich die dem Anschluß 48 zugeführte Vorspannung überschreitet. Falls das System nach dem zweiten Synchronisierungscodemuster synchronisiert ist, nimmt MMPl willkürliehe Werte an, mit einer Wahrscheinlichkeit von 50$ für eine binäre "l" und MMP2 hat überwiegend den Wert einer binären "0". Die UND-Funktion der beiden Zeichen MMPl und MMP2 am Ausgang der UND-Schaltung 40 ist eine Zufallsfunktion mit einer Wahrscheinlichkeit von 50$ für eine binäre "l", und die ODER-Funktion von MMFl und MMF2 am Ausgang der ODER-Schaltung 37 ist eine binäre "l". Wenn diese beiden i

abgetasteten Funktionen in den Widerständen 44 und 45 algebraisch kombiniert werden, wird dem invertierenden Eingang des Verstärkers 42 ein hoher Wert zugeführt, das zu einem niedrigen Ausgangswert führt, der dem invertierenden Eingang des Verstärkers 47 zugeführt wird. Dies führt zu

da einem hohen Ausgangszeichen des Verstärkers 47, der Wert vom Verstärker 42 niedriger wird als die dem Anschluß 48 zugeführte Vorspannung. Somit ist das System, wenn der Verstärker 4? ein niedriges Ausgangszeichen abgibt, nach dem ersten Synchronisierungscodemuster synchronisiert, und es ist nach ^: dem zweiten Synchronisierungscode synchronisiert, wenn der Verstärkder 47 ein hohes Ausgangszeichen abgibt.

Es würde bisher ein Ausführungsbeispiel eines erfindungsgemäßen Rahmensynchronisierungssystems besehrieben, das ein in der ersten genannten amerikanischen Patentanmeldung beschriebenes Verfahren und eine entsprechende Suehlogik verwendet. In Fig.2 ist eine Suchlogik 28 dargestellt, die zusammen mit dem in Fig.l gezeigten System verwendet werden kann, welches eine in der zweiten genannten amerikanischen Patentanmeldung beschriebene Schaltung verwendet. Ein Taktgeber 1 erzeugt Taktimpulse mit einer Taktfrequenz der binären Informationszeiehen, die von der Quelle zwei empfangen werden, und die Taktimpulse werden einer UND-Schaltung 3 zugeführt und von dort einer

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Binärzähler- und Decoderstufe 4', die wie es im Zusammenhang mit Pig.l. beschrieben wurde, Zeitzeichen erzeugt, die zum Betrieb des Rahmensynchronisiersystems notwendig sind, und weiterhin audh Zeitzeichen, die für andere Punktionen notwendig sind. Die Stufe 4' erzeugt zwei Referenzzeichen REPl und REF2, und Zeitzeichen ST und HT, wie es im Zusammenhang mit der Stufe 4 der Fig.l beschrieben.'wurde. Zusätzlich erzeugt die Stufe 4 ein Zeitzeichen SH, welches das Schieberegisterzeitzeichen bildet und eine veränderliche Breite von N Takten + der Breite des HALT-Impulses hat. Das Ausgangszeichen MMFA der UND-Schaltung 9 (Fig.l) wird einer ODER-Schaltung 50 zugeführt und von dort direkt zu dem "!"-Eingang der ersten bistabilen Kippstufe B_n eines Schieberegisters 51 mit (N+l) Stufen und über eine Inverterstufe 52 zu dem "0"-Eingang derselben Kippstufe. Die Steuerimpulse SHC der bistabilen Kippstufe B_w und der anderen Stufen des Register werden von der Inverterstufe 31 und der UND-Schaltung 32 erzeugt, deren einer Eingang mit dem Ausgang des Taktgebers 1, verbunden ist, und deren anderer Eingang mit dem Ausgang der ODER-Schaltung 33 verbunden ist, deren beiden Eingänge die Zeichen ST und SH der Stufe 4' empfangen.

Der Ausgang der bistabilen Kippstufe B_n ist mit einer UND-Schaltung 53 verbunden, deren Ausgang mit der nächstfolgenden Stufe des Schieberegisters 51 sowohl direkt als auch über die Inverterstufe 54 verbunden ist, wie die Figur es zeigt. In den übrigen Teilen des Registers 51 sind die "l"- und die "O"-Ausgänge einer Stufe mit den "1"- bzw. den "0"-Eingängen der nächsten Stufe verbunden. Der Ausgang des Registers 51 ist mit einer UND-Schaltung 55 verbunden, deren anderer Eingang mit einer Inverterstufe 56 verbunden ist, der das Zeichen ST von der Stufe 4' zugeführt wird. Somit wird die UND-Schaltung nur dann geöffnet, wenn das Zeichen ST eine binäre "0" ist, und sie wird gesperrt, wenn das Zeichen ST eine binäre "1" ist. Deshalb ist es möglich, daß die Information, die alle außer

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der ersteh der (N+l) vorherigen Abtastungen des Zeichen MMPA betrifft durch die UND-Schaltung 55 und zu dem anderen Eingang der ODER-Schaltung 50 geschoben wird, so daß eine kumulative ODER-Punktion des Zeichens MMPA einer jeden Rahmenphase erzeugt wird, die wiederum in dem Register 51 gespeichert wird. Die Verschiebung der Information von der Stufe B_n zu der Stufe B_Q und zurück zu der Stufe B_n wird mit Hilfe des Zeichens SHC durchgeführt, welches N+1H aufeinanderfolgende Taktimpulse pro Rahmen umfaßt, wobei H die Anzahl der Taktimpulse ist, die durch das HALT-Zeichen gesperrt werden. Die Information wird jedoch während dieser Rundreise durch die Torschaltung 50, 53 und 55 modifiziert, wie im folgenden beschrieben wird. Die UND-Schaltung 53 ist mit dem Ausgang der NICHT-Schaltung 35 verbunden, deren Eingang mit dem Ausgang der UND-Schaltung 34 verbunden ist. Somit ermöglicht die UND-Schaltung 53* wenn kein HALT-Zeichen am Ausgang der UND-Schaltung 34 ansteht, die Verschiebung der Information von der Stufe B_n äu der Stufe B_n-1 des Schieberegisters 51s und die Zähler der Stufe 4' zählen normal weiter. In diesem Fall wird das Zeichen SHC (N+l) Taktimpulse pro Rahmen, die auftreten, während die Zähler der Stufe 4' von 0-N zählen. Da dies auf die Anzahl der Stufen des Schieberegisters 51 ist, wird jedes Bit der Information im Schieberegister genau einmal im Kreis herumgeschoben und kehrt dann zu seiner ursprünglichen Position Innerhalb der Rahmenperioden zurück. Das Informationsbit, das aus der Stufe B₃ stammt und zu dieser zurückkehrt, wird mit dem Zeichen MMPA einer ODER-Schaltung 5Θ zugeführt, wenn die Zähler der Stufe 4' den Zählstand S erreicht haben, wobei S eine ganze Zahl zwischen 1 und N ist. Das Bit jedoch, das aus der Stufe Bq stammt, wird von der UND-Schaltung 55 gesperrt, da das Zeichen ST den Zustand "l" hat, wenn die Zähler der Stufe 4 den Zählstand 0 zeigen. Nach einer Anzahl von Rahmen speichert jede Stufe B_g eine akumulierte ODER-Punktion von Abweichungen, die beim Zählstand S einer

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jeden Rahmenperiode abgetastet worden sind.

Wenn ein HALT-Zeichen am Ausgang der UND-Schaltung 3^ erscheint, dann wird die UND-Schaltung 53 gesperrt, und die Information von der Stufe B_n wird durch den Zustand "θ" ersetzt, der in die Stufe B_n-1 eingeschoben wird, so daß dieser "O" Zustand beim Herausschieben aus der Stufe B_Q zusammen mit einer neuen Information der ODER-Schaltung zugeführt werden kann. Außerdem bewirken in diesem Fall die H zusätzlichen Taktimpulse des Zeichens SHC pro Rahmen, daß die Information in dem Schieberegister 51 um H Positionen mehr verschoben wird als für eine vollständige Verschiebung im Kreis notwendig sind. Die Zeitsteuerung wird so getroffen, daß die Bits, die aus den H ganz rechten Stufen des Registers 51 stammen, mit Ausnahme des ersten Bits zusammen mit H aufeinanderfolgenden Bits des Zeichens MMFA der ODER-Schaltung zugeführt werden. Die resultierenden H Bits werden durch "0"-Zeichen bei der UND-Schaltung 53 ersetzt. Sie werden zusammen mit den H Bits des Zeichens MMFA der ODER.-Schaltung 50 zugeführt, während der H Phasen4ie nicht vorher abgetastet worden sind. Nach Beendigung der Verschiebung befinden sich die H Bits in den H Stufen an der linken Seite des Registers 51.

Die UND-Schaltung 3^ hat vier Eingänge, denen die Zeichen SL und SM von der Entscheidungsschaltung 16, das Ausgangszeichen der bistabilen Kippstufe B_n und das Zeichen HT zugeführt werden. Die Ausgangszeichen der Entscheädungsschal tung 16 sind in dem Zustand "1" wenn die Spannung in der Stufe 16 unterhalb der Entscheidungsspannung liegt und die Modus-Kippstufe an ihrem Ausgang eine "1" liefert. Das Zeichen SL nimmt den Wert ¹¹O" an, wenn die Spannung in der Stufe 16 oberhalb des Entscheidungsniveaus liegt, und das Zeichen SM nimmt den Wert ^!'O" an, wenn die Modus-Kippstufe sich im Fühlzustand befindet. Es sollte auch vermerkt werden, daß dann

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wenn die Ausgangsfunktion der ODER-Schaltung 50 eine Abweichung (binäre "l") anzeigt, die bistabile Kippstufe B_n an ihrem Ausgang eine "l" abgibt. Somit wird dann, wenn irgendein Eingangszeichen der UND-Schaltung 34 den Binärzustand "O" hat, kein HALT-Zeichen erzeugt und die Zähler der Stufe 4' zählen normal und ohne Unterbrechung weiter. Wenn jedoch allen Eingängen der UND-Schaltung J>k eine binäre "l" zugeführt wird, dann erzeugt sie einen HALT-Impuls, der über die Inverterschaltung 35 die UND-Schaltung j5 sperrt und damit die Taktimpulse des Taktgebers 1 blockiert und die Zähler der Stufe 4' anhält. Dies führt zu einer Verschiebung der Phase oder der Zeitlage der Zeitzeichen, die von der Stufe 4' erzeugt werden. Der Betrag der Phasenverschiebung hängt datoon ab, wieviele Taktimpulse gesperrt werden.

In Fig.3 ist ein anderes Ausführungsbeispiel eines Rahmensynchronisierungssystems gemäß der Erfindung dargestellt, welches, im Vergleich zu dem in Pig.l dargestellten, weniger Bauteile braucht, welches nämlich die bistabilen Kippstufen 38 und 4l und die ihnen zugeordneten Inverterschaltungen 39* 42 und 36 einspart.

Die Stufe 4^f ist identisch mit der in Pig.2 dargestellten und das Gleiche gilt auch für den Aufbau der Suchlogik 28. Die wesentliche Änderung des Ausführungsbeispiels der Fig.3 betrifft die bistabilen Kippstufen 10 und 11, die ODER-Schaltungen 8, 9 und 37, die UND-Schaltung 40 der Fig.l und zusätzlich die Erzeugung eines Zeichens, welches die Suchlogik 28 antreibt.

Das Ausgargszeichen MMFl der Torschaltung 6 wird sowohl direkt als auch über eine Inverterstufe 14' der bistabilen Kippstufe 10' zugeführt. Zusätzlich wird das Ausgangszeichen MMF2 der

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empfängt, welches die komplementäre Rechteckwelle ist. Wenn die UND-Schaltung 60 das erste Synchronisierungscodemuster nicht findet, erzeugt sie ein Ausgangszeichen "l", und wenn die UND-Schaltung 6l das zweite Synchronisierungscodemuster findet, erzeugt sie ebenfalls ein Ausgangszeichen ¹¹I''. Die resultierenden Zeichen MMFl und MMP2 zeigen in diesem Falle eine Abweichung an. Um dieselben Kriterien für die Abweichungsfunktionszeichen zu erhalten, ist eine Inverterstufe 62 mit dem Ausgang der UND-Schaltung 60 verbunden, die das Zeichen MMPl liefert und eine Inverterstufe 6j> ist mit dem Ausgang der UND-Schaltung 6l verbunden, und sie liefert das Zeichen MMF2. Der Rest der in den Pig.1-4 gezeigten Schaltungen arbeitet wie es oben beschrieben wurde, damit er eine beschleunigte Wiederherstellung des synchronisierten Zustandes erreicht, im Vergleich zu den Systemen, die lediglich auf ein einziges Synchronisierungscodemuster ansprechen. Außerdem ist es möglich, die Anordnung mit dem kombinierten Synchronisierungscodemuster zur Übertragung von Nachrichten mit Hilfe dieser Synchronisierungscodemuster zu verwenden, wie es oben beschrieben wurde.

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Patentansprüche

(l/Rahmensynchronisiersystem zur Synchronisierung binärer Informationszeichen, die mit einem vorgegebenen Takt ankommen und eine von zwei Synchronisierungskomponenten enthalten, gekennzeichnet durch eine Binärzähler- und Decoderstufe 4, die mehrere Zeitzeichen (ST, HT) erzeugt, durch eine mit dieser verbundenen Vergleichsschaltung (5), die aufeinanderfolgende Bits des Informationszeichens auf vorhandene Synchronisierungskomponenten überprüft und jedesmal zwei Ausgangszeichen (MMPl, MMF2^ erzeugt, und durch eine Steuerstufe (28, 34, 35, 3) die auf die Ausgangszeichen (MMFl, MMF2) anspricht und ein Steuerzeichen (HALT) erzeugt, welches die Zeitlage der Zeitzeichen " (ST, HT) steuert, wenn, und solange die beiden Ausgangszeichen (MMFl, MMF2) anzeigen, daß das System nicht synchron läuft.

2.System nach Anspruch 1, dadurch gekennzeichnet, daß die Binärzähler- und Decoderstufe (4 ) ein erstes Synchronisie^ungs-Referenzzeichen (REFl) für eine der genannten Synchronisierungskomponeneten, und ein zweites Synchronisierungs-Referenzzeichen (REF2) für die andere Synchronisierungskomponente erzeugt, und daß die Vergleichsschaltung (5) den binären Zustand aufeinanderfolgender Bits des Informationszeichens und des ersten Referenzzeichens (REFl) miteinander vergleicht und das erste Ausgangszeichens (MMFl) i erzeugt, und daß die Vergleichsschaltung (5) außerdem den binären Zustand aufeinanderfolgender Bits des Informationszeichens und des zweiten Referenzzeichens (REF2) miteinander vergleicht und das zweite Ausgangszeichen (MMF2)erzeugt.

3.System nach Anspruch 1 oder 2, dadurch gekennzeichent, daß die Vergleichsschaltung (5) zwei Antivalenfcschaltungen umfaßt.

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4.System nach einem der Ansprüche 1-3* dadurch gekennzeichnet, daß die Binärzähler- und Decoderstufe (4) einen Taktgeber (l), Binärzähler und mit diesem verbundene Decodereinrichtungen umfaßt, die die Zeitzeichen (ST, HT^ und die Referenzzeichen (REFl und REP2) erzeugen, und durch eine Sperrschaltung (3^>. 35s 3),die auf das Steuerzeichen (SHC) anspricht und die Zeitlagensteuerung der Zeitzeichen (ST,HT) verursacht.

5.System nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß die Steuerstufe eine Abfragestufe (8,9,10,11,14,15,16) umfaßt, die mit der Vergleichsschaltung (5) verbunden ist, und feststellt wenn das System weder nach der einen noch nach der anderen Synchronisierungskomponente synchronisiert ist, und daß die Steuerstufe eine Suchlogik (28) umfaßt, die mit der Binärzähler- und der.Decoderstufe (4) der Vergleichsschaltung (5) und der Abfragestufe (8,9,10,11,14,15,16) verbunden ist und solange das Steuerzeichen (HALT) erzeugt, bis das System wieder synchronisiert ist.

6.System nach einem der Ansprüche 1-5» dadurch gekennzeichnet daß die Abfragestufe eine ODER-Schaltung (8) und eine UND-Schaltung (9) umfaßt, deren Eingängen die beiden Ausgangszeichen (MMFl, MMF2) zugeführt werden und daß die Abfragestufe eine Entscheidungsstufe (16) umfaßt, die eine binäre "l" abgibt, wenn die in ihr aufgrund der empfangenen ODER-Funktion und der empfangen UND.^Funktion erzeugte Spannung unterhalb ihres Entscheidungsniveaus liegt und die im anderen Falle eine binäre '¹O" erzeugt.

7.System nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß die Suchlogik (28) mit der ersten UND-Schaltung (9) verbunden ist.

8.System nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß dte Suchlogik eine bistabile Kippstufe (29) umfaßt, die mit der Taktfrequenz angesteuert wird und mit der UND-Schal-

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Claims

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tung (8) verbunden ist, und die eine UND-Schaltung (34) umfaßt, der das Ausgangszeichen der Entscheidungsschaltung (16) und das Ausgangszeichen der bistabilen Kippstufe (29) zugeführt, wird und die gegebenenfalls das Steuerzeichen (HALT) erzeugt.

9.Vorrichtung nach öinem der Ansprüche 1-8, dadurch gekennzeichnet, daß die Suchlogik ein Schieberegister mit (N+l) Stufen umfaßt das N kumulative Punktionen vorheriger Abtastungen der ersten UND-Punktion speichern kann, wobei N größer gleich 1 ist und daß die Suchlogik eine zweite ODER-Schaltung umfaßt, deren beide Eingänge mit der ersten UND-Schaltung " (9) bzw. mit dem Ausgang des Schieberegisters verbunden isind, und daß die Eingänge der UND-Schaltung (34) mit der Entscheidungsschaltung (l6) bzw. mit dem Ausgang der ersten Stufe des Schieberegisters verbunden sind.

10.System nach einem der Ansprüche 1-9* dadurch gekennzeichnet, daß die Suchlogik (28) einen Inverter (30) umfaßt, der mit der ersten UND-Schaltung (9) verbunden ist, und ein zweites Schieberegister, das N+l Stufen umfaßt und N kumulative Funktionen vorheriger Abtastungen des Komplements der ersten UND-Punktion speichern kann und eine dritte ODER-Schaltung deren Eingänge mit dem Inverter (30) bzw. mit dem" Ausgang i des zweiten Schieberegisters verbunden sind, und daß die UND-Schaltung (34) außerdem mit dem Ausgang der ersten Stufe des zweiten Schieberegisters verbunden ist.

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Torschaltung 7 sowohl direkt als auch über eine Inverterstufe 15' der bistabilen Kippstufe 11' zugeführt. Wie in der Pig.l werden die bistabilen Kippstufen 10' und 11' von dem Ausgangszeichen MT der Inverterstufe 12 angesteuert, die außerdem zur Steuerung der Modus-Kippstufe der Entschei-_m dungsschaltung 16 verwendet wird. Die Kippstufen 10' und 11' tasten die Zeichen MMPl und MMP2 ab. Der "!"-Ausgang der bistabilen Kippstufe 10' ist mit, den ODER-Schaltungen 8',9' und 37' und der UND-Schaltung 40'verbunden. Der "!"-Ausgang der bistabilen Kippstufe 11' liefert das andere Eingangszeichen für die ODER-Schaltungen 8', 9' und 37', während der "Ο''-Ausgang der bistabilen Kippstufe 11' das andere Eingangszeichen für die UND-Schaltung 40 liefert. Es sollte vermerkt werden, daß der "0"-Ausgang einer bistabilen Kippstufe das Komplement des "!"-Ausgangs liefert, und daß somit, indem die UND-Schaltung 4o' mit dem "0"-Ausgang der bistabilen Kippstufe 11 verbunden wird, die Punktion der Inverterstufe 36 in Pig.l erzeugt wird. Die Ausgangsfunktion der ODER-Schaltung 8' und die Ausgangsfunktion der UND-Schaltung 9' werden durch die Widerstände 73' und 7^' und durch die Widerstände 75' und 76' kombiniert und der Entscheidungsschaltung 16 zugeführt, die, wie es oben anhand der Pig.l beschrieben wurde,die Zeichen SM und SL erzeugt, die der UND-Schaltung 34 zugeführt werden. Die Ausgangsfunktionen der ODERrSchaltung 37' und der UND-Schaltung 40' werden durch die Widerstände 44' und 45' kombiniert und dem Synchronisierungscodeanzeiger 49' zugeführt, wie es anhand der Pig.l beschrieben wurde, anzeigt, nach welchem Synchronisierungscodemuster das System synchronisiert worden ist.

Die UND-Schaltung 57 wird mit dem Ausgang der Torschaltungen 6 und 7 verbunden und erzeugt eine UND-Punktion der Zeichen MMPl und MMP2, welches die Suchlogik 28 antreibt.

In Pig.4 ist ein weiteres Ausführungsbeispiel der Such-

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