DE1960491A1

DE1960491A1 - Rahmensynchronisierverfahren

Info

Publication number: DE1960491A1
Application number: DE19691960491
Authority: DE
Inventors: Clark James Monroe
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1968-12-04
Filing date: 1969-12-02
Publication date: 1970-06-18
Also published as: US3597539A; ES374158A1; NL6918291A; GB1264024A; FR2025233A1; BR6914731D0

Description

DLoI- Phys. Leo Thul
Patentanwalt

7 Scutbgart-Feuerbaeh
Kurze Gtr.δ

J.M.Clark-2

INTERtIATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Rahmensynchronisierverfahren

Die Erfindung betrifft ein System zur Rahmensynchronisierung von mit einer vorgegebenen Taktfrequenz empfangenen binären Informationszeichen, die einen Synchronisieranteil enthalten, unter Verwendung einer ersten Stufe, die örtliche Referenzzeichen und verschiedene Zeitzeichen erzeugt. Dieses System ist insbesondere verwendbar für Zeitvielfach-Nachrichtensysteme. die mit Pulscode-Modulation (PCM) arbeiten.

Unter einem Rahmen versteht man eine Folge von zusammenhängenden Zeitperioden, während der Nachrichtenbite und eine oder mehrere Synchronisierbitsübertragen werden, wobei keine Nachrichtenbits zwischen den Synchronisierbits eines Rahmens liegen. Weiterhin ist ein Vielfachrahmen eine Zeitperiode, die einen oder mehrere Rahmen umfasst und lang genug ist, um ein vollstänüLges Synchronisiermuster zu umfassen.

Im allgemeinen können die Bits des SynchronMercodes sich innerhalb eines Vielfachrahmens von einem Rahmen zum anderen Rahmen ändern, sie wiederholen sich aber von einem Vielfachrahmen zum anderen Vielfachrahmen.

Es gibt drei allgemeine Synchronisiercodes, die bei dem System gemäss der Erfindung verwendet werden können. Erstens, einen verteilten Synchronisiercodejder ein Bit pro Rahmen umfasst _f

25. Nov. 1969

Se/Kn 009825/1832 -/-

J.M.Clark-2

und bei dem gewöhnlich zwei oder mehr Rahmen einen Vielfachrahmen bilden. Solch ein Code würde z.B. in einem Rahmen·· eines Vielfachrahmens eine binäre "1" und in dem anderen Rahmen des Vielfachrahmens eine binäre ¹¹O" aufweisen. Zweitens gibt es den gebündelten (Zeichen-) Synchronisiercode, der mehr als nur wenige Bit (ein Zeichen) pro Rahmen umfasst, bei dem aber jeder Rahmen ein Vielfachrahmen ist. Drittens gibt es einen Synchronisieroode, der zwischen dem ersten und zweiten Synchronisiercode liegt. Dieser kombinierte Synchronisiercode v/eist zwei oder mehr Bit pro Rahmen auf, und jeder Vielfachrahmen umfasst zwei oder mehrere Rahmen mit einer Vielzahl von Synchronisierbits, die in jedem Rahmen des Vielfachrahmens verschieden sind.

Das allgemeine Problem besteht darin, die Rahmensynchronisierung einer digitalen Nachrichtenverbindug bei auftretendem Rauschen und bei eintretendem Bitfehler herzustellen und aufrechtzuerhalten. Ein Rahmensynchronisiersystem steuert die Zeitzähler eines digitalen Vervielfachers , um die Zeitzähler synchron mit dem Format der empfangenen Nachrichten zu schalten. Dieses System hat zwei primäre Funktionen, nämlich zu fühlen, wenn die Synchronisation verloren ist, und die Phase der Zähler so zu ändern, dass der Synchronismus wieder erreicht wird. Ein von den Zählern erzeugtes Referenz-Synchronisiermuster wird mit dem ankommenden Zeichen verglichen, um festzustellen, ob die Zähler synchronisiert sind oder nicht. Falls der Synchronismus verloren ist, schaltet die Einrichtung auf ein Suchverfahren um. Bei diesem Suchverfahren wird die Phase der Zähler solange geändert, bis der Synchronismus festgestellt wird, worauf das Rahmensynchronisiersystem wieder auf ein Fühlverfahren umschaltet, um einen beim weiteren Betrieb eintreten* den Verlust des Synchronismus feststellen zu können.

009825/1832

- 3 - 1960431

J.M.Clark-2

Bei Verwendung des verteilten Synchroni si ereodee beet eilt das Verfahren gewöhnlich darin, ein Bit eines jeden Rahmens abzutasten und die Phasenlage des Wählers jedesmal um ein Bit, vor zu rücken, wenn eine Abweichung festgestellt worden ist, ausser wenn eine mittelnde oder integrierende Stufe, die auf die mittlere Häufigkeit der Abweichungen anspricht, ein Ausgangssipnal oberhalb eines gewissen Schwellwerte? abgibt. Die Phase der Zähler wird gewöhnlich vorgerückt, indem ein Taktimpuls am Eingang der Zähler unterdrückt wird, wodurch die Zähler vorübergehend angehalten werden. Der Schwellwert der Entscheidungsstufe wird überschritten, wenn die Häufigkeit der Abweichung gering ist, und er bleibt überschritten, wenn die korrekte Phase erreicht ist. Dadurch wird ein weiteres Anhalten vermieden.

Bei Verwendung des gebündelter, oder kombinierten Synchronisiercoder. wird das Eingangszeichen in ein Schieberegister geschoben, das ein Zeichen lang ist. Wenn der Code in dem Schieberegister mit dem erwarteten Synchronisiercode übereinstimmt». Wferden die Zähler auf eine Zählstellung zurückgestellt, die der normalen Ankunftszeit dieses Synchronisierzeichens entspricht. Wenn der nächste Synchrohisiercode nicht wie erwartet eintrifft, wird eine Verschiebung und ein Vergleich wie oben wiederholt.

Wie aus dem vorhergehenden hervorgeht, sprechen die bekannter. Rahmensynchronisiersysteme, die mit verteiltem Synchronisiercode arbeiten, nicht unmittelbar, d.h. nicht innerhalb eir.c-r Bitzeit der digitalen Eingabe an, da dieses Ansprechen irr. wesentlichen auf dem Laden und Sr.tla'den eines Kondensators beruht, dessen Zefctrkonstante grosser als eineBitzeit ist. Feshalb wird bei den bekannter. Systemen, wenn der Vergleich eines ankommenden Bits mit dem örtlichen Referenzzeichen eine Abweichung ergibt, als nächstes das nächste Bit des r.ächfr:en Rahmens untersucht wird.

009 8 25/1832

BAD ORIGINAL

J.M.Clark-2

Aufgabe der Erfindung ist es, ein System zur Rahmensynchronisierung zu schaffenj bei dem die Phase der Zähler mit dem Grundtakt der Eingangjszeichen geändert werden kann.

Diese Aufgabe ist bei einem System zur Rahmensynchronisierung der eingangs genannten Art dadurch gelöst ' , dass mit Hilfe einer digitalen Vergleichsschaltung einzelne Bits bzw. Folgen von Bits der Infirmationszeichen mit dem Referenzzeichen verglichen werden und jedesmal ein Ausgangszeiehen erzeugt wird, das anzeigt, ob Synchronismus vorliegt, und, dass mit Hilfe einer auf das Ausgangszeichen ansprechenden Entscheidungsstufe ein Steuerzeichen erzeugt wird, dass bei fehlendem Synchronismus eine Verschiebung der Zeitlagen der von der ersten Stufe erzeugten Zeitzeichen bewirkt, woraufhin das nächste eintreffende Bit bzw. die mit diesem Bit zusammenhängende Folge von Bits des gleichen Rahmens mit dem örtlichen Referenzzeichen verglichen wird. Dieses System erfordert bei Verwendung eines verteilten Synchrenisiercodes nur die halbe Zeit zur Herstellung des Synchronismus, wie das oben erwähnte bekannte System.

Gemäss einer vorteilhaften Weiterbildung der Erfindung umfasst die erste Stufe einen Taktgeber, eine Binärzähler- und logische Decoderstufe und eine mit dem Taktgeber und mit der Binärzähler- und logischen Decoderstufe verbundene Sperrschaltung.

Gemäss einer weiteren vorteilhaten Ausgestaltung der Erfindung ist die Verglei chsstufe eine Antivalenzschaltung. Eine weitere vorteilhafte Ausgestaltung der Erfindung ist dadurch gekennzeichnet, dass die Er.tscheidungsstufe eine mit der Antivalenzschaltung verbundene Integrationsstufe ist, die als Ausgangszeichen dann, wenn die von dem Ausgangssignal erzeugte Spannung unterhalb der Schwel!spannung liegt, eine binäre "l" erzeugt, und sonst eine binäre 'Ό .

0098 2 5/182

ORIGINAL

J.M.Clark-2

Geraäss einer weiteren Ausgestaltung der Erfindung ist eine UND-Schaltung vorgesehen, deren Eingänge mit der Vergleichsschaltung und mit der En'cscheidungsstufe verbunden sind und die dann, wenn das Ausgangszeichen eine Abweichung der miteinander verglichenen Bits der Informationszeichen und des Referenzzeichens voneinander aufweist, und wenn gleichzeitig das Ausgangszeichen der Entscheidungsstufe eine binäre "l" ist, das Steuerzeichen erzeugt, das der nachgeschalteten Sperrschaltung zugeführt wird.

00982S/1832

J.M,Clark-2 · \

Die Erfindung wird im Polgenden anhand eijies AusfUhrungsbeispiels in Verbindung mit der Zeichnung näher beschrieben. Im Einzelnen zeigen:

Pig.l eine Darstellung eines "Rahmens" und eines "Vielfachrahmens" ,

Figuren 2 und 3 Diagramme, die die Technik gemäss der Erfindung mit dem genannten Stand der Technik vergleichen,

Pig.4 ein Blockdiagramm eines Rahmensynchronisierverfahrens gemäss der Erfindung,

Pig.5 ein Blockdiagramm einer Entscheidungsschaltung,

Pig.6 ein Diagramm, das die Arbeitsweise der Entscheidungsschaltung der Fig.4 veranschaulicht,

Pig.7 ein Zeitlagendagramm, das die Arbeitsweise einer bistabilen Kippstufe veranschaulicht, die in dem Rahmen-Synchronisierverfahren gemäss der Pig.4 verwendet werden kann,

Figuren 8 bis 12 Zeitlagendiagramme, die die Arbeitsweise des Rahmen-Synchronisierverfahrens gemäss der Erfindung für fünf verschlafene, typische Situationen veranschaulichten,die vorkommen können,

Fig.13 ein Blockdiagramm einer Anordnung, die anstelle der Anordnung zwischen den Linien A-A und B-B der Fig.4 für den oben definierten gebündelten Synchronisiercode verwendet werden kann
Und

Pig.l4 ein Bloekdiagramm, das eine Anordnung zeigt, die zur Erzielung der Synchronisation mittels einem oben definierten kombinierten gebündelten und verteilten Synchronisiercode an . Stelle der Anordnung zwischen den Linien A-A und B- B der Pig.4 verwendet werden kann.

009825/1832

J.M.Clark-2

In Pig.l ist dargestellt, was unter dem oben definierten Begriffen "Rahmen" und "Vielfachrahmen" verstanden wird. Zum Zwecke der Darstellung enthält jeder Rahmen, z.B. die Rahmen 1 und ?., Haehrihtenbitt und ein oder mehrere Synohronisierbit in der dargestellten Reihenfolge. In den Fällen des verteilten und des kombinierten gebündelten und verteilten Synchronisiercodes umfasst ein Vielfachr"ahmen zwei oder mehr Rahmen. Andererseits umfasst bei Verwendung eines gebündelten Synchronisiercodes ein Vielfachrahmen nur einen Rahmen, entwederΦη Rahmen 1 oder den Rahmen 2. Bei verteiltem Synchronisiercode enthält jeder Rahmen nur ein Synchrnnisierbit. Wenn man ein spezifisches Synclronisiercodemuster bestehend aus l,o für den verteilten Synchronisiercode annimmt, so würde ein Vielfachrahmen zwei Rahmen umfassen , und der Rahmen 1 würde ein Synchrnnisierbit "1" und der RahmenTwürde ein Synchronisierbit ¹¹O" in seiner Synchronisierungszeitlage aufweisen. Nimmt man ein Synchronisiercodemuster 101101 für den gebündelten Synchronisiercode an,so würden alle sechs Bits einmal in jedem Rahmen und einem Vielfachrahmen erscheinen« Nimmt man ein spezifisches Synehronisiercodemuster 101101,010010 fUr das kombinierte gebündelte und verteilte Codemuster an, so gibt es zwei Rahmen pro Vielfachrahmen und der Rahmen 1 würde die Synchronisierbits 101101 in seiner Synchronisierzeitlage aufweisen, und der Rahmen würde die SynchroniEierbits 010010 in seiner Synchroniεierzeitlage aufweisen. Die Kommas zwischen den Teilen des Synchronisiercodes repräsentieren Stellen für dazwischenliegende Daten, Sowohl vor als auch hinter dem Synchronisiercode liegen weitere Daten. Die Zahl der Datenbits ist an jeder Stelle die gleiche.

Es wurde oben bereits darauf hingewiesen, dass es drei allgemeine Synchronisiercode gibt. Ein Ausführungsbeispiel der Erfindung wird zunächst vollständig unter Verwendung eines verteilten Synchronisiercodes oder Synchronisierzeichens be-

0 0 9 8 2 6/1832 "⁷"

BAD ORIGINAt

J.M.Clark-2

schrieben, wobei das Synchronisierbit eines jeden Rahmens alternativ gleich "l" oder gleich "θ" ist. Das Synchronisiermuster in jedem Vie^Lfachrahmen ist also 1,0.

In den Figuren 2 und 3 ist durch Vektoren ein Vergleich zwischen dem obengenannten fcöcannten Verfahren und dem Verfahren gernäss der Erfindung veranschaulicht. Sowohl bei dem bekannten Verfallen als auch bei dem Verfahren gemäss der Erfindung ist im Falle einer Übereinstimmung zwischen dem binären Zustand des digitalen Eingangs- und Informationssignals und dem örtlichen Synchronisier-Bezugssignal das Ergbenis das gleiche: nämlich dass als nächstes Bit das entsprechende Bit im nächsten Rahmen geprüft wird. Dies ist für das bekannte Verfahren durch den Vektor AC in Fig.2 und für das erfindungsgemässe Verfahren durch den Vektor EG in Fig.3 veranschaulicht.

Ein Unterschied zwischen dem bekannten Verfahren und dem erfindungsgemässen Verfahren tritt im Falle einer Abweichung auf. Wenn eine solche Abweichung zwischen dem ankommenden Informationszeichen und dem örtlichen Synchronisier-Bezugszeichen vorliegtj und wenn ein Anhalten gestattet ist, wird als nächstes Bit das Bit ( b+l) des nächsten Rahmen (f+l) geprüft, wie es durch den Vektor AB in Fig.2 veranschaulicht ist. Bei dem Verfahren gemäss der Erfindung dagegen wird im Falle einer Abweichung und eines zulässigen Anhaltens als nächstes Bit das Bit (b+l) des gleichen Rahmens (f) geprüft,

-EF/
wie es der Vektorf in Fig.3 zeigt.

Übereinstimmung und Abweichung treten bei der Suche nach dem Synchronismus mit gleicher Wahrscheinlichkeit auf, und das gleiche gilt auch für die beiden Richtungen, in denen die Suche vorgenommen wird. Die durchscnittliche Suchrichtung für das bekannte Verfahren ist durch den gestrichelt gezeichneten Vektor AD in Fig.2 dargestellt, und für das Verfahren

00982S/ 1832

original;

- ⁹ ' 196049

J.M.C.lark-2

« der Err indan:· diu'uh dan gastriahelt E^eiz V'ktor EH in DVirj.l, ί-Ίίι'η sieht-, class diese tsaidsa Vektoren eine verschiedene ijölvun^c i.ufvfeideri, and man hat festgestellt, dass -lie H-; igunga winkel dieser Vektoren ein Verhältnis von 'Λrl haben , das entspricht einem Verhältnis von 2jl der duroh?:MhnitbLiuhen. Suchzeit. Das heisst, die Suchzait zur Erzielung dea Synchronismus ist bei Verwendung des erfinduru'-s^SiHäusari Verfahrens nur halb so gross wie die Suehsait nach dem bekannten. Verfahren, wobei in beiden Fällen der verteilte Synchronisiercode verwendet wird,

In Pig.4 ist ein Bloclcdia^ramm des Rahmensvnchrorilsierverfafrens gen äss der Erfindung gezeigt. Ein Taktgeber J, der Takte im Grundtakt der digitalen binären InformationsEeiohen der Quelle 4 erzeugt, ist über einaSperrschaltung 5 mit Binärzählsrn und einer logischen Deeoderstufe 6 verbunden, um sowohl für dag Rahmensynchronisierverfahren notwendige Zeitzeichen zu erzeugen, als* j Zeitaeicherij die für andere Punktionen notwendig sind,, z.B« zum Trennen der von der Quelle 4 empfangenen Zeitmultiplexzeichen. Zum Zwecke der Erklärung wird angenommen, dass die Rahmenfrequenz des Informationszeicheris 8 kHz beträgt, daas der empfangene, aus einem Bit bestehende verteilte Synchronisieroode in aneinandergrenzenden Rahmen das Muster 1,0 hat, ud dass das örtliche Synchronisierbesugszelchen REP eine Rechteokwelle mit einer Frequenz von 4 kHz ist. In der Binärzähler- und Decoderstufe 6 wird weiterhin ein Synchronisierbit-Zeltzeichen ST von konstanter Breite eines Taktes erzeugt, und ein Haltezeitzeiohen HT veränderlicher Breite, die gleich der Breite des HALT-Impulses plus der Breite eines Taktes ist. Die zeitlichen Beziehungen dieser Impulse bezüglich denen der Zähler der Stufe 6 und die obigen Verhältnisse der Breiten dieser Impulse sind in den Pig.8 bis 12 dargestellt.

0Q982S/1832

BAD ORIGINAL

1980491

J,M.Clark-2

Das Haltzeltzeichen HT 1st notwendig um ein Blockieren des Rahmensynchronisierverfahrens in einem unsynchroni*- alerten und stationären Zustand beim Anschalten des Stromes zu verhindern, da die Komponenten 8,11 und I9 sonst eine Kombination von Zuständen annehmen könnten, die die Zähler der Stufe 6 anhalten würden. Das Autoleiben eines Zeitzeichens würde die bistabilen Kippstufen 8 und 19 daran hindern, die genannte Kombination von Stellungen zu verlassen. Durch Verwendung des Haltzeitzeichens HT vird es den Zählern der Stufe 6 nur dann erlaubt,anzuhalten, wenn Zeitzeichen für die bistabilen Kippstufen 8 und.19 zu Verfügung stehen.

Das Informationszeichen von der Quell eNfund das örtliche Synchronisierzelcheii REF von der Stufe 6 werden einer digitalen Vergleichseinrichtung zugeführt, die aus einer ArtL-valenzschaltung 7 besteht, Vielehe die binären Zustände aufeinanderfolgender Bits des Informationszeichens und des REP-Zeichens vergleicht. Die Äntivalenz,schaltung 7 erzeugt dann ein Ausgangssignal MMF welches anzeigt, ob Übereinstimmung oder ob eine Abweichung der binären Zustände der beiden zugeführten Eingangssignale vorliegt. Das Ausgangssignal MMF wird direkt einer bistabilen Kippstufe 8 zugeführt. Die bistabile Kippstufe 8 wird durch ein Zeichen MiT von dem Ausgang einer UND-Schaltung 9 geschaltet, damit das ZeichenMMF abgetastet wird. Die Ein' gänge der UND-Schaltung 9 sind mit dem Taktgeber 3> und mit dem Ausgangszeichen ST der Stufe 6 verbunden. Das Ausgangszeichen der Antivalenzschaltung 7 wird durch die Vorderflanke des Zeichens MT abgetastet, und die bistabile Kippstufe wird durch die Rückflanke des Zeichens MT in ihren anderen Zustand umgeschaltet. Falls das Zeichen MMF eine binäre'"l" ist, wodurch eine Abweichung dargestellt*trd, wird somit gleichzeitig mit der Rückflanke des Zeichens MT am Ausgang der bistabilen Kippstufe 8 eine binäre ⁿl" erzeugt. Der Aus-

0 0 9 8 2 5/1832 -/-

iAP ORIGINAL

J.M.Clark-2

gang der Antivalenzschaltung 7 ist ausserdem mit einer Inverterstufe Io verbunden. Falls das Ausgangszeichen MMP "0" ist, liefert die Inverterstufe Io eine "l" , die mit der Vorderflanke des Zeichens MT abgetastet wird, unddeseen Rückflanke verursacht ein Umkippen der bistabilen Kippstufe in ihren anderen Zustand, wodurch diese an ihrem "!"-Ausgang eine binäre ¹¹O" erzeugt.

Der Ausgang der bistabilen Kippstufe 8 ist mit einer Entscheidungsstufe 11 verbunden, die entscheidet, ob die vorliegenden Proben den Synchronismus anzeigen oder nicht. Die Entscheidungsstufe 11 ist eine Integrationsstufe, die z.B. in der Form einer Integrationsfilterstufe , als Miller-Integrator oder als reversibler Zähler ausgebildet sein kann.

Der Ausgang der Antivalenzschaltung 7 ist ausserdem sowohl direkt als auch über eine Inverterstufe 2o mit einer bistabilen Kippstufe 19 verbunden, deren Schaltimpulse von einer UND-Schaltung 21 und einer ODER-Schaltung 22 gellefert werden. Der Eingang der ODER-Schaltung 22 empfängt das Zeitzeichen ST von der Stufe 6 und dem Ausgang der UND-Schaltung 23 , deren Arbeitsweise im folgenden erklärt wird. Die Eingänge der UND-Schaltung 21 sind mit dem Ausgang der ODER-Schaltung 22 und dem Ausgang des Taktgbers 3 verbunden, wodurch ein Schaltzeichen SHC für die bistabile Kippstufe 19 erzeugt wird. Eine UND-Schaltung 23 entscheidet, ob ein HALT-Impuls mit dem Sperreingang einer Sperrschaltung 5 verbunden werden soll, um die Phase des Zeitzeichens an dem Ausgang der Stufe 6 durch kurzfristiges Anhalten der Binärzähler zu ändern. Die UND-Schaltung 23 empfängt das Ausgangszeichen SL der Entscheidungsstufe 11 und das Ausgangzeichen der bistabilen Kippstufe 19- Es sollte an dieser Stelle vermerkt werden, dass die Sr.tscheidungsstufe 11, wenn

009825/1832

BAD ORIGINAL

J.M.Clark-2

ihre Spannung unter dem durch die gestrichelte Linie l?b der Fig.6 gezeigten Schwellwert liegt, an ihrem Ausgang eine binäre "1" liefert. Wenn die Spannung in der Entscheidungsstufe 11 über diesem Schwellwert liegt, dann wird an ihrem Ausgang eine binäre ¹¹G" erzeugt. Es sollte auch vermerkt werden, dass bei einer Abweichung der Eingangszeichen, die durch das Zeichen MMP der Antivalenz« schaltung 7 angezeigt wird, am Ausgang der bistabilen Kippstufe eine "l" erzeugt wird. Das Zeitzeichen HT der Stufe 6 ist ebenfalls mit der UND-Schaltung 23 verbunden und dient dem obengenannten Zweck. Somit wird , wenn,irgend eins der Eingangszeichen der UND-Schaltung ^ 2J eine "θ" ist, kein HALT- oder Gesperrt-zeichen erzeugt« und die Zähler der Stufe .6 zählen ohne Unterbrechung normal weiter. Wenn alle Eingangszeichen aus einer "l" bestehen, wenn nämlich das Zeitzeichen HT ansteht, wenn die bistabile Kippschaltung 19 eine "l" an ihrer, Ausgang liefert und wenn das Zeichen SL ebenfalls aus einer "l" besteht, -dann erzeugt die UND-Schaltung 23 einen HALT-Impuls, der die Sperrschaltung 5 blockiert und somit auch die Arbeit der Zähler der Stufe 6, was zu einer Phasenverschiebung oder einer Zeitverschiebung des von der Stufe 6. erzeugten Zeitsignals führt. Wie im folgenden beschrieben wird, hängt der Betrag der Phasenverschiebung davon ab, wie-viele Taktimpulse gesperrt werden.

Die-Fig»5,zeigt ein Blockdiagramm eines Miller-Integrators, der als Entseheidungsstufe 11 verwendet wird. Der Millerintegrator umfasst.einen Differenzverstärker 12, dessen invertierjfcender-.(-) Eingang mit der bistabilien Kippstufe .verbunden ist, dessen Rückkopplungsschleife einen Kondensator 14 und eine Klammerschaltung 15 umfasst und dessen nichtinvertierendem (+) Eingang von einem Potentiometer 13 eine Vorspannung zugeführt wird. Die Klammerschaltung 15 verwendet

. . ■ ' ■ V- . :■■

Ö0982S/T832

----- ■ ' ' ■ . BAD ORIGINAL

¹³ 1960431

J.M.Clark-2

die negative Rückkopplung um zu verhindern, dass die Ausgangsspannung des Differenzverstärkers 12 unter eine spezifisohe Spannung, die sogenannte Klammerspannung, abfällt. Aufgrund der steilen Verstärkungskennlinie des Differenzverstärkers 12 und der Rückkopplungsschleife wird das von der bistabilen Kippstufe 8 kommende Eingangssignal integriert und der Vergleichsstufe 16 zugeführt, dessen Schwellwert von einem Potentiometer 17 geliefert wird, das einer Gleichspannungsquelle parallel geschaltet ist.

Die Fig.6 veranschaulicht die Arbeitsweise der in Pig.5 S8K8??aSördilüng. Die gestrichelte Linie 17a markiert die Schwellspannung für eine bekannte Anordnung. Wenn von der bistabilen Kippstufe ein Signal M empfangen wird, das die Übereinstimmung der beiden Eingangszeichen anzeigt, steigt die Ausgangsspannung des Differenzverstärkers 12 an, wie es in der Pig.6 gezeigt ist, und beim Empfang eines Zeichens MM von der bistabilen Kippstufe 8, das eine Abweichung der beiden Eingangszeichen voneinander anzeigt, sinkt die Spannung des Differenzverstärkers 12. Es sollte jedoch vermerkt werden, dass die Ausgangsspannung des Differenzverstärkers 12 nicht unter die Klammerspannung 15a abfallen kann, die durch die Klammerschaltung 15 erzeugt wird. Die bekannte Anordnung wird durch ein Sperren der dem Zähler zugeführten Taktimpulse dann angehalten, wenn die Spannung unter die Schwellwertspannung abfällt und eine Abweichung vorliegt _t wie der abfallende Teil der gestrichelten SpannungsköCve anzeigt. Die erste Abweiöhung in der Fig.6 tritt also unter der Schwellwertspannung 17a auf , und verursacht ein Anhalten des Zählers. Die Ausgangsspannung des Differenzverstärkers nimmt ab, sie fällt jedoch nicht unter den Wert der Klammerspannung 15a. Durch das Anhalten werden die Zähler der Stufe 6 in eine neue Phasenlage gebracht. Die ersten drei Abtastproben unmittelbar nach dem Anhalten sind die Zeichen M-I, M-2 und M-3, die eine Übereinstimmung andeuten und die verursachen, dass die Spannung am Ausgang des Differenzverstärkers 12 ansteigt. Bei der vierten Abtastung wird ,,eine Abweichung

009825/1832 -/-

BAD OBlOiNAL

J.M.Clark-2

MM-2 festgestelltjund die Spannung an dem Ausgang des Differenzverstärker 12 ist unterhalb der Sehwellspannung 17a, was zu einem Anhalten und folglich zu einer Abnahme der Spannung am Ausgang des Differenzverstärkers 12 führt.

Aus Gründen , die hier nicht näher erklärt werden müssen, kann die Schwellwertspannung so eingestellt werden, dass sie zu einer schnelleren Suchzeit und zu einer geringeren Ansprechempfindlichkeit auf Bitfehler führt. Die Schwellspannung kann z.B. für eine besondere Bitfehlerrate auf eine kleinste durchschnittliche Suchzeit eingestellt werden.

Bei dem Verfahren gemäss der Erfindung ist die ArbeL tsweise der Entscheidungstufe ähnlich,wie sie oben beschrieben wurde, mit der Ausnahme, dass die erste Abtastung einer vorgegegebenen Rahmenphase keine Wirkung auf die

Entscheidungsstufe hat. Dies ist eine Folge der bei dem erfindungsgemässen Verfahren bestehenden Möglichkeit, bei einem Anhalten mehr als eine Phase in einem Rahmen abzutasten. Nur die erste Probe eines ersten Rahmens wird der Entscheidungsstufe zugeführt, und zusätzliche Proben, falls es welche gibt, bewirken lediglich ein Anhalten der Logik. Diese zusätzlichen Proben sind die ersten Proben, <iie von ihren jeweiligen Rahmenphasen genommen werden. Falls eine solche Probe eine Abweichung anzeigt, wird der Haltimpuls fortgesetzt , und die Phase dieser Probe wird zurückgewiesen. In diesem Fall ist also das Ausbleiben einer Wirkung auf die Entseheidungsstufe unwichtig. Falls Jedoch eine solche Probe eine Übereinstimmung anzeigt, wird die Abtastung dieser Phase unter der Kontrolle durch die Entsoheidungstufe 11 fortgesetzt.

Die ausgezogene Spannungskurve der Fig.6 zeigt das Argjrech- ' verhalten der Entscheidungsstufe 11 beim Verfahren gemäss der Erfindung, wobei die gleiche Folge von Übereinstimmung und Abweichungen wie bei dem bekannten Verfahren" gewählt

V-009825/18 32

M.J.Clark-2

worden ist. Wenn die Abweichung MM-3 in einem Bit des Informationsz eichene unterhalb der Schwellspannung IJa eintritt, wird ein Anhalten verursacht _f und die Spannung am Ausgang des DifferenzVerstärkers 12 fällt abjWie die ausgezogene Linie es veranschaulicht. Beim nächsten Bit des Informationszeichens kann jedoch eine Übereinstimmung M-4 eintreten und ein Wechsel des Zustands der bistabilen Kippstufe 19^nicht jedoch des Zustands der bistabilen Kippstufe 8 , deren Ausgang mit dem Eingang der Entseheidungsstufe 11 verbunden ist. Durch das-Anhalten werden die Zähler der Stufe 6 in eine neue Phasenlage gebracht. Die nächsten beiden Abtastungen des Zeichens MMF durch die Kippstufe S ergeben die Zeichen M5 und M6,die eine Übereinstimmung anzeigen» und die die Ausgangsspannung des Differenzverstärkers 12 erhöhen. Die dritte Probe ergibt wieder eine Abweichung Wi-k , und die Spannung am Ausgang des Differenzverstärkers 12 liegt unterhalb der Schwellspannung 17a, was zu einem Aiimlten und folglich" zu einer Abnahme der Spannung am Ausgang des Differenzverstärkers 12 führt. Aus der ausgezogenen Kurve ersieht man, dass wie bei dem bekannten Verfahren drei Übereinstimmungen: eingetreten sind, dass aber die Abweichungen bei einer geringeren Schwellsparmung eingetreten sind, die weniger als ein ,"Aufwärtsschritt" von der Schwellspannung 17a entfernt liegt.-Ein "Au-fwärtsschritt" gibt an, um wievü Volt die Spannung.-in der Zeit eines Rahmens, der auf eine Übereinstimmung" folgt, ansteigt. Gemäss der vorliegenden Erfindung wird also die Schwellspannung, die von dem Potentiometer erzeugt wird, um einen "Aufwärtssehrltt" nach unten verschoben» wie die Linie l?b zeigt. Somit ist die Arbeitsweise der En taube idungs stufe wieder genau die gleiche wie bei dem bekannten Verfahren, und deshalb können Vorteile des bekannten Verfahrens auch bei dem Verfahren gemäss der Erfindung erzielt werden. Bei dem erfindungsgeir.ässen Verfahren kommen jedoch

ÜGS82S/183 2

BAP ORIGINAL

J.M.Clark-2

hinsichtlich der Suchlogik weitere Vorteile hinzu.

In Fig.7 ist die Arbeitsweise einer bistabilen Kippstufe veranschaulicht, die anstelle der bistabilen Kippstufen 8 und 19 verwendet werden kann, ohne die Ausgangszeichen von den UND-Schaltungen 9 und 21 zu berücksichtigen/ uiü zwar wird das Taktgeberzeichen zu Schaltzwecken direkt diesen Kippstufen zugeführt. Die Darstellung soll primär die Beziehung der Ausgangszeichen der Kippstufen 8 und 19 relativ zu dem diesen zugeführten Zeichen MMF veranschaulichen. Das Informationszeichen ist durch die Kurve DIGITAL INFORMATION dargestellt,, die mit dem ört.-lichen Synehronisier-Bezugszeichen verglichen wird, das ^% durch die Kurve REF dargestellt ist und das in dem obenbeschriebenen Beispiel eine Rechteckwelle mit einer Frequenz von 4 kHz 1st. Die Kurve MMF veranschaulicht das Augangszeichen der Antivalenzschaltung 7# wenn die binären Zustände der Kurve DIGITAL INFORMATION und die Kurve REF miteinander verglichen worden sind. Die Schitimpulse für. die Kippstufen sind in der Tat die Taktimpulse , die nicht durch das Zeitzeichen ST und durch das HALT-ZeL chen begrenzt werden. Die unterste Kurve in der Fig.? zeigt die Ausgangszeichen der Kippstufen im Verhältnis zu den Eingangszeichen MMF , und man sieht, dass die Ausgangszeichen der Kippstufe aufgrund der Wirkung eines jeden Trägerimpulses , der mit seiner Vorderflanke das Zeichen MMF abtastet und mit seiner Rückflanke den Wechsel der Kippstufe verursacht, um eine Bitperiode zeitlich verschoben 1st.

Im Folgenden wird die Arbeitsweise der Anordnung der Fig.4 für fünf verschiedene typische Situationen beschrieben. In Fig.8 ist ein Zeitdiagramm für den Fall dargestellt, dass die Spannung der Entscheidungsstufe oberhalb der Schwellspannung liegt. In dieser Situation ist das Ausgangszeichen SL

009825/1832

J.M.Clark-2

der Entscheidungsstufe eine binäre "θ" , wodurch die UND-Schaltung 23 gesperrt wird, was zur Folge hat, dass kein HALT-Impuls erzeugt wird, und folglich keine Taktimpulse des Taktgebers 3 unterdrückt werden.

In Pi&9 ist ein Zeitlagendiagramm für den Fall dargestellt, dass die Spannung in der Entscheidungsstufe 11 unterhalb der Schwellspannung ist und.dass die erste Abtastung eine Übereinstimmung ergibt. In diesem Fall ist das Ausgangszeichen der Entscheidungsschaltung 11 eine binäre "l" , aber das Ausgangszeichen der bistabilen Kippstufe 19 ist aufgrund dieser Übereinstimmung während des Halt-Zeitzeichens HT eine binäre ¹¹O". Das Ausgangszeichen "O" der Kippstufe I.9 sperrt die UND-Schaltung 23 und unterdrückt somit die Erzeugung eines HALT-Impulses.

In Fig.Io ist das Zeitlagendiagramm für eine dritte Situation dargestellt, wenn nämlich die Spannung der Entscheidungsstufe 11 unterhalb der Schwellspannung liegt, wenn die erste Abtastung eine Abweichung und die zweite Abtastung eine Übereinstimmung ergibt. In diesem Fall gibt es einen zusätzlichen Schaltimpuls durch das Zeichen SHC, was auf der Tatsache beruht, dass das Zeichen HT von der Stufe 6 durch das Anhalten der Zähler der Anordnung 4 längere Zeit aufrechterhalten wird. Mit anderen Worten, die Zähler verharren in dem Zustand, in den sie unmittelbar vor dem Anhalten übergegangen sind, und somit wird das Zeichen HT um eine Bitperiode vedängert. In dieser Situation stfeht während der Dauer des Impulses HT von der Entscheidungsstufe 11 und von der bistabilen Kippstufe I9 eine "l" an der UND-Schaltung 23.an, da die bistabile Kippstufe 19 dem Zustand des Zeichens MMF um eine Bitperiode voreilt. Dieshat einen HALT-Impuls zur Folge, deseen Breite gleich einer Taktperiode ist. Die Erzeugung des HALT-Impulses wird beendet, da die Übereinstimmung der zweiten Abtastung und

00982S/183 2

J.M.Clark-2

die Verschiebung um eine Bitperlode in der Kippstufe I9 eine "0" an der UND-Schaltung 23 zur Folge hat. Dieser* HALT-Impuls wird der Sperrschaltung 5 zugeführt , die die Abgabe eines Impulses von dem Taktgeber 3 » bevor diese?den binären Zählern der Stufe 6 zugeführt •wird,.sperrt.

In Pig.11 ist ein Zeitlagendiagramm für den Fall dargestellt, dass die Spannung in der Entscheidungsstufe 11 unterhalb der Schwellspannung ist, dass die erste und die zweite Abtastung eine Abweichung ergeben und^dass die dritte Abtastung eine Übereinstimmung ergibt. In diesem Fall wird wiederum aufgrund des HALT-Impulses das Zeichen HT um zwei Bitperioden verlängert,,und · es werden drei Schaltimpulse für das Zeichen SHC zur Schaltung der Kippstufe 19 erzeugt. Somit sind aufgru-nd der Verschiebung der Ausgangszeichen der Kippstufe 19 um eine Bitperiode bezüglich des Zeichens MMF alle Eingänge der UND-Schaltung 23 in dem binären Zustand "l", was zu einem HALT-Impuls von der Breite zweier Taktperioden.führt. Die Erzeugung des HALT-Impulses wird abgebrochen , da die Obereinsttnmung bei der dritten Abtastung und die Vershieb/ung in der Kippstufe um eine Bitperiode zu einer "θ" an der UND-Schaltung 23 führt. Dieser HALT-Impuls wird der Sperrschaltung 5 zugeführt, die zwei Taktimpulse von dem Taktgeber 3» noch bevor sie den binären Zählern der Stufe 6 zugeführt werden können, sperrt.

In Fig.12 ist eine fünfte Situation dargestellt, bei der die Spannung in der Entscheidungsstufe 11 geringer als die Schwellspannung ist, bei der die erste , die zweite und die dritte Abtastung Abweichungen erg£en und bei der die > vierte Abtastung eine Übereinstimmung bFingt. In dieser Situation wird wiederum aufgrund des HALT-Impulses das Zeichen HT

009825/1832 _copy

J.M.Clark-2

um drei Bitperioden verlängert, und es werden vier Schaltimpulse für das Zeichen SHC zur Schaltung der Kippstufe 19 erzeugt. Aufgrund der Anwesenheit des Zeichens. HT werden die Ausgangszeichen "l" der Entscheidungsstufe 11 und das Ausgangszeichen ^Ml" der Kippstufe 19 in Bezug auf das Zeichen MMP zeitlich um eine Bitperiode verschoben, die UND-Sohaltung 23 wird geöffnet und liefert einen HALT-Impuls, dessen Breite gleich drei Taktperioden ist. Die Erzeugung des HALT-Impulses wird abgebrochen, da die vierte Abtastung keine übereinsttamung bringt, und die Verscrtebung um eine Bitperiode in der Kippstufe 19 hat eine "θ" an der UND-Schaltung 23 zur Folge . Aus dem vorhergehenden sieht man, dass die Phase oder die Zählung des Zählers mit der Taktfrequenz des Informationszeichais geändert werden, was zu einer Verringerung der Suchzeit auf die halbe Suchzeit führt, die bei dem bekannten, oben erwähnten Synchronisierungsverfahren erforderlich ist,wem jeweils ein verteilter Synchronisiercode verwendet wird.

In Fig.13 ist eine digitale Vergleichseinrichtung dargestellt, die anstelle der Antivalenzschaltung 7 der Fig.4 zwischen den Linien A-A und B-B verwendet werden kann, wodurch es ermöglicht wird, bei dem erfindungsgemässen Verfahren einen gebündelten Synohronisiercode zu verwenden. Wie es oben angenommen wurde, soll zum Zwecke der Erklärung das gebündelte Synchronisierepderauster gleich 101101 sein. Die aufeinanderfolgenden Bits des Informationszeichens werden in ein sechsstufiges Schieberegister 24 "eingeschoben, dessen Stufen Jeweils z.B. eine bistabile Kippstufe umfassen. Der geeignete "1" oder "0" Ausgang einer jeden Kippstufe des Schieberegisters 24 ist, ' wie die Zeichnung zeigt, mit einer UND-Schaltung 25 verbunden, damit das angenommene gebündelte Codemuster wieder identifiziert werden kann. Der UND-Schaltung 25 wird auch das Referenzzeichen REF von der Stufe 6 zugeführt, das in diesem Ausführungsbeispiel eine Rechteckswelle mit einer Frequenz von δ kHz

-/-0098 25/1832 COPY

J.M.Clark-2

sein kann, deren Phasenlage so eingestellt ist, dass sie in dem Zustand "l" ist, wenn der Synchronisiercode vorliegen sollte, Wenn eine* "l" an allen Eingängen der UND-Schaltung 25 anliegt, liegt eine Übereinstimmung vor, und am Ausgang der UND-Schaltung 25 wird eine "l" abgegeben. Wenn an irgend einem Eingang der UND-Schaltung 25 eine "θ" liegt, liegt eine Abweichung vor, und am Ausgang der UND-Schaltung 25 wird eine "O" abgegeben. Diese Ausgangszeichen der UND-Schaltung 25 sind jedoch den Anforderungen der Punktion MMF von der AntivaLenzschaltung 7 entgegengesetzt, bei der eine Übereinstimmung durch eine "0" und eine Abweichung durch eine "l" dagestellt ist. Um diese Umkehrung zu überwinden, ist das Ausgangszeichen der UND-Schaltung 25 mit ™ einer Inverterstufe 26 verbunden, um am Ausgang der digitalen Vergleichseinrichtung der Fig.13 ein MMF-Zeichen zu erzeugen, das die gleiche Darstellung wie das MMF-Ausgangszeichen der Antivalenzschaltung 7 der Fig.4 hat. Der übrige Teil der Anordnung der Fig.4 arbeitet wie es oben beschrieben wurde.

In Fig.l4 ist eine digitale Vergleichseinrichtung dargestellt, die anstelle der Antivalenzschaltung 7 der Fig.4 zwischen den Linien A-A und B-B verwendet werden kann, wodurch es ermöglicht wird, bei dem erfindungsgemässen Synchronisierverfahren den kombinierten gebündelten und verteilten Synchronisiercode fe zu verwenden. Wie es oben angenommen wurde, soll zum Zweck der Erklärung dieser kombinierte Synchronisiercode in einem Rahmen des zwei Rahmen umfassenden Vielfachrahmens das Muster 101lol und in dem anderen Rahmen das Muster 010010 haben. Aufeinanderfolgende Bits des Informationszeichens werden in ein sechsstufiges Schieberegister 27 geschoben, deren Stufen jeweils z.B. eine bistabile Kippstufe umfasst. Wie aus der Fig.l4 hervorgeht, ist der geelgiete "1" bzw. "O" Ausgang jeder Kippstufe des Schieberegisters 27 mit einer UND-Schaltung 28 verbunden, damit das angenommene Codemuster 101101 wieder

-/-009825/1832

J.M.Clark-2

identifiziert ve?den kann, und der geeignete "l" bzw. "O" Ausgang jeder Kippstufe des Register 27 ist mit einer UND-Schaltung 29 verbunden, damit das angenommene Codemuster 010010 wieder identifiziert werden kann. Ein Ausgangszeichen "1" von der UND-Schaltung 28 zeigt an, dass der Code 101101 identifiziert worden ist, während ein Ausgangszeichen "l" von der UND-Schaltung 29 anzeigt, dass der Code 010010 identifiziert worden ist. Ein Eingang einer UND-Schaltung j5o ist mit dem Ausgang der UND-Schaltung 28 verbunden, und der andere Eingang der UND-Schaltung 30 empfängt das Referenzzeichen REP direkt von der Stufe 6 , das in diesem Beispiel eine Rechtakwelle mit einer Frequenz von 4 kHz ist> deren Phasenlage so eingestellt ist, dass sie den Zustand "l" annimmt, wenn ein einem Rahmen des zwei Rahmen umfassenfen Vielfachrahmens der Synchronisiercode 101101 vorliegen sollte. Ein Eingang einer UND-Schaltung 3I ist mit dem Ausgang der UND-Schaltung 29 verbunden, und dsr andere Eingang dar UND-Schaltung 31 empfängt von der Stufe 6 das Referenzzeichen REF über eine Inverterstufe 32, die bewirkt, dass das Referenzzeichen REF den Zustand "l" zu der Zeit annimmt, wenn in dem anderen Rahmen des Vielfachrahmens der Synchronisiercode 010010 vorliegen sollte. Die Ausgänge der UND-Schaltungen J>o und 31 sind mit einer ODER-Schaltung 33 verbunden. Wenn das Referenzzeichen REF den Zustand "θ" annimmt, gibt eine Inverterstufe 32 eine "l" ab, wodurch der Zustand der UND-Schaltung 29 am Ausgang' der UND-Schaltung 31 erscheinen kann, und der Ausgang der UND-Schaltung 30 gibt eine "θ" ab, dwodurch der Zustand der UND-Schaltung 31 , der gleich dem Zustand der UND-Schaltung 29 ist, am Ausgang der ODER-Schaltung 33 erscheinen kann. Wenn das Referenzzeichen REF jedoch den Zustand "l" annimmt, so erscheint der Zustand der UND-Schaltung 28 am Ausgang der UND-Schaltung 30, und die Inverterstufe 32 gibt eine "O" ab und verursacht dadurch eine "O" am Ausgang der UND-Schaltung 31, wodurch der Zustand der UND-Schaltung 3I > der gleich dem Zustand der UND-Schaltung 28 ist, am Auqcang d?r ODER-Schaltung 33 ersdfieinen kann. Somit wird durch den Zustand

009825/1832 "/"

J.M Clark-2

des Referaizzeichens REP bestimmt, ob der Zustand der UND-

Schaltung 29 (bzw. der UND-Schaltung 28) am Ausgang der ODER-Schaltung 33 erscheint. Da die Ausgänge der UND-Schaltungen 28 und 29 eine Übereinstimmung der Eingangsinformation und der Zugeordnenten Code zeigen (bei "1") bzw. eine Abweichung (bei "0")_t zeigt auch das Ausgangszeichen der ODER-Schaltung 33 aufgrund des Zustands des Referenzzeichens REP eine Übereinstimmung bzw. eine Abweichung der Eingangsinformation von dem ausgewählten Code an. Es soll vermerkt werden, dass das Ausgangsζeichen der ODER-Schaltung 33 invers zu der Punktion MMF der Antivalenzschaltung 7 ist, bei der eine Übereinstimmung durch eine "O" und eine Abweichung durch eine "l" dargestelltyist. Um diese Inversion zu überwanden, wird das Ausgangszeichen der ODER-Schaltung 33 einer Inverterstufe 34 zugeführt, damit am Ausgang der digitalen Vergleichseinrichtung der Fig. 14 ein Zeichen MMP erzeugt wird, dessen Darstellung identisch zu der Darstellung des Ausgangszeichens MMP der Antivälenzschaltung 7 der Fig.4 ist. Die übrige Anordnung der Fig.4 arbeitet deshalb genauso wie es oben beschrieben wurde.

Wird bei dem Verfahren gemäss der Fig.4 die digitale Vergleichseinrichtung der Fig.l4 verwendet, so kann bei Verwendung eines kombinierten gebündelten und verteilten Synchronisiercodes eine RedEierung der Suchzeit gegenüber der Suchzeit bei den, entsprechenden bekannten Verfahren erzielt werden, deren Grössenordnung zumindest in einigen Fällen gleich der mit dem Ver fahren gemäss der Fig.4 unter Verwendung eines verteilten Synchronisiercodes erzielten Grössenordnung ist.

5 Patentansprüche,

6 Bl.Zeichnungen, l4Fig.

0 0 9 8 2 5/1832

Claims

J.M.Clark»-2
Patentansprüche

System zur Rahmensynchronisierung von mit einer vorgegegebenen Takfrequenz empfangenen binären Informationszeichen , die einen Synchronisieranteil enthalten, unter Verwendung einer ersten Stufe, die örtliche Referenz zeichen und verschiedene Zeitzeichen erzeugt, dadurch gekennzeichnet, dass mit Hilfe einer digitalen Vergleichsschaltung einzelne Bits bzw. Polgen von Bits der Informationszeichen mit dem Referenzzeichen verglichen werden und jedesmal ein Ausgangszeichen (MMP) erzeugt wird, das anzeigt, ob Synchronismus vorliegt oder nicht, und dass mit Hilfe Ciner auf das Ausgangszeichen (MMF) ansprechenden Entscheidungsstufe (11) ein Steuerzeichen (SIi, HALT) erzeugt Mira, das bei fehlendem Synchronismus eine VerschJtouhg der Zeitlagen der von der ersten Stufe (3*5,6) erzeugten Zeitzeichen (ST, HT) bewirkt, woraufhin das nächste eintreffende Bit bzw. die mit diesem Bit zusammenhängende Folge von Bits des gleichen Rahmens mit dem örtlichen Referenzzeichen (REP) verglichen wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Stufe einen Taktgeber (3), eine Binärzähler- und logische Decoderstufe (6) und eine mit dem Taktgber (3) und mit der Binärzähler- und logischen De-,coderstufe (6) verbundene Sperrschaltung umfasst.

3. Schaltungsanordnung nach Anspruch 1 oder 2 dadurch gekennzeichnet, dass die Vergleichsstufe eine Antivalenzschaltung (7) ist.

009825/1832

- 24 J*M.Clark-2

k. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Entscheidungsstufe (11) eine mit der Antivalenzschaltung (7) verbundene Integrationsstufe ( 12 bis 17) ist, die als Ausgangszeichen (SL) dann, wenn die von dem Ausgangssignal (MMF) erzeugte Spannung unterhalb der Schwellspannung (17b) liegt, eine binäre "l" erzeugt, und sonst eine binäre "O"..

5. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, dass eine UND-Schaltung (23) vorgesehen ist, deren Eingänge mit der Vergleichsschaltung (7)* und mit der Entscheidungsstufe (11) verbunden sind und die dann, wenn das Ausgangszeichen (MMP) eine Abweichung der miteinander verglichenen Bits der Informationszeichen und des Referenzzeichens (REP) voneinander aufweist, und wenn gleichzeitig das Ausgangszeichen (SL) der ■ Entscheidungsstüfe eine binäre "l" ist, das Steuerzeichen (HALT) erzeugt, das der nachgeschalteten Sperre schaltung (5) zugeführt wird.

009825/ 1 832

Leerseite