DE2838228A1

DE2838228A1 - Verfahren und anordnung zur synchronisation von datenbitfolgen

Info

Publication number: DE2838228A1
Application number: DE19782838228
Authority: DE
Inventors: John En
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1977-09-06
Filing date: 1978-09-01
Publication date: 1979-03-15
Also published as: GB2004164A; DE2838228B2

Description

2838223

Dipl.-Phys. O.E. Weber η d-8 München 71

Patentanwalt ' _ *' Hofbrunn&traße 47

Telefon: (089) 7915050

Telegramm: monopolweber münchen

M 861

MOTOROLA INC.
East Algonquin Eoad
Schaumburg, 111. 60196
USA

Verfahren und Anordnung zur Synchronisation von Daten-

bitfolgen

809811/0904

Die Erfindung "betrifft allgemein eine digitale Nachrichtenübermittlung und bezieht sich insbesondere auf ein Verfahren und eine Anordnung zur digitalen Synchronisation.

Der Begriff "Synchronisation" bedeutet, daß der Empfänger denjenigen Punkt kennen muß, an welchem die Information in einer Übertragungsbitfolge beginnt. Wenn der Empfänger mit dem Decodieren an einem Funkt beginnt, welcher nicht genau dem ersten Informationsbit entspricht, kann die Nachricht in dem gesamten Informationsbitrahmen oder in der gesamten Informationsbitfolge verlorengehen.

Eine Gruppe von Synchronisationsfolgen, wie sie in herkömmlicher Weise verwendet werden, wurden von H.H. Barker angegeben. Barker hat Folgen für Bitlängen von η « J, 7 und 11 angegeben· Diese Folgen haben folgende Form:

η *	3,	110
η *	7,	1110010
η =	11,	1110010010

Während diese drei Folgen die theoretisch maximale Anzahl von statistischen Fehlern tolerieren, konnte Barker keine optimalen Folgen von anderen Längen angeben und hat darüber hinaus die Ansicht geäußert, daß solche anderen Folgen einfach nicht vorhanden sind.

Ein anderer Versuch, zu besonders guten Synchronisationsfolgen zu kommen, wurde von S.W.Golomb in seiner Arbeit "Sequences with Randomness Properties" unternommen, welche in dem "Hartin Company Technical Report A.D. 818 079" vom 14. 6. 1955 niedergelegt ist. Ebenso wie bei den Barker-Folgen können die pseudostatistischen Folgen, welche nach der Technik von Golomb erzeugt werden, nur bestimmte definierte Längen haben, die im Falle von Golomb

90981 1/090*

"3 2B38228

τη « 2 - 1 betragen, wobei k = 2, 3, 4- .... Somit erzeugt die pseudostatistische Golomb-Folge solche Codes, welche Längen von η » 5> 7» 15> 311 ··· aufweisen. Diese Folgen haben jedoch keine maximalen statistischen Fehlertoleranzeigenschaften, insbesondere nicht bei kürzeren Folgen.

Seit langer Zeit besteht ein dringendes Bedürfnis, bei der digitalen Synchronisation Synchronisationsfolgen mit anderen Längen zur Verfügung zu haben, als sie von Barker und Golomb angegeben wurden. Me Folgen könnten grundsätzlich auch dieselben Längen haben, wie sie von Golomb angegeben wurden, sie sollten jedoch verbesserte statistische Fehlertoleranzeigenschaften haben.

Ein weiteres Problem bei digitalen Kommunikat ions systemen besteht aufgrund der Notwendigkeit, beim Empfänger eine Phasensynchronisation durchzuführen. Als Phasensynchronisation ist der Status des Empfängertaktsignals anzusehen, welches mit dem Taktsignals des Senders synchronisiert ist. Bei herkömmlichen Übertragungssystemen wird die Phasensynchronisation dadurch erreicht, daß den Datenbits eine Anzahl von Synchronisationsbits mit einer bestimmten Zahl von Phasensynchronisationsbits vorausgeschickt werden. Im allgemeinen gewährleisten diese Fhasensynchronisationsbits eine maximale Anzahl von Übergängen, wie beispielsweise 101010..., so daßdadurch die Taktwiedergewinnungsschaltung im Empfänger mit einer ausreichenden Synchronisationsinformation ausgestattet wird. Um die Gesamtlänge der Übertragungsbitfolgen auf ein Minimum zu bringen, ist es jedoch wünschenswert, diese Phasensynchronisationsbits zu eliminieren.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zur Synchronisation bei einer Übertragungsanordnung der oben näher genannten Art zu schaffen,

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-S-

so daß bei minimalem Übertragungsaufwand zugleich besonders gute statistische Fehlertoleranzeigenschaften gewährleistet sind.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Zu einer besonders bevorzugten Ausführungsform des Erfindungsgegenstandes führen die in der Tabelle 1 niedergelegten Werte.

Zur Durchführung einer Phasensynchronisation werden vorzugsweise Bitfolgen mit einer größtmöglichen Anzahl von Übergängen verwendet.

Gemäß der Erfindung entfällt ganz oder teilweise die Verwendung spezieller Phasensynchronisationsbits.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. Λ eine herkömmliche Übertragungsbitfolge, welche aus η Synchronisationsbits besteht, denen eine beliebige Anzahl von Datenbits vorangeht,

Fig. 2 eine bevorzugte Ausführungsform einer Codiereinrichtung, welche einen erfindungsgemäßen Synchronisationsgeber aufweist,

Fig. 3 eine bevorzugte Ausführungsform einer erfindungsgemäßen Decodiereinrichtung, und

Fig. 4 bis ^o bevorzugte Ausführungsformen des Synchronisationsgebers, und zwar für eine vorgegebene Bitlänge n, zur Verwendung in der in der Fig. 2 veranschaulichten Codiereinrichtung.

ί V ;

909811/090*

Die Fig. 1 veranschaulicht eine Standardanordnung einer Übertragungsbitfolge. Den Datenbits in der Bitfolge gehen η Synchronisationsbits voraus, wobei η die Bitlänge des Synchronisationssignals ist. Wie oben bereits ausgeführt wurde, erfordert eine ordnungsgemäße Decodierung der Datenbits, daß der Empfänger dazu in der Lage ist, denjenigen Zeitpunkt zu erkennen, an welchem das Datenbitsignal beginnt. Die Verwendung einer optimalen Folge für das Synchronisationssignal begünstigt die Wahrscheinlichkeit erheblich, daß die übertragenen Datenbits wieder erkannt werden können.

Die Fig. 2 veranschaulicht die bevorzugte Ausführungsform einer erfindungsgemäßen Codiereinrichtung. Bei dieser Einrichtung ist ein n-Bit-Synehronisationsgeber 10 vorgesehen, der über seinen Takteingang 12 eine beliebige vorgegebene Synchronisationsfolge erzeugt, wie sie in der Tabelle I unten angegeben ist. Das Ausgangssignal des Synchronisationsgebers 10 wird einem Kontakt 14a einer Schaltereinrichtung 14 zugeführt. Der andere Kontakt 14b der Schaltereinrichtung 14 ist mit dem Ausgang des Datenbitgenerators 16 verbunden. Für die Erfindung stellt der Datenbitgenerator 16 nur eine Quelle beliebiger Datenbits dar. Diese Datenbits können Eohdaten oder verarbeitete Daten sein, wie sie beispielsweise bei einer Fehlerkorrekturcode-Einrichtung vorhanden sind. Ein Standardtaktgeber 18 ist mit dem Takteingang 12 des Synchronisationsgebers 10 verbunden. Der Takteingang 20 des Datenbitgenerators 16 und der Schaltersteuereingang 14c der Schaltereinrichtung 14 sind ebenfalls an den Standardtaktgeber 18 angeschlossen.

Ein bewegbarer Kontakt 14b der Schaltereinrichtung 14 ist entweder mit dem ersten oder dem zweiten Schaltkontakt 14a bzw. 14b verbunden, was von dem Steuersignal an dem Steuereingang 14 abhängt. Das Ausgangssignal des bewegbaren Kontaktes 14d führt die Übertragungsbitfolge, wie es in der Fig. 2 veranschaulicht ist.

909 811/0904

Venn im Betrieb der bewegbare Eontakt 14d des Schalters 14 mit dem ersten Schalterkontakt 14a in Berührung ist, bewirken die ersten η Taktimpulse vom !Taktgeber 18, daß der Synchronisationsbitgeber 10 seine entsprechende Synchronisationsfolge mit der Länge η erzeugt. Nach dem η-ten Taktübergang erzeugt der Taktgeber einen Steuerimpuls, welcher dann, wenn er dem Steuereingang 14c des Schalters 14 zugeführt wird, den bewegbaren Eontakt 14 dazu bringt, daß er mit dem zweiten Eontakt 14b zum Eingriff kommt. Dies führt wiederum dazu, daß die in dem Datenbitgenerator 16 gespeicherten Datenbits zu der Übertragungsbitfolge ausgegeben werden. Auf diese Weise erzeugt die Codiereinrichtung die gewünschte Übertragungsbitfolge, wie es in der Fig. 1 veranschaulicht ist.

Die Übertragungsbitfolge kann dann einem Übertragungsmedium zugeführt werden, welches entweder eine Übertragungsleitung sein kann oder als funkstrecke ausgebildet sein kann. Es kann auch ein beliebiges anderes Übertragungsmedium verwendet werden, wodurch bei der Decodiereinrichtung, wie sie in der Pig. 3 dargestellt ist, das entsprechende Signal ankommt. Hier wird die Übertragungsbitfolge sowohl einer Taktwiedergewinnungsschaltung 30 als auch einem Übertragungsbitregister 32 zugeführt. Die Taktwiedergewinnungsschaltung ist herkömmlicher Bauart und erzeugt ein Ausgangssignal, welches phasenstarr und in Phase mit dem Taktsignal erzeugt wird, welches durch den Taktgeber 18 der Codiereinrichtung gemäß Fig. 2 geliefert wurde. Dieses Taktsignal wird außerdem dem Takteingang 34 des Übertragungsbitregisters 32 zugeführt, wodurch dieses Register dazu veranlaßt wird, Bits aus der Übertragungsbitfolge in den Speicher in dem Register mit der Taktfrequenz einzugeben. Jedes Übertragungsbit im Bitregister 32 wird über eine Eomparatorlogik 36 mit jedem entsprechenden Bit verglichen, welches in dem n-Bit-Bezugsregister 38 gespeichert ist. In dem n-Bit-Bezugsregister 38 ist die gewählte n-Bit-Synchronisationsfolge gespeichert, welche durch die Codiereinrichtung gemäß Fig. 2 verwendet wird, wie sie aus der Tabelle I

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ausgewählt wurde. Auf diese Weise werden die Eingangsfolgen zum Übertragungsbitregister 32 fortwährend mit der optimalen Synchronisationsfolge verglichen, welche in dem Bezugsregister 38 gespeichert ist. Ber Status dieser Vergleiche wird einem Schwellenkomparator 40 zugeführt. Venn eine vorgegebene Anzahl empfangener Übertragungsbits mit der entsprechenden Folge übereinstimmt, die in dem Bezugsregister gespeichert ist, dann zeigt der Schwellenkomparator 40 an, daß die Synchronisation erreicht wurde, wodurch sein Ausgang an der Klemme 42 aktiviert wird. Gemäß der üblichen Praxis wird die vorgegebene Anzahl der erforderlichen Übereinstimmungen, die zur Gewährleistung der Synchronisation notwendig sind, so ausgewählt, daß eine gewünschte Sicherheit gegen fehlerhafte Signale und Störungen vorhanden ist. Nachdem der Ausgang des Schwellenkomparators aktiviert ist, wird ein normalerweise geöffneter Schalter 44 geschlossen, wodurch die nachfolgenden Übertragungsbits aus der empfangenen Übertragungsbitfolge über den Schalter 44 dem Decodierausgang zugeführt werden, und zwar ebenso wie die wiedergewonnene Datenbitfolge. Somit erkennt gemäß Fig. 1 die Decodiereinrichtung das Auftreten von n-Synchronisationsbits, und sie zeigt zu diesem Zeitpunkt den Beginn des ersten Datenbits an, wonach dieses Datenbit über den Schalter 44 als Beginn der wiedergewonnenen Datenbitfolge ausgegeben wird.

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Tabelle I

η = 2 10

η = 4 0011 1000 0100

0_110 1110

η = 5 01000 0100 1100

01110 1010

η = 6 011000 1101.00 011110 010110 101100 011100 110010 011010

η = 8 10110000 01101000

11100100 01110100

11000010 11100010

00011010 00111010

η = 9 010110000 011101000

OiIlOOlOO 101110100

010101100 101011100

1]01000]0 011100010 010100110 01011000
10101100
01110010
00010110

010011000
011110100
011011100
000110010

11011000 01011100 11110010 01001110

10111000 10111100 11001010 00101110

010111000 101001100 0101.11100 011110010

η = 10 0100111000 10.UO]IlOO 1100010010

η = 11 0101.1001000 11100.101000 10001010010

η = 12 1100Π010000 10.1111001000 110110111000 0_011 OUOlOlO

η = 13 01.01001100000 1.010J00110000 011.0101110000 0010010101110

0110111000 OUOUtIOO 0111010010

00111001000 11010101100 11000110010

100111010000 01.1101101000 101101111000

0101110010000 0101100110000 0101101110000 0111100100 0111000010 0101101110

0111101100 0111100010

01111001000 10101101100 01100001010

101101110000 010010111000 101110000100

00100101000 10101.10001.0 11011001010

011.101001 ΟΠΟ 01011011.1000 011100010010

1001101010000 0101110110000 0111010000100

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'K-

η = 14

η = 15

η = 16

η = 17

η = 18

η = 19

01010.1 10101 1 00
0001 11.10.1 10010
1001011 101.1000
01010110100110

001011 100010000
001011Ϊ10010000
100110100001000

O]IOOIOJ Ι0101Ο 01001101 HlOOO 10100111011000

100111010010000 010011001010000 110011101001000 00011011110010 0100111:1.011000 00100111001000

10101110010000 00111011010000 11101011001000

1101011100 100000
1101010110010000
1100101110001000
1100001101101010

11110000011001010
11111100011001010

10 Il100000]1001010
0001111000]1001010
011111100011001010

1.101010001 101001 100
0011110010101001100
1100010.11 10111 10100
1100010011110110100
1010101001011001110

1110011010100000 1110101110010000 1001011110001000

1011100110100000 1101110001010000 0011101011001000

11111000011001010 1_1P_0011OU. OJL (UOlJ?

οι ηioooooiiooiοίο 101111100011001010 OlOlQOlQlllllOOllO

0001111110101001100 Oil 0001101111110100 ooi ioini οι οι η οι oo 1101110110000.il. 0100

η = 20 00001010111100110110

η = 21 001011010001011101110

- 22 0101011010100110100110

^{= 23} 10101011010100110100110 = 24 011011010101110011100000

= 31 1 1001.111 100011 011101 01 000010010 1011 001 1 .1 1 .1 00011 01 11010.1 0000100 0100001001011001111100011011101 .0111010100001001011001111100011

η = 32 110110011.00101001011010101010000 11010011001101001011010101010000 00101111011001110001110101010000 .10111100] 0 11001100000001101 01010

H hoc)] η οοόι ι ο 11 ο ο ο ο ο ο 11 ο ι ο ι ο ι ο

0111101101100111100000011010101O 0001010101011010010100110011011

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Die in der Tabelle I angegebenen folgen haben sich aufgrund der Erfahrung als optimal erwiesen. Diese Folgen sind empirisch gewonnen worden, Für jeden Wert von η sind alle möglichen Kombinationen von 1 und O im Code versuchsweise in Verbindung mit allen möglichen Eingangsfolgen verwendet worden, um herauszufinden, welche Codes optimale Abtastergebnisse ohne Unsicherheiten und Störungen ergeben. Es wurde beispielsweise bei einer Folge der Länge η = 4- damit begonnen, daß zunächst die Bezugsfolge 0000 verwendet wurde und dann eine Abwandlung in der Weise vorgenommen wurde, daß jeweils vier aufeinanderfolgende Bits der Testfolge ΟΟΟΟΣΧΣΣ verwendet wurden, wobei die X Bits Bauschsignale simuliert haben, um einen Bezugscode 0000 mit einer Wahrscheinlichkeit von 50 % zu simulieren. Für η = 4 wurden daher fünf aufeinanderfolgende Abwandlungen der Testfolge vorgenommen, und zwar im Vergleich zu der Bezugsfolge, wobei die letzte Folge vier Übereinstimmungen hatte. Die Anzahl der Übereinstimmungen für jede Eingangsfolge wurde ermittelt und gespeichert. Diese Maßnahme wurde für die übrigen Bezugssynchronisationsfolgen fortgesetzt, d. h. für 0001 bis 1111. Am Ende der Abtaetfolgen wurden diejenige Folge oder diejenigen Folgen, welche den größten Abstand zu dem Zustand vollkommener Übereinstimmung hatten, d. h. η Übereinstimmungen, und welche die größte Anzahl von Übereinstimmungen hatten, die sich aus beliebigen anderen Verschiebungen ergeben haben, als die optimale Synchronisationsfolge oder die optimalen Synchronisationsfolgen ausgewählt. Im Idealfall sollte die Anzahl der Übereinstimmungen, welche bei einer beliebigen Länge η in der Folge auftreten, außer für das Auftreten der exakten Bezugssynchronisationsfolge, = n/2 sein. Beim Empfang der exakten Synchronisationsfolge sollte die Anzahl der Übereinstimmungen auf η springen. Somit ist für den Idealfall der Abstand n-(n/2) « n/2, was der theoretischen Grenze entspricht. Leider erreichen nur die Barker-Folgen diese theoretische Grenze. Jedoch stellen die in der Tabelle I niedergelegten

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Folgen die beste praktische Grenze dar, nämlich solche Folgen, welche den größten Abstand haben.

Außer einer ordnungsgemäßen Übertragungsbitsynchronisation ist es auch erforderlich, daß eine Phasensynchronisation erzeugt wird. Die Phasensynchronisation legt die Phasenbeziehung zwischen der Codiereinrichtung und den Decodiertaktsignalen fest. Eine ordnungsgemäße Wiedergewinnung der codierten Daten erfordert, daß die zwei Taktsignale eine Phasensynchronisation haben· Dies ist die Funktion der Taktwiedergewinnungsschaltung 30 gemäß Fig. 3· In den meisten Anwendungsfällen weist die Taktwiedergewinnungsschaltung eine Form eines Synchronisationsoszillators auf, welcher eine Phasen-starre Verriegelung mit der übertragenen Übertragungsbitfolge herbeiführt. In vielen Anwendungsfällen wird eine Phasensynchronisationsbitfolge zunächst den η Synchronisationsbits vorausgeschickt, um diesen Zweck zu erreichen. Diese Phasensynchronisationsfolge enthält normalerweise eine Folge der Ziffern 1 und 0, so daß dadurch eine ausreichende Anzahl von Übergängen vorhanden sind, um eine Phasensynchronisation durchzuführen. Gemäß der Erfindung kann diese Phasenfolge jedoch entfallen, und die Taktwiedergewinnungsschaltung kann von demjenigen der optimalen Codes für ein n-Synchronisationsfolgensignal ausgehen, welcher die maximale Anzahl von Übergängen enthält. Solche Folgen, die in der Tabelle I unterstrichen sind, stellen Folgen mit maximalen Anzahl von Übergängen dar, die folglich als optimale Synchronisationsfolgen anzusprechen sind. Vorzugsweise ist daher vorgesehen, daß in vielen Anwendungsfällen dann, wenn eine Synchronisationsfolge einer gewünschten Länge ausgewählt wurde, diejenige Folge verwendet wird, welche die maximale Anzahl von Übergängen aufweist, so daß dadurch zugleich auch eine optimale Phasensynchronisation durchgeführt werden kann.

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47-In den Pig. 4 bis ^,1-ST werden bevorzugte Ausführungsformen von Synchronisationsgebern veranschaulicht, die zur Verwendung in der Codiereinrichtung gemäß Fig. 2 geeignet sind. Jeder Geber weist eine oder mehrere Speicherstufen auf, welche einen vorgegebenen Anteil der Bitfolge speichern. Ein Taktsignal, welches in geeigneter Weise dem Speicher zugeführt wird, bewirkt bei dem Speicher, daß die gespeicherten Bits an seinem Ausgang in entsprechender Folge ausgegeben werden. Ba die in den Fig. 4-bis ^Verwendeten Bauelemente und deren Anordnung dem Fachmann bekannt sind, erübrigt sich eine genauere Beschreibung des Aufbaues der einzelnen Taktgeber. Es ist jedoch zu bemerken, daß die in den Zeichnungen veranschaulichten Geber eine vorteilhaftere Lösung zur Erzeugung der verschiedenen optimalen Synchronisationsfolgen darstellen, als es bei der Speicherung der gesamten Folge in einem Schieberegister der Länge η der Fall wäreο Dennoch erstreckt sich die Erfindung nicht nur auf die oben beschriebene Art der Synchronisationsgeber, sondern auch auf alle anderen Möglichkeiten zur Erzeugung der aufgelisteten Folgen.

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Leerseite

Claims

Patentansprüche

Synchronisationsbit-Taktgeber zur Erzeugung einer n-Bit-Synchronisationsfolge, dadurch gekennzeichnet, daß ein Folgegenerator (Fig. 4-18) vorgesehen ist, der eine oder mehrere Speicherstufen aufweist, um eine vorgegebene Bitfolge darin zu speichern, und daß der iOlgegenerator derart ausgebildet ist, daß er in Abhängigkeit von η eine beliebige folge oder die entsprechend invertierte oder reversierte Folge davon aus einem Vorrat von Folgen erzeugt, der in der nachfolgenden Tabelle I angegeben ist:

Tabelle I

= 2

= 4

η = 5

η = 6

η = 9

10

η = 11.

η = 12

10

0011 1000 0100

0110 1110

01000 0100 1100

01110 1010

011000 011110

10110000 11100100 11000010 00011010

010110000 011100100 010101100 110100010 010100110

U0100 010110 101100 011100 110010 0.11010

OUOlOOO 01110100 11100010 00111010

011101000 101110100 101011100 011100010 01011000
10101100
01110010
00010110

010011000
011110100
011011100
000110010

UOIlOOO ι 10111000

01011100 10111100

11110010 11001010

01001110 00101110

010111000 101001100 010111100 011110010

0100111000 1011011100 1100010010

CfIOIlOO]OOO 11100101000 10001010010

110011010000 101111001000 110110111000

0110111000 0110111100 0111010010

00111001000 11010101100 11000110010

100111010000 011101101000 101101111000 0111100100-Olli 000010
0101101110

0111101100 0111100010

01111001000
10101101100
01100001010

00100101000 10101100010 11011001010

101101110000 010010111000 101110000100

011101001000 01.011011 1000 011100010010

η = 13 0101001100000
1010100 110000

οι ιοί on ioooo

0010010101.11.0

η = 14 01010110101.100
0001111011001.0
10010111011000
01010110100110

η = 15 001011100010000
001.01 1.110010000
100 1 1010000 LOfIO
101010110100110

η = 16 11.01011100100000
110101-0110010000
1100101110001000
1100001101101010

0101110010000 0101100110000 0101101110000

01100101101010 01001101111000 10100111011000

100111010010000 010011001010000 110011101001000

111001. 1.010100000 1110101110010000 1001011110001000

1001101010000 010111OLlOOOO 0111010000100

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101110OU0100000 1101110001010000 0011101011001000

η = 17 11110000011001010
11111100011001010

η = 18 101110000011001010
000111100011001010
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η = 19 1101010001101001100
0011110010101001100
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00001010111100110110 -21 001011010001011101110 0101011010100110100110

η = 23 10101011010100110100110

η = 24 011011010101110011100000

η = 31 ILOOIIIIIOOOIIOIIIOIOIOOOOIOOIO 101100 111 J LOOO11011101010000100 0100001001011001111100011011101 0111010100001001011001111100011

η = 32 11011001100101001011010101010000 ILOlOO1100110100101101010101000 0 00101111011001110001110101010000 10111100101100110000000110101010 11110011100011011000000110101010 01111011011001111000000110101010 0001010101011010010100110011011

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2. Codiereinrichtung zur Verarbeitung einer Datenbitfolge und zur Erzeugung einer digitalen Übertragungsfolge, mit einer Synchronisationsfolge der Länge n, dadurch gekennzeichnet, daß ein Synchronisationsbitgenerator vorgesehen ist, der eine oder mehrere Stufen eines Speichers aufweist, um eine vorgegebene Bitfolge darin zu speichern, und daß der Generator derart ausgebildet ist, daß er dazu in der Lage ist, in Abhängigkeit von der Wahl von η eine beliebige Folge oder die entsprechende invertierte oder reversierte Folge davon aus einem Vorrat von Folgen zu erzeugen, der in der Tabelle I im Anspruch 1 niedergelegt ist, und daß weiterhin eine Schaltereinrichtung vorhanden ist, welchein der Weise betätigbar ist, daß entweder die erzeugte Synchronisationsbitfolge oder die Datenbitfolge einem SchaEterausgang zugeführt wird, und daß schließlich eine Taktgefcereinriehtung vorgesehen ist _t um in vorgegebener Weise den Synchronisationsbitgenerator und die Schaltereinrichtung in der Weise zu betätigten., daß die Übertragungsbitfalgen am Schalterausgang erzeugt wird.

5. Decodiereinrichtung zur Verarbeitung einer Übertragungsbitfolge mit einer vorgegebenen Synchronisationsfolge der Länge n, wobei die Datenbitfolge daraus wiedergewonnen wird, dadurch gekennzeichnet, daß ein Synchronisationsbezugsbitregister vorgesehen ist, welches eine Speichereinrichtung aufweist, um darin eine vorgegebene Synchronisationsfolge oder die invertierte oder reversierte Folge davon zu speichern, die aus der im Anspruch 1 niedergelegten Tabelle ausgewählt ist, daß weiterhin ein Übertragungsbitregister vorhanden ist, welches so ausgebildet ist, daß es eine vorgegebene Folge von Übertragungsbits aufnimmt und speichert, daß weiterhin eine Einrichtung vorhanden ist, welche dazu dient, empfangene Übertragungsbits nacheinander in das

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Informationsbitregister einzugeben, daß weiterhin eine Komparatorlogikeinrichtung vorgesehen ist, um die Inhalte des Synchronisationsbezugsbitregisters und des Übertragungsbitregisters zu vergleichen und um in fieaktion auf eine vorgegebene Beziehung dazwischen ein entsprechendes Signal zu liefern, und daß schließlich eine Schaltereinrichtung vorhanden ist, welche auf ein vorgegebenes Signal anspricht, um nachfolgende Teile der Übertragungsbitfolge dem Decodierer-Ausgang zuzuführen, so daß dadurch die Datenbitfolge wiedergewonnen wird.

4« Decodiereinrichtung nach Anspruch 3» dadurch gekennzeichnet, daß die Übertragungsbitfolge diejenige n-Bit-Synchronisationsfolge aufweist, welche der Datenbitfolge unmittelbar vorausgeht, daß das Synchronisationsbitregister die Länge η aufweist, daß das Übertragungsbitregister die länge η aufweist und daß die Komparatoreinrichtung in Beaktion auf eine vorgegebene Anzahl von Übertragungsbits in einer Folge, welche mit den entsprechenden Synchronisationsbits übereinstimmen, ein vorgegebenes Signal liefert.

5. Decodiereinrichtung nach Anspruch 3« dadurch gekennzeichnet, daß die vorgegebene Synchronisationsfolge derart gewählt wird, daß sie derjenigen n-Bitfolge entspricht, welche die größte Anzahl von Übergängen enthält, und daß die Decodiereinrichtung weiterhin eine Viedergewinnungsschaltung enthält, um in Synchronisation mit den übergängen der Synchronisationsfolge ein Taktsignal zu erzeugen.

6. Verfahren zum Codieren einer Datenbitfolge mit einer n-Bit-Synchronisationsfolge für eine Übertragungsbitfolge, dadurch gekennzeichnet, daß aus dem Vorrat der in der Tabelle I im Anspruch 1 niedergelegten folgen eine ausgewählte folge erzeugt wird und daß die Datenbitfolge mit der erzeugten n-Bit-Synchronisationefolge in einer vorgegebenen Weise kombiniert wird, so daß dadurch die Übertragungsbitfolge gebildet wird.

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7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Datenbitfolge mit einer Phasensynchronisation codiert wird und daß "bei der Erzeugung eine n-Bit-Synchronisationsfolge ausgewählt wird, welche die größte Anzahl von Übergängen aufweist.

8. Verfahren zur Ermittlung der Synchronisation einer Übertragungsbitfolge, welche eine vorgegebene n-Bit-Synchronisationsfolge und die Datenbitfolge enthält, dadurch gekennzeichnet, daß die n-Bit-Synchronisationsfolge oder die invertierte oder reversierte Folge davon gespeichert wird, welche aus dem in der Tabelle I im Anspruch 1 niedergelegten Vorrat ausgewählt ist, daß die vorgegebenen Folgen der empfangenen Übertragungsbitfolge gespeichert werden, daß die gespeicherte, vorgegebene n-Bit-Synchronisationsfolge mit den gespeicherten ,vorgegebenen Folgen von Übertragungsbits verglichen wird und daß die Synchronisation in Reaktion auf einen vorgegebenen Vergleichsstatus zwischen den gespeicherten Folgen ermittelt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß eine Phasensynchronisation herbeigeführt wird, wobei die vorgegebene n-Bit-Synchronisationsfolge diejenige n-Bitfolge ist, welche die größte Anzahl von Übergängen aufweist, und daß die n-Bit-Synchronisationsfolgen-Übergänge verarbeitet werden und die Phasensynchronisation in Reaktion darauf erreicht wird.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Übertragungsbitfolge in Reaktion darauf an eine Ausgangsklemme geführt wird, daß die Synchronisation ermittelt wird, wodurch die wiedergewonnene Datenbitfolge an der Ausgangsklemme erscheint.

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11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß bei dem Vergleichs vor gang jedes Übertragungsbit in einer Folge an das entsprechende Synchronisationsbit angepaßt wird und daß bei der Ermittlung der Synchronisation eine Synchronisation dann angezeigt wird, wenn wenigstens eine vorgegebene Anzahl der gespeicherten Übertragungsbits mit dem entsprechenden gespeicherten Synchronisationsbit üb er e ins t immt.

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