DE2015498B2 - Verfahren zum synchronisieren von digitalsignalen und eine anordnung zur durchfuehrung des verfahrens - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Synchronisieren von Blöcken von Digitaldaten bei der Übertragung einer Information, in welcher ein bestimmter Mindestanteil an Pausen vorhanden ist, von einem Sender zu einem Empfänge, bei welchem Verfahren ein zyklisch wiederholter Zählvorgang, dessen größter Wert der Anzahl der Bit in dem Block entspricht und der eine Parallel-Serien-Umwandlung auf der Senderseite und eine Serien-Parallel-Umwandlung auf der Empfängerseite steuert, auf der Senderund auf der Empfängerseite gleichzeitig gestartet wird, sowie eine Anordnung zur Durchführung des Verfahrens.

Wenn ein Block von Digitalsignalen, z.B. Vokodersignale, übertragen wird, müssen zwei Synchronisationsbedingungen erfüllt werden. Einerseits muß eine Bit-Synchronisation durchgeführt werden, d. h., die binären Signale sollen miteinander sowohl auf der Sender- als auch auf der Empfängerseite in Synchronismus sein. Andererseits muß auch eine Blocksynchronisation durchgeführt werden, d. h., es muß Synchronismus bestehen zwischen den Signalen, die während ein und derselben Signalabtastung auftreten, dem sogenannten Block. Die Bitsynchronisation wird in der Datenübertragungseinrichtung sichergestellt und in diesem Zusammenhang nicht behandelt. Die Blocksynchronisation hat jedoch in der Endeinrichtung stattzufinden und muß sowohl für 4-Draht-Verbindungen als auch für 2-Draht-Verbindungen zuverlässig sein. Bei einer 4-Draht-Verbindung kann eine Bestätigung der Synchronisation leicht erzielt werden durch Verwendung einer geschlossenen Schleife. Bei einer 2-Draht-Verbindung ist jedoch ein Rückmeldungskanal in der Datenübertragungseinrichtung erforderlich zur Bestätigung der Synchronisation. Diese Forderung kann Schwierigkeiten bei schlechten Ubertragungsverbindungen hervorrufen nben dei Tatsache, daß sie auch besondere Datenmodems notwendig macht.

Aufgabe der Erfindung sind die Schaffung eines Verfahrens zur Blocksynchronisation, mit dessen Hilfe die zusätzliche Einrichtung gespart wird und die Synchronisation bei einer üblichen 2-Draht-Vcrbindung vorgenommen werden kann, und einer Anordnung zur Durchführung des Verfahrens.

Das Verfahren beruht auf der Tatsache, daß Pausen in den übertragenen Signalen (kontinuierliche Sprache enthält z.B. mindestens 30% Pausen von mehr als 30 ms) verwendet werden können zur Erkennung eines Synchronisationssignals, welches kontinuierlich den Digitalsignalen überlagert ist. Die Lösung gemäß der Erfindung ist in den Patentansprüchen dargestellt.

Die Erfindung wird genauer an Hand einer Ansführungsform unter Bezugsnahme auf die Zeichnungen beschrieben, in denen

F i g. 1 in Form eines Blockdiagramins ein System zum Senden von Vokodersignakn zeigt, bei dem die Blocksynchronisation gemäß der Erfindung angewendet wird, und die

F i g. 2 ein genaueres Diagramm des Empfängerteiles der Synchronisationsanordnung zeigt.

In F i g. 1 kennzeichnet S den Senderteil und R

ίο den Empfängerteil in einem Vokodersystem, welches von bekannter Art sein kann, z. B. ein System, wie es in der schwedischen Patentschrift 222 990 beschrieben wird. In dieser bekannten Anordnung werden Blöcke von 60 Bit übertragen, die Parameter enthalten, so daß auf der Empfängerseite eine Anzahl von Amplitudenwerten in dem Sprachspektrum rekonstruiert werden kann, das zur gleichen Zeit auf der Senderseite abgetastet wird. Je eine Zählkette WS und WR ist auf der Sender- sowie auf der Empfängerseite angeordnet, wobei diese Ketten gleichzeitig weitergeschaltet werden, um gleichzeitig und der Reihe nach Schaltungen zu aktivieren, die einander auf der Sender- und auf der Empfängerseite entsprechen. Diese Zählketten müssen synchron miteinander laufen, damit die seriell ankommenden Binärwerte auf ihre entsprechenden Schaltungen gegeben werden, da andererseits das Originalsignal nicht wiederhergestellt werden kann. Mit anderen Worten, die Zählketten müssen gleichzeitig starten.

Die digitalisierten Vokodersignale werden gemäß der Erfindung in einer EXKLUSIV-ODER-Schaltung EES mit einer Reihe von Binärimpulsen kombiniert, die von einem Code-Generator KGS erhalten wird. Dieser letztgenannte Generator erzeugt eine zyklisch wiederholte Impulsfolge, die in der weiteren Beschreibung als Synchronisierungswort bezeichnet wird und aus einer Anzahl von Einsen und Nullen in einer solchen Kombination besteht, die die Wahrscheinlichkeit herabsetzt, daß eine entsprechende Bitfolge zufällig in den Vokodersignalen auftritt.

Als Code-Generator kann eine an sich bekannte Zählkette verwendet werden, die z. B. aus sogenannten J-K-Flipflops besteht. Gemäß dem Beispiel besteht das Synchronisierungswort aus 15 Bit, die das

Muster 000010100110111 bilden, aber es kann auch irgendein anderes willkürliches Muster gewählt werden durch geeignete Verbindung der Zählkettenstufen, wie später beschrieben werden wird. Gemäß dem Beispiel wird das Aussenden des Synchronisierungs-

wortes nicht gleichzeitig mit dem Beginn eines Blokkes gestartet, sondern erst, nachdem das 15. Bit des Blockes ausgesandt worden ist auf Grund einer gewissen Unsicherheit in den ersten Bit zu Beginn jedes Blockes. Dies wird in Fig. 1 mit der Verbindung zwischen dem Ausgang Nr. 16 der Zählkette WS und dem Starteingang des Code-Generators KGS symbolisier! Wenn die Zählkette WS ihren Endweit, z.B. 60, erreicht hat und auf Null gesetzt wird, dann wird der Code-Generator gleichzeitig auf Null gesetzt, und

er startet erneut, wenn die Zählkette die Stellung 16 erreicht hat.

Das kombinierte Digitalsignal wird vom Sender S zum Empfänger R übertragen und in die originalen digitalen Vokodersignale umgewandelt, indem in einem Code-Generator gleicher Type wie KGS die gleiche Impulsfolge wie auf der Senderseite erzeugt wird, und indem eine weitere EXKLUSTV-ODER-Opcration in der EXKLUSTV-ODER-Schaltung EER

durchgeführt wird. Der Code-Generator KGR wird empfangen worden ist, sendet sie ein Nullsetzsignal

auf die gleiche Weise von der Zählkette WR des an die Zählkette WR als Zeichen dafür, daß ein neuer

Empfängers gesteuert, wie der Code-Generator KGS Block gestartet werden soll und dementsprechend

von der Zählkette WS, mit anderen Worten, er wird das Zählen von der Nullstellung aus begonnen wer-

in der 16. Bitstellung gestartet und in der 60. Bitstel- 5 den muß. Wenn die Zählkette WR die Stellung 16 er-

lung auf Null gesetzt. Während der ersten 15 Bit, bei reicht hat, empfängt der Code-Generator KGR ein

denen das Synchronisierungswort weder auf der Sen- Startsignal und erzeugt eine Impulsfolge entsprechend

der- noch auf der Empfängerseite erscheint, führt die dem Synchronisierungswort, bis er beim Nullsetzen

EXKLUSIV-ODER-Operation selbstverständlich zu der Zählkette WR angehalten wird,

keiner Änderung der Digitalsignale. io F i g. 2 zeigt dem Empfängerteil der Synchronisie-

Die Bedingung zur Wiederherstellung der Voko- rungsanordnung in genaueren Einzelheiten. Der

dersignale auf der Empfängerseite ist, daß die Zähl- Code-Generator KGR, der identisch ist mit dem

ketten WS und WR gleichzeitig auf Null gesetzt wer- Code-Generator KGS des Senders, besteht aus einem

den und infolgedessen auch die Synchronisierungs- Schieberegister mit vier sogenannten /-K-Flipflops,

worte synchron erscheinen. Dies wird gemäß der Er- 15 die jeweils zwei Eingänge / und K und zwei Aus-

findung dadurch erreicht, daß ein Signal, welches die gänge aufweisen, einen 1-Ausgang Q und einen O-Aus

Zählkette WR des Empfängers auf 0 setzt, erzeugt gang ~Q. Der Q-Ausgang jeder Stufe ist mit dem

wird, wenn eine bestimmte Anzahl von Synchroni- /-Eingang der folgenden Stufe und der ^-Ausgang

sierungsworten, z. B. im Fall eines Blockes von jeder Stufe, mit dem ^-Eingang der folgenden Stufe

60 Bit drei Synchroniserungsworte, empfangen wurde, 20 verbunden, während der Q-Ausgang der letzten Stufe

d. h. zwischen dem 16. und dem 60. Bit. Wenn die wieder mit beiden Eingängen / und K der ersten

Datengeschwindigkeit 1800 Baud und 46 Bit/Ab- Stufe verbunden ist. Alle Stufen werden parallel mit

tastung beträgt, wird das Synchronisierungswort zwei- Taktimpulsen beliefert, wie es bei /-K-Schaltungen

mal hintereinander zwischen dem 16. und dem 46. Bit bekannt ist:

des Blockes gesandt, und die Bedingung Tür das Null- 25 Wenn der /-Eingang ein 1-Signal und der K-Emsetzen der Zählkette WR ist die, daß das Synchroni- gang ein 0-Signal erhalten, dann nimmt die Schaltung sierungswort zweimal hintereinander erkannt worden die 1-Stellung ein oder behält sie bei, d. h., der Ausist. Wenn die Datengeschwindigkeit 1200 Baud und gang Q hat ein 1-Signal und der Ausgang (2 ein 30 Bit/Abtastung beträgt, dann wird das Synchroni- 0-Signal;

sierungswort einmal zwischen dem 16. und dem 30 wenn der /-Eingang ein 0-Signal und der K-Ein-

30. Bit gesandt, und die Bedingung für das Nullsetz- gang ein 1-Signal erhalten, dann nimmt die Schaltung

signal ist die, daß das Synchronisierungswort zweimal die 0-Stellung ein oder behält sie bei, d. h., der Aus-

mit einer Pause von 15 Bit zwischen den Worten er- gang Q hat ein 0-Signal und der Ausgang Q" ein

kannt wurde. Die Arbeitsweise der Anordnung wird 1-Signal;

beschrieben unter Verwendung der obengenannten 35 wenn beide Eingänge / und K ein 0-Signal emp-

Datengeschwindigkeiten und mit 15 Bit-Synchroni- fangen, dann behält die Schaltung ihre Lage beim

sierungsworten, doch ist offensichtlich, daß Willkür- nächsten Taktimpuls, und schließlich

liehe, geeignete Blocklängen mit einer geeigneten wenn beide Eingänge / und K ein 1-Signal emp-

Länge des Synchronisierungswortes, die gemäß den fangen, dann ändert die Schaltung ihre Lage bei je-

Blocklängen gewählt wird, verwendet werden können. 40 dem empfangenen Taktimpuls.

Wie zur Einleitung erwähnt wurde, kann als sicher Es ist leicht zu sehen, daß durch die Verbindung

angenommen werden, daß kontinuierliche Sprache der Stufen des Schieberegisters gemäß F i g. 2 eine

mindestens 30°/n Pausen enthält, die länger als 30 ms Impulsfolge der Form OÖOOlOlOOllOlll mit der

sind. Damit werden während dieser Pausen nur die Wiederholfrequenz 15 am Q-Ausgang der letzten

Codeimpulse empfangen und kein Vokodersignal. 45 Stufe erhalten wird.

Der Empfänger enthält ein Schieberegister SKR, auf Die EXKLUSIV-ODER-Schaltung EER, die mit das die vom Sender erhaltenen Signale seriell gegeben der Schaltung EES identisch ist, besteht aus vier werden, unabhängig davon, ob sie aus dem Vokoder- UND-NICHT-Schaltungen K, L, M und N in einer signal allein, aus dem mit dem Synchronisierungs- bekannten Weise und erhält einerseits das empfancode kombinierten Vokodersignal oder aus dem Syn- 50 gene kombinierte Signal und andererseits das Signal chronisierungscode allein bestehen. Das Schiebe- der Ausgänge Q und ~Q der letzten Stufe des Schieberegister SKR enthält 15 Stufen, und es ist leicht zu registers KGR. In der Rücksetzstellung des Schiebesehen, daß es während einer Sprechpause mehrmals registers wird demnach am Ausgang der Schaltung hintereinander auftreten kann, daß das Synchronisie- EER das Vokodersignal direkt oder, wenn das rungswort im Schieberegister aufgezeichnet wird. Das 55 Schieberegister arbeitet, das dekodierte originale Schieberegister ist mit einem Schwellendetektor T Vokodersignal erhalten.

über eine Widerstandsmatrix MM verbunden, die auf Das Schieberegister SKR besteht in gleicher Weise solche Weise aufgebaut ist, daß der Schwellendetek- wie das Schieberegister KGR aus /-K-Flipflops, wie tor jedesmal dann aktiviert wird, wenn das Schiebe- in F i g. 2 gezeigt wird, besitzt jedoch 15 Stufen, um register das Synchronisierungswort enthält, wie in 60 ein Synchronisierungswort speichern zu können. Die Verbindung mit F i g. 2 beschrieben werden wird. SM empfangenen Vokodersignale werden auf die Einkennzeichnet eine logische Zahlschaltung, die bei gänge / und K der ersten Stufe des Schieberegisters Aktivierung des Schwellendetektors T ein Aktivie- gegeben, auf den Eingang / direkt und auf den Einrungssignal erhält und zählt, wie oft das Synchroni- gang K über einen Inverter Z, so daß beim Auftreter sierungswort empfangen wurde. Wenn die logische 65 eines Taktimpulses die bistabile Schaltung einen ZuSchaltung festgestellt hat, daß die für die entspre- stand entsprechend dem empfangenen Binärsigna chende Datenübertragungsgeschwindigkeit gewählte einnimmt. Gleichzeitig wird die Binärinformatioi Anzahl von Synchronisierungsworten (z. B. 2 oder 3) von jeder Stufe zur folgenden Stufe übertragen, st

daß während einer Sprechpause nach einer Anzahl von Taktimpulsen die Binärinformation in den Flipflops dem Synchronisierungswort entspricht.

Die Widerstandsmatrix MM besteht aus 15 Widerständen R1 bis R15, die parallel verbunden sind mit einem !-Ausgang oder mit einem O-Ausgang aller Binärstufen, wobei die Ausgänge so gewählt sind, daß, wenn das Synchronisierungswort im Schieberegister aufgezeichnet ist, alle Widerstände mit der gleichen Spannung definierten Wertes verbunden sind, wodurch der Spannungsabfall am Verbindungspunkt der Widerstände am niedrigsten wird, mit anderen Worten, es wird eine Spannung erhalten, die einen bestimmten Grenzwert überschreitet.

In F i g. 2 werden der Einfachheit halber nur die erster, vier und die letzten drei Stufen des Schieberegisters und die zugehörigen Widerstände R1 bis R 4 bzw. R13 bis R15 gezeigt, doch es ist zu sehen, daß in Übereinstimmung mit dem Wortmuster 000010100110111 Rl bis /?3 mit dem 1-Ausgang ihrer entsprechenden Stufen und R 4, R13 bis R15 mit den 0-Ausgängen ihrer Stufen verbunden sind. Eine gewisse Fehlergrenze beim Abtasten des synchronen Wortes kann erlaubt sein, z. B. etwa 7%>, was bedeutet, daß die vorgeschriebene Spannungsgrenze am Verbindungspunkt der Widerstände schon dann erreicht wird, wenn der Zustand von 14 Stufen dem dann existierenden Zustand entspricht, wenn das Synchronisierungswort aufgezeichnet wurde.

Wenn der vorgeschriebene Spannungswert erreicht wird am Verbindungspunkt der Widerstände, dann spricht ein Schwellendetektor T an und liefert einen Impuls an die Zählschaltung SM, die die Anzahl der empfangenen Synchronisierungsworte zählen soll. Beim ersten Impuls wird das Flipflop A in der aus drei Flipflops bestehenden Gruppe auf 1 gesetzt. Dadurch wird ein Zähler RK in der ZählscTialtung gestartet, der aus fünf binären Zählstufen D, R. F O und H besteht und durch die Taktimpulse weitergeschaltet wird. Die Ausgänge der Zählstufen sind mit einer Anzahl UND-Schaltungen LA, LB, LC und LD verbunden. Die kontinuierliche Arbeitsweise der Anordnung wird in Verbindung mit der Synchronisation von Vokodersignalen bei drei verschiedenen Datenübertragungsgeschwindigkeiten beschrieben.

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2400 Baud und eine Blocklänge von 60 Bit

Wenn der Zähler RK in die Stellung OHIO geschaltet worden ist, dann wird die UND-Schaltung LB aktiviert, deren Eingänge von den Ausgängen der Zählerstufen gebildet werden, falls eine weitere Bedingung zur Aktivierung erfüllt ist, nämlich daß ein neues Aktivierungssignal vom Schwellendetektor erhalten wird. Dies ist ein Zeichen dafür, daß das Synchronisierungswort zum zweitenmal empfangen worden ist, und das Ausgangssignal von LB setzt das Flipflop B auf 1. Das Zählen wird fortgesetzt, und ivenn der Zähler RK die Stellung 30 erreicht, dann wird das Wort 11101 erhalten, welches eine der Beiingungen für die UND-Schaltung LC ist, deren Ein- ;änge mit den Zählerstufen verbunden sind. Eine weite Bedingung ist auch, daß gleichzeitig ein Alctiäerungssignal von dem Schwellendetektor T erhalten vird als ein Zeichen dafür, daß das Synchronisieungswort zum drittenmal empfangen wurde. Das ^usgangssignal der UND-Schaltung LC setzt das ^lipflop C auf 1, wodurch ein Steuersignal über die ogische Schaltung LG auf eine monostable Kippstufe EV gegeben wird, die einen Nullsetzimpuls an die Zählkette WR (in F i g. 2 nicht gezeigt) liefert, so daß diese ihre Zählperiode von 60 Bit startet. Wenn der Zähler RK die Stellung 32 erreicht hat, d. h. Hill, werden die Flipflops A, B und C über die UND-Schaltung LA und die ODER-Schaltung EA auf Null gesetzt, wobei die Eingänge d»r UND-Schaltung LA mit dem Zähler RK verbunden sind. Durch das Nullsetzen des Flipflops A wird der Zähler RK in seiner Nullstellung angehalten.

Wenn nur zwei Synchronisierungsworte empfangen wurden und kein drittes Wort angekommen ist, wird vom Ausgang der UND-Schaltung LC kein Signal erhalten, und das Flipflop C wird nicht auf 1 gesetzt. Dementsprechend wird die monostabile Kippstufe EV nicht getriggert, und die Flipflops A und B werden auf Null gesetzt, wenn der Zähler RK die Stellung 32 erreicht hat, wodurch der Zähler in seiner Nullstellung angehalten wird.

Wenn nur ein Synchronisierungswort erhalten wird, dann liegt der Unterschied darin, daß die UND-Schaltung LB nicht geöffnet werden kann, da sie kein einem weiteren Synchronisierungswort entsprechendes Aktivierungssignal vom Schwcllcndetektor erhält. Wenn nach zwei weiteren Zählstufen der Zähler die Stellung 17 erreicht, d. h. 10000, wird die UND-Schaltung LD einerseits durch das Signal von der Stufe H und andererseits durch das Signal, das dem Nullzustand des entsprechenden Flipflops B entspricht (über den Inverter LE), geöffnet, und über die ODER-Schaltung EA wird das Flipflop A wie im vorangegangenen Fall auf Null gesetzt.

1800 Baud und eine Blocklänge von 46 Bit

In diesem Fall muß das Synchronisierungswort zweimal hintereinander identifiziert werden. Bis der Zähler RK in die Stellung 15 geschaltet worden ist. ist die Arbeitsweise gleich der oben beschriebenen. Auf Grund der Umschaltung auf 1800 Baud wird jetzt jedoch der Eingang des Inverters AK in der logischen Schaltung LG aktiviert, so daß beim Empfang des anderen Signals von T das Flipflop B auf 1 gesetzi wird, die monostabile Kippstufe EV über die UND-Schaltungen AN und AM getriggert wird und die Zählkette RW auf Null gesetzt wird. Wenn der Zähler RK die Stellung 32 erreicht, geschieht die Nullsetzung wie im oben beschriebenen Fall.

Wenn nur ein Synchronisierungswort erhalten wird, ist der Vorgang genau der gleiche wie der, der im Zusammenhang mit 2400 Baud beschrieben wurde.

1200 Baud und eine Blocklänge von 30 Bit

In diesem Fall muß das Synchronisierungswort zweimal mit einer Pause von 15 Bit zwischen den Worten identifiziert werden. Der Zähler RK wird mit dem ersten Signal vom Schwellendetektor T wie in den vorangehenden Fällen gestartet. Da ein neues Synchronisierungswort nicht ausgesandt wurde, kann das Flipflop B nicht durch das Signal vom Schwellendetektor T auf 1 gesetzt werden. Wenn der Zähler die Stellung 17 erreicht, wird das Nullsetzen des Flipflops A dadurch verhindert, daß der dritte Eingang der UND-Schaltung LD keinerlei Signale empfängt und der Ausgang nicht aktiviert wird. Der Zähler zählt weiter, und wenn er die Stellung 30 erreicht hat, dann wird das Gatter LC geöffnet, das Flipflop C wird auf 1 gesetzt, und die monostabile Kippstufe EV wird getriggert. Wenn der Zähler die Stellung %r »i-_

reicht hat, werden das Flipflop A und der Zähler auf Null gesetzt.

Wenn nur ein Wort erhallen wird, d. h., wenn der Zähler die Stellung 30 erreicht hat, wird kein Signal vom Schwellendelektor T erhalten, der Zustand des Flipflops C wird nicht verändert, und die monostabile Kippstufe EV wird nicht getriggert. Die Rücksetzung

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findet in der Stellung 32 des Zählers wie oben statt.

Die Erfindung ist selbstverständlich nicht auf ein

Vokodersystem gemäß der Ausführungsform begrenzt, sondern kann mit irgendeinem System zur Übertragung von Digitalsignalen verwendet werden, wc ein bestimmter Mindestanteil an Pausen vorhanden ist

Hierzu 1 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Verfahren zum Synchronisieren von Blöcken von Digitalsignalen bei der Übertragung einer Information, in welcher ein bestimmter Mindestanteil an Pausen vorhanden ist, von einem Sender zu einem Empfänger, bei welchem Verfahren ein zyklisch wiederholter Zählvorgang, dessen größter Wert der Anzahl der Bit in dem Block entspricht und dsr eine Parallel-Serien-Umwandlung auf der Sender- und auf der Empfängerseite steuert, auf der Sender- und auf der Empfängerseite gleichzeitig gestartet wird, dadurch gekennzeichnet, daß während der Übertragung auf der Sender- sowie auf der Empfängerseite ein zyklisch wiederholtes Synchronisierungswort erzeugt wird, das gemäß einer bestimmten Regel aus Einsen und Nullen besteht und dessen Länge so ist, daß es in dem Block mindestens zweimal enthalten sein kann, wobei der Beginn des Blocks mit dem Beginn eines Synchronisierungswortes zusammenfällt, daß die Worte dem Digitalsignal auf der Senderseite überlagert werden, wodurch ein kombiniertes Digitalsignal erhalten wird, und auf der Empfängerseite dasselbe Synchronisierungswort erneut den kombinierten Digitalsignalen überlagert wird, um das ursprüngliche Digitalsignal wiederherzustellen, und daß eine Anzahl Binäreinheiten in dem empfangenen Signal entsprechend der Länge des Synchronisierungswortes kontinuierlich auf der Empfängerseite gespeichert wird, so daß in bestimmten Augenblicken während Pausen, in denen das Synchronisbrungswort allein auftritt, die im Empfänger gespeicherten Bits den Bits des Synchronisierungswortes entsprechen, daß die gespeicherten Worte identifiziert werden und immer dann, wenn die Identität des Synchronisierungswortes ermittelt wird, ein Aktivierungssignal erzeugt wird, daß die Aktivierungssignaie gezählt werden und nach dem Erreichen einer bestimmten Anzahl entsprechend der Anzahl der Synchronisierungsworte in dem Block ein Steuerimpuls erzeugt wird, der auf der Empfängerseite den Zählvorgang startet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Synchronisierungswort, dessen Beginn mit dem Beginn des Blockes zusammenfällt, unterdrückt wird und die Erzeugung des Synchronisierungswortes erst gestartet wird, wenn der Zählvorgang einen Wert erreicht hat, der der Länge des Syrichronisierungswortes entspricht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei einer Blocklänge entsprechend der Länge von mindestens zwei Synchronisierungsworten das erste dieser Worte unterdrückt wird und als Bedingung für das Auftreten eines Steuerimpulses das Auftreten von zwei Aktivierungsimpulsen mit einer Pause willkürlich bestimmter Länge gewählt wird.

4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet auf der Senderseite (S) durch einen Sender (VS), der in bekannter Weise Analogsignale in Digitalsignale umwandelt, eine Zählschaltung (WS), die die Übertragung der Digitalsignale in Blockform steuert und deren Anfangsstellung das Aussenden dss ersten Bit des Blockes bestimmt, einen Code-Generator (KGS), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der Zählschaltung (WS) gesteuert wird, und durch eine Codierungsanordnung (EES), die das Synchronisierungswort den Digitalsignalen überlagert, und auf der Empfängerseite (R) durch einen Empfänger (VR) mit einer Zählschaltung (WR), die den Empfang der Blöcke steuert und deren Anfangsstellung dem ersten Bit des Blockes entspricht, einen Code-Generator (KGR), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der Zählschaltung (WR) im Empfänger gesteuert wird, und durch eine Decodiereinrichtung (EER), die das Synchronisierungswort dem erhaltenen kombinierten Signal überlagert, um das originale Digitalsignal wiederherzustellen, wobei der Empfänger weiterhin ein Register (SKR) zur kontinuierlichen Speicherung einer Anzahl seriell empfangener Digitalsignale, eine Vergleichsschaltung (MM, T) die die Summe einer Anzahl Signale, die von jeder Registerstufe erhalten werden, mit einem bestimmten Wert, der der Summe dieser Signale entspricht, wenn das Register das Synchronisierungswort enthält, vergleicht und ein Aktivierungssignal bei Übereinstimmung liefert, und eine logische Zählschaltung (5M) enthält, die die Aktivierungssignale zählt und beim Erreichen der Zahl, die der Anzahl der zu dem Block gehörenden Synchronisierungsworte entspricht, einen Steuerimpuls erzeugt, der auf die Zählschaltung (WR) gegeben wird und diese in ihre Anfangsstellung zurücksetzt.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Vergleichsschaltung aus einem Widerstandsnetzwerk (MM) mit einer Anzahl paralleler Zweige, die einzeln mit einem 0- bzw. mit einem 1-Auf.gang der Stufen des Registers (SKR) so verbunden sind, daß, wenn die Registerstufen in eine den Bit des Synchronisierungswortes entsprechende Lage gesetzt sind, alle Zweige Strom führen, und aus einem Schwellendetektor (T) besteht, der mit dem Verbindungspunkt der Widerstandszweige verbunden ist und ein Aktivierungssignal liefert, wenn der Spannungsabfall durch die Parallelzweige seinen niedrigsten Wert hat.

6. Anordnung nach Anspruch 4 und 5, dadurch gekennzeichnet, daß die Zählschaltung (5M) einen Zähler (RK), der gleichzeitig mit den Bit des Digitalsignals weitergeschaltet wird, ein Register, das aus bistabilen Stufen (A, B, C) besteht, und eine logische Schaltung (LA, LB, LC, LD, LG) enthält, die immer dann, wenn der Zähler einen Wert erreicht, der ein Vielfaches der Länge des Synchronisationswortes ist, ein Signal an das Register liefert, um dort eine Zustandsänderung zu registrieren, vorausgesetzt, das Register empfängt gleichzeitig ein willkürliches Signal von der Vergleichsschaltung (T, MM), wobei die Zählschaltung weiterhin eine Impulserzeugungsschaltung (EV) aufweist, die mit einer der Registerstufen (B, C) verbunden werden kann, um ein Steuersignal an die Zählschaltung (WR) zu liefern, wenn die Registerslui'e aktiviert ist.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Zählschaltang eine Sperrschaltung (AL, AK, AM, AN) enthält, die einstellbar ist, um die Impuls&rzeugungsvorrichtung (EV) mit einer gewählten Registerstufe (B, C) zu verbinden.