DE2403651B2

DE2403651B2 - Schaltungsanordnung für die nichtlineare Umwandlung von digitalen Binärziffern in digitale Signale

Info

Publication number: DE2403651B2
Application number: DE2403651A
Authority: DE
Inventors: Renato Dogliotti; Angelo Luvison; Girolamo De S. Mauro Torinese Turin Vincentiis
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1973-03-02
Filing date: 1974-01-25
Publication date: 1975-05-07
Also published as: DE2403651A1; CH567349A5; DE2403651C3; US3913093A; IT984397B; NL7402724A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für die nichtlineare Umwandlung von digitalen Binärziffern in digitale Signale mit unterschiedlichen Impulshöhen (Multilevel-Signale).

Eine solche Umwandlung ist erforderlich bei der Übertragung von Informationen durch digitale Signale, die von einem binären Datengeber erzeugt Werden, beispielsweise bei der Übertragung in modernen Femsprechanlagen oder bei Datenübertragungs-•nlagen. Die Erfindung befaßt sich insbesondere mit der Schaltungstechnik für die Codierung solcher Signale.

Die Übertragung von Binärsignalen, beispielsweise über Telefonleitungen, bringt einige allgemein nicht unbekannte Probleme mit sich, von denen die wichtigsten drei Probleme etwa die folgenden sind.

Die maximale Übertragungsgeschwindigkeit ist durch die physikalischen Eigenschaften des Übertragungsweges begrenzt.

Übertragungssysteme, die auf dem Prinzip der Basisband-Übertragung arbeiten und bei denen die Unterdrückung niedrigfrequenter Anteile eine Rolle spielt, erfordern eine bestimmte Form des Signal-

spektrums, um durch die Frequenz-Unterdrückung hervorgerufene Störungen zu reduzieren; bei Modulation dieser Basisband-Signale erschwert ständig vorliegende Frequenz-Komponente die Modulationsund Demodulationswirkung, so daß auch in diesem

ίο Falle Störungen entstehen.

Schließlich können die Binärsignale am Ausgang des Datengebers eine längere Zeit den Zustand »0« annehmen; hierdurch entstehen Schwierigkeiten in Systemen, bei denen die Bit-Synchronisation unmittelbar vom Informationssignal abgeleitet wird.

Diesen Schwierigkeiten kann dadurch begegnet werden, daß die Impulsfolge des Datengebers in eine andere für die Übertragung besser geeignete Impulsfolge umgewandelt wird. Diese Operation durchführende Schaltungsanordnungen sind allgemein unter dem Begriff »Wandler« bekannt. Bei der Konzeption solcher Schahungsanordnungen wird hierbei von vornherein Vorsorge getroffen, daß je nach Anwendungsgebiet das eine oder andere der genannten Pro-

a5 bleme ausgeschaltet wird. Entsprechend sind lineare und nichtlineare Codierer oder Wandler bekannt und vorgeschlagen worden.

Bei den linearen Codierern wird lediglich eines der genannten Probleme vollständig beseitigt, mit den nichtlinearen Codierern können die genannten Schwierigkeiten nur auf Kosten eines erhöhten Schaltungsaufwandes umgangen werden.

Heutzutage werden nichtlineare Codierer bevorzugt verwendet. Sie erzeugen Signale des Zustandes »0«, »1« und » —1«.

Mit diesen Codierern lassen sich die aufgezeigten Schwierigkeiten mit Ausnahme der Schwierigkeiten bei schneller Übertragung lösen. Ihnen haftet demnach der Mangel an, daß eine hohe Datendichte von der gegebenen Bandbreite des verwendeten Übertragungssystems nicht verarbeitet wird.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, welche die zwei aufgezeigten Hauptprobleme umgeht, gleichzeitig die Datendichte in bezug auf bekannte Systeme zu verdoppeln er'aubt und ständig vorliegende Frequenz-Komponenten sowie das Vorliegen von mehr als zwei benachbarten »O«-Signalen innerhalb der übertragenen Signalfolge vermeidet.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein logisches Netzwerk vorgesehen ist, das für jede Gruppe von vier Binärziffern des zur Übertragung gelangenden Signals auf Grund der zuvor in einem Speicher insgesamt abgespeicherten Binärziffern von Codeworten eines von drei möglichen Code-Alphabeten auswählt, wobei jede Gruppe aus zwei Codeworten besteht, und an seinem Ausgang zwei Digitalsignale entstehen läßt, deren Impulshöhe maximal sieben verschiedene Stufen annehmen kann.

Die Verwendung dieses die Codierung ausführenden logischen Netzwerkes ermöglicht es unter vollständiger Umgehung der drei genannten Hauptprobleme, daß bei der vom Datengeber vorgegebener Zeitimpulsfolge innerhalb eines Zeitintervalls eine größere, nämlich die doppelte in einer Mehrzahl vor BinärzifTern enthaltene Informationsdichte übertragen wird, als dies ohne das verwendete Netzwert möglich wäre. Dadurch läßt sich die Informatior

mit einem Datengeber übertragen, der sich mit einer in bezug auf die maximale Übertragungsgeschwindigkeit des Übertragungskanals doppelt so großen Operationsgeschwindigkeit betreiben läßt.

Die Verwendung bipolarer Impuls* schaltet die ständig vorliegende Frequenz-Komponente aus.

Schließlich verhindert die Verwr ndung von Multilevel-Signalen die Codierung von mehr als zwei benachbarten identischen Signalen innerhalb der übertragenen Signalfolge.

An Hand eines Ausführungsbeispiels ist die Erfindung in der Zeichnung dargestellt und im nachfolgenden erläutert; in der Zeichnung zeigt

F i g. 1 eiii Prinzipschaltbild der Schaltungsanordnung mit dem in das Übertragungssystem eingefügten Wandler,

F i g. 2 eine Code-Tabelle der von einem Datengeber der F i g. 1 erzeugten Binärsignale,

F i g. 3 a ein Impuls-Diagramm d~j Ausgangsimpulse des Datengebers S,

F i g. 3 b ein Impuls-Diagramm nach Codierung der Impulse nach F i g. 3 a,

F i g. 4 eine Code-Tabelle mit binärer Umkehrung des Code-Alphabetes nach F i g. 2,

F i g. 5 ein Blockschaltbild der Schaltungsanordnung nach der Erfindung,

F i g. 6 ein Blockschaltbild des logischen Netzwerkes RCO in F i g. 5,

F i g. 7 ein Impuls-Diagramm der Synchronisiersignale zur Steuerung der verschiedenen Funktionsablaufe innerhalb der Schaltungsanordnung.

Wie Fig. 1 zeigt, liefert ein Binär-DatengeberSO Ausgangssignale a (/) in Form einer Rechteck-Impulsfolge, wobei dem Wert »1« ein Impuls und dem Wert »0« kein Impuls zugeordnet ist. Diese Signale werden in einem Codierer CO zu codierten Signalen b (/) verarbeitet, welche aus Rechteck-Impulsen mit siebenfacher Pulshöhenverschiebung (Multilevel-Impulse) bestehen.

CA bedeutet allgemein das Übertragungssystem für die codierten Signale.

Auf dem Gebiet der Informationstheorie ist es allgemein bekannt, dem Übertragungskanal einen Codierer vorzuschalten, der die obere Grenze der Übertragungsfähigkeit von Informationen im Gesamtsystem bestimmt. Benutzt man hierfür einen Codierer des alphabetischen Typs, der also Gruppen von Binärziffern in Gruppen von pulshöhenverschiedenen Ziffern umsetzt, dann muß das Verhältnis q zwischen der Anzahl der Ziffern beider Gruppen niedriger oder höchstens gleichgroß wie die Kennzeichnungskapazität des Systems sein. Diese Kapazität wird weiterhin durch die im codierten Signal enthaltenen Kennzeichen selbst begrenzt, wobei im vorliegenden Fall diese Signale nicht die eingangs genannten Störungen enthalten dürfen und weiterhin so vorliegen müssen, daß die Fortpflanzung von gegebenenfalls durch das Übertragungssystem hervorgerufenen Störungen bei der Decodierung verhindert wird.

Unter diesen Voraussetzungen hat sich durch mathematische Berechnungen gezeigt, daß sich bei einem angenommenen Wert von q — 2 wenigstens vier Binärziffern aus dem originären Signal gewinnen lassen.

Andererseits sollten \\a Hinblick auf den Schaltungsaufwand des Codierers nicht mehr als vier Binärziffern verwendet werden. Ein entsprechend berechneter Code kennzeichnet sich dann dadurch aus, daß er Gruppen von vier Binärziffern aufweist und am Ausgang Gruppen von zwei Ziffern mit unterschiedlicher Impulshöhe entstehen läßt, die im folgenden »Binärworte« genannt werden; es sind weiterhin drei Alphabete von Binärworten dieser zwei Ziffern mit einer gegebenen Länge vorgesehen; jedes Alphabet ist für jede Gruppe von vier verschlüsselnden Binärziffern bestimmt, und zwar in Übereinstimmung mit der Anzahl N, die sich durch Abspeichern der Ziffern aufeinanderfolgender Codeworte am Codierer ergibt; diese Anzahl kann die Werte 0, 1,2, 3, 4, 5 annehmen.

Fig. 2 gibt die drei Alphabete A₁, A₂, A₃ in Dezimalschreibweise wieder, während Fig. 4 die gleichen Alphabete mit ihren positiven und negativen Dezimalziffern in einer für die Schaltungsverknüpfung verschlüsselten binären Schreibweise zeigt.

Die jeweilige Auswahl aus den drei Alphabeten A.. A₂, A₃ wird durch den Wert der jedem übertragenen Codewort nachfolgenden Zahl N bestimmt. Das Alphabet A _t wird bei einem Wert von 0 oder 1 für N, das Alphabet A^ bei einem Wert von 2 oder 3 und das Alphabet A₃ bei einem Wert von 4 oder 5 ausgewählt.

Bei der folgenden Erläuterung des Ausführungsbeispiels wird eine Impulsfolge α (ι) gemäß F i g. 3 a, die der codierten Impulsfolge b (t) nach F i g. 3 b entspricht, vorausgesetzt.

Die ersten vier Binärziffern der Signalfunktion a (t) seien 0, 0, 0, 1. In der Annahme, daß der erste Wert von N gleich 0 ist, ergibt sich die Auswahl des Alphabetes A₁, und das den vier Binärziffern 0001 zugeordnete Wort hat nach der Dezimalschreibweise der F i g. 2 die Konfiguration 3, — 2.

Das codierte Signal entspricht dann der Darstellung in Fig. 3b. Die Summe der Ziffern dieses Codewortes ist +1. Wird diese Zahl dem Startwort von N, nämlich 0 zuaddiert, so ergibt sich für den Nachfolgewert N = \. Für die nächsten vier Impulse der F i g. 3 a, nämlich für die Binärziffern 1100, wird daher erneut das Alphabet A _t ausgewählt. Man erhält hierdurch in der Dezimalschreibweise der F i g. 2 die Konfiguration 1, — 1, so daß der nächste Code-Impuls und der neue Wert N = 1 erhalten wird. Verfolgt man diesen Algorithmus weiter, so ergibt sich als nächster Wert für N der Wert 4, und das Alphabet A₃ wird ausgewählt; der folgende Wert für N ist dann wieder 1.

In dem zur Durchführung dieser Codierung vorgesehenen Blockschaltbild der F i g. 5 ist SP ein üblicher Serien-Parallel-Wandler mit einem Eingang und vier Ausgängen. Dem Eingang «vird hierbei über eine Leitung 1 das vom Binär-Datengeber SO stammende, zu codierende Ausgangssignal zugeführt. Die an den Ausgängen erscheinenden Gruppen der vier Binärziffern werden über Leitungen 2, 3, 4, S einem die Codierung ausführenden logischen Netzwerk RCO zugeführt. Mit ACC ist ein an sich bekannter Binär-Speicher angedeutet, der die Ziffern der laufend anfallenden Codeworte abspeichert und sie nach Vorliegen des Speicherergebnisses dem logischen Netzwerk RCO über Leitungen 6, 7, 8 zuführt. Ein über Leitungen 9, 10, 11 dem Netzwerk RCO parallelgeschalteterDigital-Analog-WandlerCD.4 erhält über diese Leitungen die codierten Signale in binärer Form und gibt an seinem Ausgang 12 das in seiner Impulshöhe unterschiedliche Signal b (t) ab.

Mit R ist ein Zeitverzögerungskreis angedeutet,

welcher in Verbindung mit Fig. 7 näher erläutert wird.

Durch eine Zeitverzögerungsleitung T₄ wird an einem Synchronisationssignal eine Zeitverzögerung erzeugt, die dem 4-Perioden-Rhythmus des dem Signal α (ί) unterlegten Zeitimpulses entspricht.

In F i g. 6 sind f_v /₂... /_1B Verknüpfungsschaltkreise, die in ihrer Gesamtheit an die Leitungen 2, 3, 4, 5 parallel angeschlossen sind und hierüber die vier vom Wandler SP (F i g. 5) gelieferten Binärziffern erhalten. An ihren jeweiligen Ausgang erscheint die entsprechende Codeziffer.

Die Wirkungsweise dieser Verknüpfungsschaltkreise ergibt sich an Hand der Booleschen Gleichungen. Sie läßt sich aus der Tabelle der F i g. 4 ableiten, in der unterhalb der Grundlinie jeder Spalte derjenige Schaltkreis eingezeichnet ist, der an seinem Ausgang die Binärziffern dieser Spalte liefert. So erscheint beispielsweise für die am Eingang des logischen Netzwerkes RCO auftretende Zifferngruppe 1010 am Ausgang des Verknüpfungsschaltkreises/, eine »0«, an /₂ eine 1, an /₃ eine 0, an /₄ eine 1, an /₅ eine 1, an /_e eine 0, an /₇ eine 0, an /₈ eine 1, an /_e eine 0, an /₁₀ eine 1, an /_u eine 1, an /₁₂ eine 0, an /₁₃ eine 1, an /_u eine 0, an /₁₅ eine 1, an /,„ eine 0, an /₁₇ eine 1, an /₁₈ eine 1.

Die Verarbeitung der genannten Booleschen Gleichungen gehört zur bekannten Schaltungstechnik logischer Schaltkreise. An Hand eines Beispiels soll lediglich die Steuerungsfunktion des Netzwerkes/,, erläutert werden, wobei a„ die Binärziffer auf der Leitung 2 (Fig. 5), α, die Binärziffer auf der Leitung 3, a₂ die Binärziffer auf der Leitung 4, a₃ die Binärziffer auf der Leitung S bedeutet.

Die Gleichung lautet:

h\ ⁼ Va₁-H₃+ O₁ -O₂- a₃ + ä₀- a,- ö₃ + α, ·α₂· α₃

worin die jeweilige Setzung des Punktes, des Plus- und Minuszeichens für die logischen Funktionen »UND«, »ODER« bzw. »NEIN« stehen.

In Fig. 6 bedeutet weiterhin 5 einen logischen Kreis, der über die Leitungen 6, 7, 8 die Signale vom Speicher ACC (Fig. 5) zugeführt erhält und über .Ausgänge zwei Signale J₁ und J₂ abgibt, deren Konfiguration sich aus jedem der Alphabete Α_νΑ₂,Α_Λ ergibt, sich aber auf den Schaltungsaufbau dieses logischen Kreises nicht auswirkt.

So kann beispielsweise die Konfiguration »0, 1« das Alphabet A,, die Konfiguration »1,0« das Alphabet A₂ und die Konfiguration »1, 1« das Alphabet A _s identifizieren, je nachdem, welche Zuordnung zwischen Konfiguration und Alphabet einmal bestimmt worden ist.

D₁, O₂. ..D_B sind elektronische Schalter, die je nach der Konfiguration S₁, S₂ einen der drei Eingänge 13,14,15 öffnen.

Die Ausgangsleitungen 17, 18 jeweils zweier aufeinanderfolgender Schalter D,, D₂... D_t führen zu drei weiteren elektronischen Schaltern G₁, G₂, G₃, die beim Vorliegen eines Tastsignals an einer mit ihnen verbundenen Leitung 16 nacheinander und in zyklischer Reihenfolge eine der beiden Leitungen 17,18 öffnen.

F i g. 7 veranschaulicht ein Impulsspektrum der im VerzögerungskreisR (Fig. 5) verarbeiteten Zeitimpulse. Hierin bedeutet r, die Synchronisierfolge, die in Anzahl und Phase mit dem Signal a(t) in F i g. 1 übereinstimmt. r₂ und r₃ sind zwei Synchronisierfolgen, die in bezug auf die Impulsfolge von r, das Verhältnis 1:4 bzw. 1: 2 haben. r₄ bedeutet die Folge von Halteimpulsen mit der gleichen Frequenz wie die der Impulsfolge r₃.

Die Schaltung arbeitet wie folgt:
Mittels eines geeigneten Löschknopfes AZ (F i g. 5) wird zunächst ein gegebenenfalls noch vorhandener

ίο Inhalt des Speichers A CC gelöscht, so daß N = O wird. Gleichzeitig wird der logische Kreis S derart voreingestellt, daß an seinen Ausgängen die dem Alphabet A₁ zugeordneten Signale J₁, S₂ erscheinen. Zu diesem Zweck wird die Übertragung der Synchronisier-Impulsfolge r_t herbeigeführt, die in Anzahl und Phase mit dem vom Binär-Datengeber SO erzeugten Signale a (<) übereinstimmen.

Die Impulsfolge r, wird sodann im Zeitverzögerungskreis R aufbereitet, so daß an seinen Ausgängen

so die Impulsfolgen r₂, r₃ und r₄ entstehen.

Die auf der Leitung 1 am Wandler SP eintreffenden Signale α (ί) werden dort in Gruppen von vier Binärziffern umgewandelt. Sobald auf der zum Wandler SP führenden Leitung 19 das Zeitsignal der Impulsfolge r₂ auftritt, werden diese Binärziffern parallel auf den Leitungen 2, 3, 4, 5 dem Netzwerk RCO zugeführt. Gleichzeitig steuert das Zeitsignal r₂ die Aufnahme des auf den Leitungen 6, 7, 8 in binärer Form befindlichen jeweiligen Wertes für N, der vom logisehen Kreis S in die Signale J₁ und J₂ umgewandelt wird.

Die vier Binärziffern werden von den Verknüpfungsschaltkreisen /,, /₂... /_1H verarbeitet: an jedem Ausgang dieser Schaltkreise erscheint diejenige Binärziffer, wie sie in Abhängigkeit von der Binärzifferngruppe am Eingang (1. Spalte der Tabelle in Fig. 4) in der zugehörigen Reihe der Tabelle in F i g. 4 vorliegt.

Mittels der als Steuersignale umgewandelten Signale J₁ und J₂ wählen die Schalter D₁^-D₆ einen der Eingänge 13, 14, 15 aus, nämlich denjenigen, der hinsichtlich seiner dem Alphabet zugeordneten Ziffernwerte mit der Konfiguration der Signale J₁, j„ übereinstimmt.

Die das erste Wort des ausgewählten Alphabetes repräsentierenden drei Binärziffern erscheinen auf den Leitungen 17; die das zweite Wort dieses Alphabets repräsentierenden drei Binärziffern kommen auf die Leitung 18.

Das Zeitsignal der Impulsfolge r₄ schaltet sodann über die Schalter G das erste auf der Leitung 17 liegende Signal und anschließend das zweite auf dei Leitung 18 liegende Signal durch. Auf den Ausgängen 11, 10, 9 dieser Schalter befinden sich demnach parallel die drei Binärziffern, die das erste Codewon wiedergeben, und anschließend drei Binärziffern, die das zweite Codewort wiedergeben.

Diese Ziffernfolge wird dann über Leitungen 21 22, 23 (F i g. 5) dem Digital-Analog-Wandler CD/ und gleichzeitig über die Leitungen 24, 25, 26 zun Speicher ACC zurückgeführt

Die im Digital-Analog-Wandler umgewandeitel Ziffern werden mit der Impulsfolge r„ über die Lei rung 12 zur Übertragung gegeben. Die Zeitimpuls dieser Impulsfolge werden dabei über eine Leitung! eingegeben. Gleichzeitig werden diese Ziffern ii Speicher ACC durch die gleichen auf der Leitung 2 eingegebenen Impulse abgespeichert und bilden de

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neuen Wert für N, der, wie zuvor beschrieben, über die Leitungen 6, 7, 8 aufgenommen wird.

Das auf der Leitung 27 und 28 liegende Zeitsignal der Impulsfolge r₃ hat hierbei zuvor die Zeitverzögerungsleitung T₄ durchlaufen und ist um vier Perioden

verzögert worden, um zu verhindern, daß der Digital-Analog-Wandler CDA als auch der Speicher ACC in der hierfür zur Verfügung stehenden Zeit schon zu Beginn der Übertragung die erste Gruppe der vier Binärziffern a (f) aufbereitet.

Hierzu 4 Blatt Zeichnungen

909519/322

Claims

Patentansprüche:

1. Schaltungsanordnung für die nichtlineare Umwandlung von digitalen Binärziffern in digitale Signale mit unterschiedlichen Impulshöben (Multilevel-Signale), dadurch gekennzeichnet, daß ein logisches Netzwerk (RCO) vorgesehen ist, das für jede Gruppe von vier Binärziffern des zur Übertragung gelangenden Signals auf Grund der zuvor in einem Speicher (ACC) insgesamt abgespeicherten Binärziffern von Codeworten eines von drei möglichen Code-Alphabeten auswählt, wobei jede Gruppe aus zwei Codeworten besteht, und an seinem Ausgang zwei Digitalsignale entstehen läßt, deren Impulshöhe maximal sieben verschiedene Stufen annehmen kann.

2. Schaltungsanordnung nach Anspruch I₇ dadurch gekennzeichnet, daß das logische Netzwerk (RCO) eine Mehrzahl von Verknüpfungsschaltkreisen (J₁ bis /₁₈) enthält, die in Übereinstimmung mit den Binärzifferngruppen der erzeugten Signale alle Ziffern der Codeworte der drei Alphabete den jeweiligen Binärzifferngruppen zuordnet, daß eine erste Gruppe von elektronischen Schaltern (D₁ bis D₆) nachgeschaltet ist, die aus den erzeugten Codeziffern auswählt und auf Grund der zuvor insgesamt abgespeicherten Codeziffern die ausgewählten Ziffern einem der Alphabete zuordnet, und daß der ersten Gruppe eine zweite Gruppe von elektronischen Schaltern (G₁, G₂, G₃) nachgeschaltet ist, die parallel und nacheinander die von der ersten Gruppe von Schaltern (D₁ bis D₆) ausgewählten Codeworte zur Übertragung durchschaltet.

3. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der Speicher (ACC) nacheinander alle verarbeiteten Codeziffern abspeichert und einem logischen Kreis (S) zuführt, der die in binärer Form zugeführten Signale in eine dem jeweils zu verwendenden Alphabet zugeordnete binäre Konfiguration umwandelt.