DE2015498A1

DE2015498A1 - Verfahren zum Synchronisieren von Digitalsignalen und eine Anordnung zur Durchführung des Verfahrens

Info

Publication number: DE2015498A1
Application number: DE19702015498
Authority: DE
Inventors: Ulf Robert Oscarson Tyresö; Vollmer Herman Josef Burghardt Vendeslö; Lindbäck (Schweden). P H04m 11-04
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1969-03-26
Filing date: 1970-03-24
Publication date: 1970-11-05
Also published as: GB1299226A; CH538227A; DE2015498B2; NL7004187A; DE2015498C3; SE325597B; NO123042B; FR2040004A5; BE747907A; US3651263A

Description

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■ H

Telefonaktiebolaget LM Ericsson, Stockholm ~$2₃ Schweden

Verfahren zum Synchronisieren von Digitalsignalen und eine Anordnung zur Durchführung des Verfahrens.

Die vorliegende .Erfindung betrifft ein Verfahren und eine Vor-, richtung zum Synchronisieren von Blöcken von Digitaldaten bei der Informationsübertragung von einem Sender' zu einem Empfänger, bei welchem Verfahren ein zyklisch wiederholter Zählvorgang, dessen grösster Wert der Anzahl der Bit in dem Block.entspricht und der eine Parallel-Serien-Umwandlung auf der Senderseite und eine Parallel-Serien-Umwandlung auf der Empfängerseite steuert, auf der Sender- und auf der Empfängerseite gleichzeitig gestartet wird.

Wenn ein Block von Digitalsignalen,'z,B. Vokodersighale, übertragen wird, müssen zwei Synohronisationsbedlngungen erfüllt werden, Einerseits muse eine Blt-Synchronisatlon durchgeführt werden, d.h. die binären Signale sollen miteinander sowohl auf der Sender-

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als auch auf der Empfängerseite in Synchronismus sein. Andererseits muss auch eine ßlocksynchronisation durchgeführt werden, d.h. es muss Synchronismus bestehen zwischen den Signalen, die während ein und derselben Signalabtastung auftreten, dem sogenannten Block. Die Bitsynchronisation wird in der Datenübertragungseinrichtung sichergestellt und in diesem Zusammenhang nicht behandelt. Die Blocksynchronisation hat jedoch in der Endeinrichtung stattzufinden und muss sowohl für 4-Draht-Verbindungen als auch für 2-Draht-Verbindungen zuverlässig sein. Bei einer 4-Draht -Verbindung kann eine Bestätigung der Synchronisation leicht erzielt werden durch Verwendung einer geschlossenen Schleife. Bei einer 2-Draht-Verbindung ist jedoch ein RUckmeldungskanal in der Datenübertragungseinrichtung erforderlich zur Bestätigung der Synchronisation. Diese Forderung kann Schwierigkeiten bei schlechten Ubertragungsverbindungen hervorrufen neben der Tatsache, dass sie auch besondere Datenmodems notwendig macht.

Ziele der Erfindung sind ein Verfahren zur Blocksynchronisation, mit dessen Hilfe die zusätzliche Einrichtung gespart wird und dLe Synchronisation bei einer üblichen 2-Draht-Verbindung vorgenommen werden kann, und eine Anordnung zur Durchführung des Verfahrens.

Das Verfahren beruht auf der Tatsache, dass Pausen in den übertragenen Signalen ( kontinuierliche Sprache enthält z.B. mindestens 30 % Pausen von mehr als 30ms ) verwendet werden können zur Erkennung eines Synchronisationssignals, welches kontinuierlich den Digitalsignalen überlagert ist. DasVerfahren gemäss der Erfindung wird in dem Kennzeichnungstell des Patentanspruches bestimmt.

Die ErfLndung wird genauer anhand einer Ausführungsform unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, in denen

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Pig. 1 in Form eines Blockdiagramms ein System zum Senden von

Vokodersignalen zeigt, bei dem die Blocksynchronisation ' ■ gemäss der Erfindung angewendet wird, und die

Fig. 2 ein genaueres Diagramm des Empfängerteiles der Synchronisations anordnung zeigt.

In Fig. X kennzeichnet S den Senderteil und E den Empfängerteil in einem Vokodersystem, welches von bekannter Type sein kann, z.B. ein System, wie es in der schwedischen Patentschrift 222 990 beschrieben wird. In dieser bekannten Anordnung werden Blocke von 60 Bit übertragen, die Parameter enthalten, sodass auf der Empfängerseite eine Anzahl von Amplitudenwerten in dem Sprachspektrum rekonstruiert werden kann, das zur gleichen Zeit auf der Senderseite abgetastet wird. Je eine Zählkette WS und WR ist auf der Sender- sowie auf der Empfängerseite angeordnet, wobei diese Ketten gleichzeitig weitergeschaltet werden, um gleichzeitig und der Reihe nach Schaltungen zu aktivieren, die einander auf der Sender- und auf der Empfängerseite entsprechen. Diese Zahlketten müssen synchron miteinander laufen, damit die seriell an- _; kommenden Binärwerte auf ihre entsprechenden Schaltungen gegeben werden, da anderseits das Originalsignal nicht wiederhergestellt werden kann. Mit anderen Worten, die Zählketten müssengleichzeitig starten. .

Die digitalisierten Vokodersignale werden gemäss der Erfindung in einer EXKLUSIV-ODEH-Schaltung EES mit einer Reihe von Binärimpulsen kombiniert, die von einem Code-Generator KGS erhalten wird. Dieser letztgenannte Generator erzeugt eine zyklisch wiederholte Impulsfolge, die in der weiteren Beschreibung als Synchronisierungßwort bezeichnet wird und aus einer Anzahl von Binsen und Nullen in einer solchen Kombination besteht, die die Wahrscheinlichkeit herabsetzt, dass eine entsprechende Bitfolge zufällig in den Vokodersignalen auftritt.

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Als Code-Generator kann eine an sich bekannte Zählkette verwendet werden, die z.B. aus sog. J-K-Flipflops besteht. Gemäss dem Beispiel besteht das Synchronisierungswort aus 15 Bit, die das Muster 000010100110111 bilden, aber es kann auch irgendein anderes willkürliches Muster gewählt werden durch geeignete Verbindung der Zählkettenstufen, wie später beschrieben werden wird. Gemäss dem Beispiel wird das Aussenden des Synchronisierungswortes nicht gleichzeitig mit dem Beginn eines Blockes gestartet, sondern erst nachdem das 15. Bit des Blockes ausgesandt worden ist aufgrund einer gewissen Unsicherheit in den ersten Bit zu Bg inn jedes Blokkes. Dies wird in Fig. 1 mit der Verbindung zwischen dem Ausgang Nr. 16 der Zählkette WC und dem Starteingang des Code-Generators KGS symbolisiert. Wenn die Zählkette WS ihren Endwert, z.B. 60, erreicht hat und auf Null gesetzt wird, dann wird der Code-Generator gleichzeitig auf Null gesetzt, und er startet erneut, wenn die Zählkette die Stellung 16 erreicht hat.

Das kombinierte Digitalsignal wird vom Sender S zum Empfänger R übertrgen und in die originalen digitalen Vokodersignale umgewandelt, indem in einem Code-Generator gleicher Type wie KGS die gleiche Impulsfolge wie auf der Senderseite erzeugt wird, und indem eine weitere EXKLUSIV-ODER-Operation in der EXKLUSIV-ODER-Schaltung EER durchgeführt wird. Der Code-Generator KGR wird auf die gleiche Weise von der· Zählkette WR des Empfängers gesteuert, wie der Code-General or K(JS von der Zählkette WS, mit anderen Worten, er wird in der 16. Bi ti?teilung gestartet und in der 60. Bitstellung c:Ul NuJ.l i-:r:"( ι zi . Während der err ton 15 Bit, bei denen das Synchroni ni*.-i Ui)(V·Κ( τΊ; weder auf der Sander- noch auf der Empl angci-noi te? >;}; <? iu j )jt, führ 1. di c EXKLU.S 1 V-ODEH-Operation se Ib^tvej'£^;UJn<üioh .u leinn -'ud^rung '-^r Digitalsignale .

Die !u.dtn^urij·; υ) K' > (Mi; -'in ra\:ollunp.- Λνΐ· Vokoder^ignale auf ii<:r Empl'iiuty.i-i-.r-.iij Ul, i'i, r- dU> ZaIiIk(It(H WS und WR gleichzeitig nur Hall ^(ii;<t,t ucnku' und t nfol^euc atu. η auch die Synchroni;? i errui"){> ..^r5Worto ;;;>·υ· jü-ct! f-]·;■■ ί hoincn, Diir. wir-d ßcm-'if;r> uev ],ri'1ihiunp₃

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dadurch erreicht, dass ein Signal, welchesdie Zählkette WR des Empfängers auf O setzt, erzeugt wird,wenn eine bestimmte Anzahl von -SynchronisierungswortBn, z.B. im Fall eines Blockes von 60 Bit drei Synchronisierungsworte, empfangen wurde, d.h. zwischen dem 16. und dem 60. Bit. Wenn die Datengeschwindigkeit l800 Baud und 46 Bit/Abtastung beträgt, wird das Synchronisierungswort zweimal hintereinander zwischen dem 16. und dem 46. Bit des Blockes gesandt, und die Bedingung für das Nullsetzen der Zählkette WR ist die, dass das Synehronisierungswort zweimal hintereinander erkannt worden ist. Wenn die Datengeschwindigkeit 1200 Baud und ^O Bit/Abtastung beträgt, dann wird das Synchronisierungswort einmal zwischen dem l6.' und dem 30· Bit gesandt, unddie Bedingung für das Nullsetzsignal ist.die, dass das Synchronisierungswort zweimal mit einer Pause von 15 Bit zwischen den Worten erkannt wurde. Die Arbeitsweise der Anordnung wird beschrieben unter Verwendung der oben genannten Datengeschwindigkeiten und mit 15 Bit-Synchronisierungsworten, doch ist offensichtlich, dass willkürliche, geeignete Blocklängen mit einer geeigneten Länge des Synchronisierungswortes, die gemäss den Blocklängen gewählt wird, verwendet werden können.

Wie zur Einleitung erwähnt wurde, kann als sicher angenommen werden, dass kontinuierliche Spraehe mindestens JO % Pausen enthält, die langer als jJO ms sind. Damit werden während dieser Pausen nur die Codeimpulse empfangen und kein Vokodersignal. Der Empfänger enthält ein SchlebereglsterSKR, auf das die vom Sender erhaltenen Signale seriell gegeben werden, unabhängig davon, ob sie aus dem Vokodersignal allein, aus dem mit dem Synchronisierungsoode kombinierten Vokodersignal oder aus dem Synchronislerungseode allein bestehen. Das Schieberegister SKR enthält 15 Stufen, und es ist/ leicht zu sehen, dass es während einer Sprechpause mehrmals hintereinander auftreten kann, dass das Synchroniaterungswort im Schiebe^ register aufgezeichnet wird* Das Schieberegister 1st mit einem Schwell^ndefcektor T über eine Widerstandsmatrix- MM verbunden, die

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auf solche Weise aufgebaut ist, dass der Schwellendetektor jedesmal dann aktiviert wird, wenn das Schieberegister das Synchronisierungswort enthält, wie in Verbindung mit Pig. 2 beschrieben werden wird. SM kennzeichnet eine logische ZählscbaLtung,die bei Aktivierung des Schwellendetektors T ein Aktivierungssignal erhält und zählt, wie oft das Synchronisierungswort empfangen wurde. Wenn die logische Schaltung festgestellt hat, dass die für die entsprechende Datenübertragungsgeschwindigkeit gewählte Anzahl von Synchronisierungsworten (z.B. 2 oder 3 ) empfangen worden ist, sendet sie ein Nullsetzsignal an die Zählkette WR als Zeichen dafür, dass ein neuer Block gestartet werden soll und dementsprechend das Zählen von der Nullstellung aus begonnen werden muss. Wenn die Zählkette WR die Stellung 16 erreicht hat, empfängt der Code-Generator KGR ein Startsignal und erzeugt eine Impulsfolge entsprechend dem Synchroniäerungswort, bis er beim Nullsetzen der Zählkette WR angehalten wird.

Pig. 2 zeigt den Empfängerteil der Synchronisierungsanordnung in genaueren Einzelheiten. Der Code-Generator KGR,der identisch ist mit dem Code-Generator KGS des Senders, besteht aus einem Schieberegister mit vier sog. J-K-Flipflops, die jeweils zwei Eingänge J und K undzwei Ausgänge aufweisen, einen 1-Ausgang Q und einen O-Ausgang Q. Der Q-Ausgang jeder Stufe ist mit dem J-Eingang der folgenden Stufe und der ζ-Ausgang jeder Stufe mit dem K-EIngang der folgenden Stufe verbunden, während der Q-Ausgang der letzten Stufe wieder mit beiden Eingängen J und K der ersten Stufe verbunden ist. Alle Stufen werden parallel mit Taktimpulsen beliefert, wie es bei J-K-Schaltungen bekannt ist: wenn der J-Eingang ein 1-Signal und der K-Elngang ein O-Slgnal erhalten, dann nimmt die Schaltung die 1-Stellung ein oder behält sie beL, d.h. der Ausgang Q hat ein 1-SLgnal und der Ausgang Q ein O-Slgnal;

wenn der J-Eingang ein O-Ülgnal und der K-Eingang ein 1-Signal erhalten, dann nimmt die Schaltung die O-Stellung ein oder behält βU beL, a.h. iler Ausgang Q hafc ein 0-aignal und der Ausgang Q

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ein !»Signal;

wenn beide Eingänge J und K ein 0-Signal empfangen, dann behält die Schaltung ihre Lage beim nächsten Taktimpuls/ und schliess-

wenn beide Eingänge J und K ein 1-Signal empfangen, dann ändert die Schaltung ihre Lage bei jedem empfangenen Taktimpuls.

Es ist leicht zu sehen, dass durch die Verbindung der Stufen des Schieberegisters gemäss FIg, 2 eine Impulsfolge der Form 0000101 00110111 mit der Wiederholfrequenz* 15 am Q,-.;usgang der letzten · Stufe erhalten wird.

Die EXKLUSIV-ODER-Schaltung EER, die mit der Schaltung EES identisch ist, besteht aus vier UND-NICHT-Schaltungen K,L,M und N in einer bekannten" Weise und erhält einerseits das empfangene kombinierte Signal und andererseits das Signal der Ausgänge Q und Q der letzten Stufe des Schieberegisters KGR. In der Rücksetzstellung des Schieberegisters wird demnach am Ausgang der Schaltung · EER das Vokodersignal direkt oder, wenn das Schieberegister arbeitet, das dekodierte originale Vokodersignal erhalten.

Das Schieberegister SKR besteht in gleicher Weise wie das' Schieberegister KGR aus J~K-Flipflops, wie in"Fig. 2 gezeigt wird, besitzt jedoch 15 Stufen, um ein Synchronisierungswort speichern zu können. Die empfangenen Vokodersignale werden auf die Eingänge J und K der ersten Stufe des Schieberegisters gegeben, auf den Eingang J direkt und auf den Eingang K über einen Inverter Z, sodass beim Auftreten eines Taktimpulses die bistabile Schaltung einen Zustand entsprechend dem empfangenen Binärsignal einnimmt. Gleichzeitig wird die Binärinformation von jeder Stufe zur folgenden Stufe übertragen, sodass während einer Sprechpause nach einer Anzahl von Taktimpulsen die Binärinformation in den Flipflops dem Synchronisierungswort entspricht«

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Die Widerstandsmatrix MM besteht aus 15 Widerständen RI-RI5, die parallel verbunden sind mit einem 1-Ausgang oder mit einem O-Ausgang aller Binärstufen, wobei die Ausgänge so gewählt sind, dass, wenn das Synchronisierungswort im Schieberegister aufgezeichnet ist, alle Widerstände mit der gleichen Spannung definierten Wertes verbunden sind, wodurch der Spannungsabfall am Verbindungspunkt der Widerstände am niedrigsten wird, mit anderen »vorten, es wird eine Spannung erhalten, die einen bestimmten Grenzwert überschreitet.

In Fig. 2 werden der Einfachheit halber nur die ersten vier und die letzten drei Stufen des Schieberegisters und die zugehörigen Widerstände R1-R4 bzw. RI3-RI5 gezeigt, doch es ist zu sehen, dass in Übereinstimmung mit dem Wortmuster 000010100110111 Rl-RJ mit dem 1-Ausgang ihrer entsprechenden Stufen und R4, RI3-RI5 mit den 0-Ausgängen ihrer Stufen verbunden sind. Eine gewisse Fehlergrenze beim Abtasten des synchronen Wortes kann erlaubt sein, z.B. etwa 7 %, was bedeutet, dass die vorgeschriebene Spannungsgrenze am Verbindungspunkt der Widerstände schon dann erreicht wird, wenn der Zustand von 14 Stufen dem dann existierenden Zustand entspricht, wenn das Synchronisierungswort aufgezeichnet wurde.

Wenn der vorgeschriebene Spannungswert erreicht wird am Verbindungspunkt der Widerstände, dann spricht ein Schwellendetektor T an und liefert einen Impuls an die Zählschaltung SM, die die Anzahl der empfangenen Synchronisierungsworte zählen soll. Beim ersten Impuls wird das Flipflop A in der aus drei Flipflops bestehenden Gruppe auf 1 gesetzt. Dadurch wird ein Zähler RK in der Zählschaltung gestartet, der¹ aus fünf binären Zählstufen D,E,F,G und H besteht und durch die Taktimpulse weitergeschaltet wird. Die Ausgänge der Zählstufen sind mit einer Anzahl UND-Schaltungen LA, LB, LC und LD verbunden. Die kontinuierliche Arbeitsweise der Anordnung wird In Verbindung mit der Synchronisation von Vokoderslgnalen bei drei verschiedenen Datenübertragungsgeschwindigkeiten beschrieben.

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2400 Baud und eine Blocklänge von 60 Bit

Wenn der Zähler RK in die Stellung OHIO geschaltet worden ist, dann wird die UND-Schaltung LB aktiviert, deren Eingänge von den Ausgängen der Zählerstufen gebildet werden, falls eine weitere Bedingung zur"Aktivierung erfüllt ist, nämlich dass ein neues Aktivierungssignal vom Schwellendetektor erhalten wird. Dies,ist ein Zeichen dafür, dass das Synchronisierungswort zum zweiten Mal empfangen worden ist, und das Ausgangssignal von LB setzt das Flipflop B auf 1. Das Zählen wird fortgesetzt, und wenn der Zähler RK die Stellung 30 erreicht, dann wird das Wort 11101 erhalten, welches eine der Bedingungen für die Und-Schaltung LC ist, deren Eingänge mit den Zählerstufen verbunden sind. Eine zweite Bedingung ist auch, dass gleichzeitig ein Aktivierungssignal von dem Schwellendetektor T erhalten wird als ein Zeichen dafür, dass das Synchronisierungswort zum dritten Mal empfangen wurde. Das Ausgangssignal der UND-Schaltung LC setzt das Flipflop C auf 1, wodurch ein Steuersignal über die logische Schaltung LG auf eine monostabile Kippstufe EV gegeben wird, die einen Nullsetzimpuls an die Zählkette WR ( in Fig. 2 nicht gezeigt ) liefert, so dass diese ihre Zählperiode von 6o Bit startet. Wenn der Zähler RK die Stellung 32 erreicht hat, d.h. Hill, werden die Flipflops A, B, und C über die UND-Schaltung LA und die ODER-Schaltung EA auf Null gesetzt, wobei die Eingänge der UND-Schaltung LA mit dem Zähler RK verbunden sind. Durch das Nullsetzen des Flipflops A wird der Zähler:HWE in seiner Nullstellung angehalten.

Wenn nur zwei Synchronisierungsworte empfangen wurden und kein drittes Wort angekommen ist, wird vom Ausgang der UND-Schaltung LC kein Signal erhalten, und das Flipflop C wird nbht auf 1 gesetzt. Dementsprechend wird die monostabile Kippstufe EV nicht getriggert, und die Flipflops A und B werden auf Null gesetzt, wenn der Zähler RK die Stellung 32 erreicht hat, wodurch der Zähler in seiner Nullstellung angehalten wird.

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Wenn nur ein Synchronisierungswort erhalten wird, dann liegt der Unterschied darin, dass die UND-Schaltung LB nicht geöffnet werden kann, da sie kein einem weiteren Synchronisierungswort entsprechendes Aktivierungssignal vom Schwellendetektor erhält. Wenn nach zwei weiteren Zählstufen der Zähler die Stellung 17 erreicht, d.h. 10000, wird die UND-Schaltung LD einerseits durch das Signal von der Stufe H und andererseits durch das Signal, das dem Nullzustand des entsprechenden Flipflops B entspricht ( über den Inverter LE ), geöffnet, und über die ODER-Schaltung EA wird das Flipflop A wie im vorangegangenen Fall auf Null gesetzt.

1800 Baud und eine Blocklänge von 46 Bit

In diesem Fall muss das Synchronisierungswort zweimal hintereinander identifiziert werden. Bis der Zähler RK in die Stellung 15 geschaltet worden ist, istdie Arbeitsweise gleich der oben beschriebenen. Aufgrund der Umschaltung auf l800 Baud wird jetzt jedoch der Eingang des Inverters AK in der logischen Schaltung LQ aktiviere, ao dass beim Empfang des anderen Signals von T das Flipflop B auf 1 gesetzt wird, die monostabile Kippstufe EV über die UND-Schaltungen AN und AM getriggert wird und die Zählkette RW auf Null gesetzt wird. Wenn der Zähler RK die Stellung 32 erreicht, geschieht die Nullsetzung wie im oben beschriebenen Fall.

Wenn nur ein Synchronisierungswort erhalten wird, ist der Vorgang genau der gleiche wie der, der im Zusammenhang mit 2400 Baud beschrieben wurde.

1200 Baud und eine Blocklänge von 30 Bit

In diesem Fall muss das Synchronisierungswort zweimal mit einer Pause von 15 Bit zwischen den Worten Identifiziert werden. Der Zähler RK wird mit dem ersten Signal vom Schwellendetektor T wie

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in den vorangehenden Fällen gestartet. Da ein neues Synchronisierungswort nicht ausgesandt wurde, kann das _:Flipflop B nicht durch ,das Signal vom Schwellendetektor T auf 1 gesetzt werden. Wenn der Zähler die Stellung IJ erreicht, wird das Nullsetzen des Flipflops A dadurch verhindert, dass der dritte Eingang der UND-Schaltung L)? keinerlei Signal empfängt und der Ausgang nicht aktiviert wird. Der Zähler zählt vielter, und wenn er die Stellung J>Q erreicht hat, 4ann wird das Gatter LG geöffnet, das Flipflop G wird auf 1 gesetzt und die monostabile Kippstufe EV wird getriggert. Wenn der Zähler die Stellung J>2. erreicht iiat, werden das Flipflop A und der Zähler auf Null gesetzt* - '

Wenn nur ein Wort erhalten wird, d.h. wenn der Zähler die Stellung JO erreicht hat, wird kein Signal vom Schwellendetektor T erhalten, der Zustand des Flipflops C wird nicht verändert und die monostabile Kippstufe EV wird nicht getriggert. Die Rücksetzung findet In der Stellung 32 des Zählers wie oben statt.

Die Erfindung ist selbstverständlich nicht auf ein Vokodersystem gemäss der Ausführungsform begrenzt, sondern kann mit irgendeinem System zur Übertragung von Digitalsignalen verwendet werden.

- Patentansprüche -

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Claims

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Patentansprüche :

Verfahren zum Synchronisieren von Blöcken von Digitalsignalen bei der Informationsübertragung von einem Sender zu einem Empfänger, bei welchem Verfahren ein zyklisch wiederholter Zählvorgang, dessen grösster Wert der Anzahl der Bit in dem Block entspricht und der eine Parallel-Serien-Umwandlung auf der .-ender- und auf der Empiängerseite steuert, auf der Sender- und aui der Empfängerseite gleichzeitig gestartet wird, dadurch gekennzeichnet, dass während der Übertragung auf ■ der S^näer- ;:ov,'ifj auf der Empfängersei te- ein zyklisch wiederholtes Synchroni 3 Jerur-^swort erzeugt wird, das gemäss einer h>;- Ijnimten Regel aus Einsen und Nullen besteht und dessen L£n£.f; so if-t, das.3 ei-i in dem Block mindestens zweimal cuthaJt(~r> 2('iii 1.ϊΓ.η, wobei i;«?r Deginn do? !'locker mit dem i-j . {j.lii-i '-Ui'-r "ynt.'lj.¹·'l.i ni <-r uijuEKoit es; :;uraiir;ie!'j< h i ] t., dass aie Vv ο i ■ ι - ic ι · i -ifi'"' ι -^: ι,. '--U- -i'\i' vier >^n(U;if' .1 ie 'iter iugert.- werden, vj diiicii f.-i-j i.'ci :>--j'··..·-j-te:- I;j £. i trj J.s.i giicil erhalten wii'd, ui<o 31»! ο..·-.) y.ivji ^i:; ' ■:-'-<■ ' Io di'F;---Jlifc .^c-,\ lichr ->.-r]:.: t οι t.ingswi rt crnuut doii !■-nri r.'ioi tür' ^igitaisif n-tlen überJag^rt wird., urt; dar, urepruii{.;.l iche li^.i^ol.^igna I wiederherzustellen, und dast «in··! An^alij ^in'irv-iuhnit-ers in deii! empfangenen Signal entsprechend der Lange «;{;.'' fiync.hi'onieierungPwortfS kontinuierlich aui der Empf ängersei .te gc-fcpei chert wird, sodass in bectimmten Augenblicken wahrend Pausen, in denen das Synchronisierungswort

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allein auftritt, die im Empfänger gespeicherten Bit den Bit des Synehronisierungswortes entsprechen, dass die gespeicherten Worte identifiziert werden und immer dann, wenn die Identität des Synchronisierungswortes ermittelt wird, ein Aitivie rungssignal erzeugt wird, dass die Aktivierungssignale gezählt werden und nach dem Erreichen einer bestimmten Anzahl entsprechend der Anzahl der Synchronisierungsworte in dem Block ein Steuerimpuls erzeugt wird, der auf der Empfängerseite den Zählvorgang startet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Synchronisierungswort, dessen Beginn mit dem Beginn des Blockes zusammenfällt unterdrückt wird und die Erzeugung des Synchronisierungswortes erst gestartet wird, wenn der Zählvorgang einen Wert erreicht hat, der der Länge des Synchronisierungswortes entspricht.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass bei einer Blocklänge entsprechend der Länge von mindestens zwei Synchronlslerungsworten das erste dieser Worte unterdrückt wird und als Bedingung für das Auftreten eines Steuerimpulses das Auftreten von zwei Aktivierungsimpulsen mit einer Pause willkürlich bestimmter Länge gewählt wird.
4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet auf der Senderseite (S) durch einen Sender (VS), der in bekannter Welse Analogsignale in Digitalsignale umwandelt, eine ZählscHltung (WS), diedie übertragung der Digitalsignale in Blockform steuert und deren Anfangsstellung das Aussenden des ersten Bit des Blockes bestimmt, einen Code-Oenerator (KOi), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der Zählschaltung (WS) gesteuert wird, und durch eine Codierungsanordnung (EES), die das Synchronisierungswort den Digitalsignalen überlagert, und auf

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der Empfängerseite (R) durch einen Empfänger (VR) mit einer Zählschaltung (WR), die den Empfang der Blöcke steuert und deren Anfangsstellung dem ersten Bit des Blockes entspricht, einen Code-Generator (KGR), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der Zählschaltung (WR) im Empfänger gesteuert wird, und durch eine Decodiereinrichtung (EER), die das Synchronisierungswort dem erhaltenen kombinierten Signal überlagert, um das originale Digitalsignal wiederherzustellen» wobei der Empfänger weiterhin ein Register (SKR) zur kontinuierlichen Speicherung einer Anzahl seriell empfangener Digitalsignale, eine Vergleichsschaltung (ΜΜ,Τ), die die Summe einer Anzahl Signale, die von jeder'Registerstufe erhalten werden, mit einem bestimmten Wert, der der Summe dieser Signale entspricht, wenn das Register das Synchronisierungswort enthält, vergleicht und ein Aktivierungssignal bei Übereinstimmung liefert, und «Ine logische Zählschaltung (3M) enthält, die die Aktivierungasignale zählt und beim Erreichen der Zahl, die der Anzahl der zu dem Block gehörenden Syn~ chronisierungsworte entspricht, einen Steuerimpuls erzeugt, der auf die Zählechaltung (WR) gegeben wird und diese in ihr· Anfangestellung zurücksetzt.

Anordnung nach Anspruoh 4, dadurch gekennzeichnet, da·· dl· Vergleichsschaltung au· eine· Widerstandsnetzwerk (MM) «it einer Anzahl paralleler Zweige, die einzeln mit einem 0« bzw· mit einem 1-Auegang der Stufen des Registers (SKR) so verbunden sind, dass, wenn die Registerstufen in eine den Bit des Synchronisierungswortes entsprechende Lage gesetzt sind, all· Zweige Strom fUhren, und aus einem Sohwellendetektor (T) besteht, der mit dem Verbindungspunkt der Widerstandszweige verbunden ist und ein Aktivierungesignal liefert, wenn der Spannungsabfall durch die Parallelzweige seinen niedrigsten Wert hat.

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6· Anordnung nach Anspruch 4 und 5* dadurch gekennzeichnet, dass, die Zählschaltung (SM)_; einen Zähler (3RK), der gleichzeitig mit den Bit des Digitalsignals weitergeschaltet wird, ein Register, das aus bistabilen Stufen (A,B,C) besteht, und eine logische Schaltung (LA,IiB,LC,LD,Iß) enthält, die immer dann, wenn der Zähler einen Wert erreicht, der ein Vielfaches der Länge des Synchronisationswortes ist, ein Signal an das Register liefert·> um dort eine Zustandsänderung zu registrieren, vorausgesetzt, das Register empfängt gleichseitig ein willkürliches Signal von der Vergleichsschaltung (Τ.,ΜΜ), wo« bei die Zählsehaltung weiterhin eine Impulserzeügungsschaltung (EV) aufweist, die mit einer der Registerstufen (B,C) verbunden werden kann, um ein Steuersignal an die Zählsehaltung (WR) zu liefern, wenn die Registerstufe aktiviert ist.

7· Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Zählsehaltung eine Sperrschaltung (AL, AK, AM,· AN) enthält, die einstellbar ist, um die Impulserzeugungsvorrichtung (EV), mit einer gewählten Registerstufe (B,. C) zu verbinden.

Heipa./Br.

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