DE2813798B1 - Synchronisiereinrichtung fuer ein digitales UEbertragungssystem - Google Patents

Description

• Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß zur Durchführung einer Synchronisation von Sender und Empfänger vor einer Nutzsignalübertragung im Übertragungskanal wenigstens dem empfangsseitigen rückgekoppelten Schieberegister ein auf eine bestimmte Kombination von n aufeinanderfolgenden Bits einer Impulsmusterperiode ansprechender, die Synchronisation an seinem Ausgang anzeigender Zeichendekodierer zugeordnet ist, daß ferner die Steuerzählerschaltung für n+m Zählschritte mit m<2n ausgelegt ist, an deren Ende sie den Zeichendekodierer aktiviert und den Fehlerzähler deaktiviert und daß der Fehlerzähler im Zeitintervall der m Zählschritte die Steuerzählerschaltung dann in ihre Ausgangsstellung zurücksetzt, wenn die in diesem Zeitintervall gezählten Fehler die für eine einwandfreie Synchronisation maximal zulässige Anzahl küberschreiten.
• Der Erfindung liegt die Erkenntnis zugrunde, daß sich bei einem einmaligen Synchronisiervorgang des Empfängers auf den Sender, wie sie bei Simplexbetrieb erforderlich ist, eine einwandfreie Synchronisation auch unter Berücksichtigung von bei der Übertragung auftretenden Bitfehlern gewährleisten läßt, wenn dafür gesorgt wird, daß die Anzahl m der genannten Zählschritte erheblich kleiner als die Anzahl der Bits innerhalb einer Periode des das Synchronisiersignal darstellenden Impulsmusters gewählt wird.
• Zweckmäßig wird sendeseitig dem rückgekoppelten Schieberegister ebenfalls ein auf eine bestimmte Kombination von n aufeinanderfolgenden Bits einer Impulsperiode ansprechender Zeichendekodierer zugeordnet. Auf diese Weise ist es möglich, einen sendeseitigen Synchronisierimpuls zu erzeugen. Dieser Synchronisierimpuls kann gegebenenfalls dazu benutzt werden, auf der Sendeseite die Umschaltung zwischen dem Aussenden von Synchronisierinformation und Nutzinformation vorzunehmen, d. h. er kann als Startsignal für die Nutzsignalübertragung nach dem Synchronisierwort dienen.
• Besonders vorteilhaft gestalten sich die Verhältnisse, wenn die Zahl der Bits eine Periode eines Impulsmusters so groß gewählt ist, daß während eines solchen empfangsseitig ankommenden Impulsmusters notfalls mehrere Synchronisierversuche durchgeführt werden können. Mit anderen Worten ist es auf diese Weise möglich, auch dann mit großer Wahrscheinlichkeit eine einwandfreie Synchronisation des Empfängers zu erreichen, wenn die Störungen auf der Übertragungsstrecke so groß sind, daß mit mehr als einem Synchronisierversuch gerechnet werden muß, um zum gewünschten Ergebnis zu gelangen.
• Eine weitere vorteilhafte Ausgestaltung der Erfindung ist im Anspruch 4 angegeben.
• Anhand eines in der Zeichnung dargestellten Ausführungsbeispiels soll die Erfindung im folgenden noch näher erläutert werden. In der Zeichnung bedeutet Fig. 1 das Blockschaltbild für die sendeseitige Erzeugung des Synchronisiersignals, Fig. 2 das Blockschaltbild eines Ausführungsbeispiels einer empfangsseitigen Synchronisierschaltung.
• Die sendeseitige Einrichtung der Synchronisierschaltung nach F i g. 1 weist ein n-stufiges Schieberegister SR auf, da über das EXKLUSIV-ODER-Gatter EO so rückgekoppelt ist, daß eine pseudozufällige Pulsfolge mit einer maximalen Periodenlänge von 2n1 Bit erzeugt wird. Das Schieberegister SR erhält zum Zwecke einer bestimmten Startstellung ein Setzsignal SEund zur Fortschaltung der Schieberegisterstufen den Takt 7: Dem Schieberegister SR ist ferner der sendeseitige Zeichendekodierer DEs zugeordnet, der bei einer vorgegebenen Folge von n aufeinanderfolgenden Bits am Ausgang den sendeseitigen Synchronimpuls SPs abgibt. Das vom rückgekoppelten Schieberegister erzeugte Impulsmuster, das das zur Empfangsseite hin zu übertragende Synchronisiersignal SYNs darstellt, wird im Ausführungsbeispiel nach Fig 1 am rückgekoppelten Eingang des Schieberegisters abgenommen.
• Die empfangsseitige Synchronisierschaltung nach F i g. 2 weist ein gleiches rückgekoppeltes Schieberegister SR mit dem EXKLUSIV-ODER-Gatter EO auf, in dessen Rückkopplungszweig vor dem Eingang jedoch der Umschalter UM angeordnet ist. Der Umschalter UM verbindet den Eingang des Schieberegisters SR in der dargestellten Stellung mit dem empfangsseitig ankommenden Synchronisiersignal SYNe und schließt in der anderen nicht angegebenen Schaltstellung die Rückkopplungsschleife. Entsprechend der Sendeseite ist dem empfangsseitigen Schieberegister SR ebenfalls ein Zeichendekodierer DEe zugeordnet, dessen Ausgang mit dem einen Eingang des UND-Gatters U2 verbunden ist. Ferner weist die empfangsseitige Synchronisierschaltung die Steuerzählerschaltung STZ, den mittels eines EXKLUSIV-ODER-Gatter EO' realisierten Vergleicher mit dem ihm nachgeschalteten Fehlerzähler FZ, das UND-Gatter Ulund den Inverter I auf. Da Schieberegister SR, der empfangsseitige Zeichendekodierer DEe, die Steuerzählerschaltung STZ und der Fehlerzähler FZ werden entsprechend der Sendeseite ebenfalls mit dem Takt T versorgt. Die Steuerzählerschaltung STZ weist zwei Setzeingänge x und y auf. Dem Setzengang x wird ein Startimpuls SI zugeführt, der die empfangsseitige Synchronisierschaltung in die Lage versetzt, ab diesem Zeitpunkt in dem empfangenen Signal nach dem Synchronisierbitmuster zu suchen. Dieser Aktivierungsimpuls kann beispielsweise von der Sende-Empfangsumschaltung des Gerätes abgeleitet sein. Der Setzeingang y ist mit dem Ausgang des UND-Gatters Ul verbunden, dessen einer Eingang mit dem Ausgang des Fehlerzählers FZ und dessen anderen Eingang mit dem Ausgang der Steuerzählerschaltung STZ verbunden ist. Dieser Ausgang ist weiterhin über den Inverter I mit dem zweiten Eingang des UND-Gatters U2 verbunden. Der Fehlerzähler Dz hat ebenfalls einen Setzeingang z, der zusammen mit dem Steuereingang des Umschalters UM an den Steuerausgang v der Steuerzählerschaltung STZ angeschaltet ist Zum besseren Verständnis der empfangsseitigen Synchronisierschaltung nach F i g. 2 soll im folgenden ein Funktionsablauf kurz geschildert werden. Zu Beginn eines Synchronisierversuches wird die Steuerzählerschaltung STZ mittels des Startimpulses SI in ihrer Ausgangsstellung gebracht In dieser Stellung schaltet die Steuerzählerschaltung über ihren Steuerausgang v den Umschalter UM in die in Fig.2 angegebenen Stellung und bringt gleichzeitig über den Setzeingang z den Fehlerzähler FZin seine Ausgangsstellung, in der er so lange festgehalten wird, wie der Umschalter UM in der angegebenen Schaltstellung verharrt. Die Steuerzählerschaltung STZ beginnt nunmehr n Bits abzuzählen, und schaltet dann den Umschalter UM in seine andere Schaltstellung bei gleichzeitiger Freigabe des Fehlerzählers FZ Mit anderen Worten wurde während dieser n Bits das Schieberegister SR mit n ankommenden aufeinanderfolgenden Bits des Synchronisiersignals SYNe geladen. Mit der Umschaltung des Umschalters UM beginnt nunmehr das Schieberegister SR, ausgehend von dem Zustand in den es durch die ankommenden Impulse des Synchronisiersignals gebracht worden ist, im Rhythmus des Taktes T das von der Sendeseite übertragene Impulsmuster selbst fortlaufend zu erzeugen. Der Vergleicher in Gestalt des EXKLUSIV-ODER-Gatters EO' vergleicht nunmehr bitweise das ankommende Synchronisiersignal mit dem vom rückgekoppelten Schieberegister am Eingang erzeugten Impulsmuster und gibt über seinen Ausgang an den Fehlerzähler FZ immer dann einen Impuls ab, wenn ein ungleiches Ergebnis festgestellt wird. Diese Verfahrensweise wird, sofern die Anzahl der festgestellten Fehler eine vorgegebene maximale Anzahl k nicht übersteigt, für m Zählschritte durchgeführt. Am Ende von insgesamt n+m Zählschritten sperrt die Steuerzählerschaltung STZ über ihren Ausgang und das UND-Gatter U1 den Ausgang des Fehlerzählers hinsichtlich des Setzeingangs yund aktiviert gleichzeitig über den Inverter I das UND-Gatter U2, so daß ohne Rücksicht auf weitere Fehler im restlichen Teil der empfangenen Synchronisierinformation allein das empfangsseitige Schieberegister beim Erreichen der im Zeichendekodierer DEe definierten Bitkombination den Synchronisierimpuls SPe am Ausgang des UND-Gatters U2 bewirkt.
• Zählt der Fehlerzähler FZ im Zeitintervall der m Zählimpulse der Steuerzählerschaltung STZmehr als k Fehlerimpulse, dann setzt er mit dem Fehlerimpuls, k+ 1, über das UND-Gatter U1 und den Setzeingang y die Steuerzählerschaltung STZ in ihre Ausgangsstellung zurück. Damit wird erneut über den Steuerausgang vdie Umschaltung des Umschalters UM und die Rückstellung des Fehlerzählers FZund damit das erneute Laden des Schieberegisters SR veranlaßt Ein neuer Synchronisierversuch nimmt damit seinen Anfang.
• Die Anzahl der erforderlichen Zählschritte m ist abhängig von der zugelassenen Fehlerzahl k. Zum besseren Verständnis soll dieser Zusammenhang im folgenden noch an einer kurzen mathematischen Betrachtung erläutert werden.
• Im allgemeinen wird die erforderliche Länge eines Synchronisierzeichens durch die gewünschte Vortäuschungswahrscheinlichkeit bestimmt. Werden in einem Synchronisierzeichen von 1 Bit Länge keine Fehler zugelassen, so ergibt sich die Wahrscheinlichkeit, mit der diese Synchronisierzeichen aus einem Zufallstext vorgetäuscht wird, zu: pu=21 (I) Die Vortäuschungswahrscheinlichkeit bei Zulassen von kFehlern nimmt zu auf den Wert: Im speziellen Falle der vorgenannten Schaltung ist noch die Tatsache zu berücksichtigen, daß für das Zustandekommen einer - Synchronisation noch der fehlerfreie Empfang von n vorausgegangener Bits zur Einphasung des Synchronregisters notwendig ist.
• Die Vortäuschungswahrscheinlichkeit setzt sich wie folgt zusammen: Bei veränderter Vortäuschungswahrscheinlichkeit gegenüber dem fehlerfreien Fall erhält man die auf k Fehler zu überprüfende Länge m des Synchronisierpatterns durch die Gegenüberstellung: Als Maß für die Wirksamkeit der angebotenen Schaltung kann die Erkennungswahrscheinlichkeit herangezogen werden. Diese Erkennungswahrscheinlichkeit ist bei einer bestimmten Fehlerquote PF gegeben durch: PE = PE.. PE (VI) PEn ist die Wahrscheinlichkeit, daß das Register mit n fehlerfreien Bits gefüllt wird.
• Perl ist die Erkennungswahrscheinlichkeit für den Teil m des Synchronisierpatterns, in welchem k Fehler zugelassen sind.
• Weil die Schaltung in der Lage ist, mehrere Füllversuche zu unternehmen (im Mittel z. B. a Versuche), wird der Faktor pEn in folgender Weise reduziert: PE = 1 - (1- pE.)a (VIII) Aus FormelVII ergibt sich beispielsweise ausgehend von einer auszuwertenden Länge der Synchronisierinformation n + m = 20 Bit mit n=6 und einer Fehlerquote von PF=IO-3 und k=O, 1, 2 und 3 die bei etwa gleichbleibender Vortäuschungswahrscheinlichkeit pv auszuwertende Länge m des Synchronisiermusters aus der im folgenden angegebenen Tabelle.
• k 0 1 2 3 n + m 20 26 31 35 m 14 20 25 29 Pvk 9,5 i0-1 6,1 10 5,8 10 9,0 10 7 Wie ferner die Formel Vlll zeigt, läßt sich die Erkennungswahrscheinlichkiet noch dadurch verbessern, daß während eines Synchronisiermusters zwei und mehr Synchronisierversuche durchgeführt werden können. Mit anderen Worten kann bei vorgegebener Erkennungswahrscheinlichkeit hierdurch die Zahl der maximal zulässigen Fehler erhöht werden.
• Zusammenfassung Es wird eine Synchronisierschaltung für ein digitales Übertragungssystem angegeben, bei dem sendeseitig und empfangsseitig ein gleiches rückgekoppeltes Schieberegister (SR, EO) zur Anwendung gelangt. Das sendeseitige rückgekoppelte Schieberegister erzeugt das das Synchronisierzeichen darstellende Impulsmuster, das empfangsseitig zunächst zum Setzen des hier vorgesehenen rückgekoppelten Schieberegisters verwendet wird. Anschließend wird der Rückkopplungskreis des empfangsseitigen Schieberegisters geschlossen und die ankommende Impulsfolge mit der nunmehr vom empfangsseitigen rückgekoppelten Schieberegister erzeugten Pulsfolge verglichen und die ermittelten Fehler in einem Fehlerzähler (FZ) aufsummiert Mittels einer Steuerzählerschaltung (STZ) wird die Übereinstimmung der Impulsmuster während einer vorgegebenen Anzahl von m Zählschritten überprüft und falls innerhalb dieses Zeichenintervalls der Fehlerzähler die zulässige maximale Anzahl Fehler k nicht überschreitet, der Ausgang eines dem Schieberegister zugeordneten Zeichendekodierers (DEe) zur Abgabe eines Synchronimpulses (SPe) freigegeben. Andernfalls wird die Steuerzählerschaltung über den Fehlerzähler in ihrer Ausgangsstellung zurückgestellt und ein neuer Synchronisierversuch gestartet.

Claims (4)

1. - Patentansprüche: 1. Synchronisiereinrichtung für ein digitales Übertragungssystem, die sendeseitig mittels eines n-stufigen rückgekoppelten Schieberegisters ein das Synchronisiersignal darstellendes Impulsmuster für seine Übertragung zur Empfangsseite erzeugt und empfangsseitig ein in gleicher Weise rückgekoppeltes n-stufiges Schieberegister mit einem im Rückkopplungszweig- angeordneten Umschalter, eine Steuerzählerschaltung und einen Vergleicher mit nachgeschaltetem Fehlerzähler aufweist, und bei der die Steuerzählerschaltung zu Beginn eines Synchronisiervorgangs den Eingang des Schieberegisters über den Umschalter mit dem empfangsseitig ankommenden Synchronisiersignal verbindet und nach dem Laden des Schieberegisters den Umschalter wiederum in seine die Rückkopplungsschleife erneut schließende Ausgangsstellung zurückschaltet und zugleich den in seine Ausgangsstellung rückgesetzten Fehlerzähler zum Registrieren auftretender Fehler der im Vergleicher bitweise miteinander verglichenen Impulsfolgen des empfangsseitig ankommenden Synchronisiersignals und der empfangsseitig im rückgekoppelten Schieberegister erzeugten Impulsfolge freigibt, d a d u r c h g e -kennzeichnet, daß zur Durchführung einer Synchronisation von Sender und Empfänger vor einer Nutzsignalübertragung im Übertragungskanal wenigstens dem empfangsseitigen rückgekoppelten Schieberegister (SR, EO) ein auf eine bestimmte Kombination von n aufeinanderfolgenden Bits einer Impulsmusterperiode ansprechender, die Synchronisation an seinem Ausgang anzeigender Zeichendekodierer (DEe) zugeordnet ist, daß ferner die Steuerzählerschaltung (STZ) für n+m Zählschritte mit m<2n ausgelegt ist, an deren Ende sie den Zeichendekodierer aktiviert und den Fehlerzähler (FZ) deaktiviert und daß der Fehlerzähler im Zeitintervall der m Zählschritte die Steuerzählerschaltung dann in ihre Ausgangsstellung zurücksetzt, wenn die in diesem Zeitintervall gezählten Fehler die für eine einwandfreie Synchronisation maximal zulässige Anzahl küberschreiten.
2. 2. Synchronisierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sendeseitig dem rückgekoppelten Schieberegister (SR, EO) ein auf eine bestimmte Kombination von n aufeinanderfolgenden Bits einer Impulsperiode ansprechender Zeichendekodierer (DEs) zugeordnet ist
3. 3. Synchronisierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zahl der Bits einer Periode eines Impulsmusters so groß gewählt ist, daß während eines solchen empfangsseitig ankommenden Impulsmusters notfalls mehrere Synchronisierversuche durchführbar sind.
4. 4. Synchronisierschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das sende- und das empfangsseitige n-stufige, rückgekoppelte Schieberegister (SR, EO) eine maximale Periodenlänge von 2R-1 Bit aufweisen.

   Die Erfindung bezieht sich auf eine Synchronisiereinrichtung für ein digitales Übertragungssystem, die sendeseitig mittels eines n-stufigen rückgekoppelten Schieberegisters, ein das Synchronisiersignal darstellendes Impulsmuster für seine Übertragung zur Empfangsseite erzeugt und empfangsseitig ein in gleicher Weise rückgekoppeltes n-stufiges Schieberegister mit einem im Rückkopplungszweig angeordneten Umschalter, eine Steuerzählerschaltung und einen Vergleicher mit nachgeschaltetem Fehlerzähler aufweist und bei der die Steuerzählerschaltung zu Beginn eines Synchronisiervorgangs den Eingang des Schieberegisters über den Umschalter mit dem empfangsseitig ankommenden Synchronisiersignal verbindet und nach dem Laden des Schieberegisters den Umschalter wiederum in seine die Rückkopplungsschleife erneut schließende Ausgangsstellung zurückschaltet und zugleich den in seine Ausgangsstellung rückgesetzten Fehlerzähler zum Registrieren auftretender Fehler der im Vergleicher bitweise miteinander verglichenen Impulsfolgen des empfangsseitig ankommenden Synchronisiersignals und der empfangsseitig im rückgekoppelten Schieberegister erzeugten Impulse freigibt.

   Synchronisiereinrichtungen dieser Art machen vom Prinzip selbstsynchronisierender Scrambler Gebrauch, wie sie beispielsweise in der Literaturstelle »Frequenz«, 24. Jahrgang, 1970, Heft 8, Seiten 230 bis 234, beschrieben sind. Auch ist bereits eine solche Synchronisiereinrichtung (P 27 29 663.5) für Synchronisierzwecke bei einem digitalen Nachrichtenübertragungssystem vorgeschlagen worden, das einen eigenen Synchronisierkanal aufweist, in dem das Synchronisierzeichen auch in invertierter Form ständig übertragen werden kann. Die Auswertung der Synchronisation wird dabei mittels eines Fehlerzählers überwacht, der eine Neusynchronisation der Empfangsseite dann veranlaßt, wenn die Anzahl der aufgelaufenen Fehler einen Ausfall der Synchronisation anzeigen.

   Bei digitalen Übertragungssystemen, beispielsweise bei Systemen mit Simplexbetrieb, ist es erforderlich, einen Synchronisierzeitpunkt vom Sender an den Empfänger zu übermitteln. Dies geschieht im allgemeinen durch Übertragen eines Synchronisierzeichens im Übertragungskanal vor der eigentlichen Aussendung der Nutzinformation. Hier handelt es sich also mit anderen Worten nicht um eine kontinuierliche Synchronisation zwischen Sender und Empfänger während der gesamten Übertragungszeit, sondern um eine einmalige Synchronisation, an die deshalb hohe Sicherheitsanforderungen gestellt werden müssen.

   Wie die Praxis zeigt, kann ein solches Synchronisierzeichen auf dem Übertragungsweg gestört werden, so daß der Empfänger nicht mehr in der Lage ist, das einzelne Bitfehler aufweisende Zeichen zu erkennen Als Folge hiervon geht datin auch die dem Synchronisierzeichen nachfolgende Nutzinformation verloren.

   Der Erfindung liegt die Aufgabe zugrunde, für eine Synchronisierschaltung der genannten Art eine weitere Lösung anzugeben, die bei geringem schaltungstechnischem Aufwand ein sicheres Erkennen des Synchronisierzeichens auch dann ermöglicht, wenn auf dem Übertragungsweg in begrenztem Umfange einzelne Bits durch Störungen verloren gehen.