DE2526519A1

DE2526519A1 - Anordnung zur uebertragung digitaler daten

Info

Publication number: DE2526519A1
Application number: DE19752526519
Authority: DE
Inventors: Charles Allan Isaacs
Original assignee: Plessey Handel und Investments AG
Current assignee: Gec-Plessey Crypto Ltd Stanmore Gb
Priority date: 1974-06-18
Filing date: 1975-06-13
Publication date: 1976-01-08
Also published as: US4035601A; FR2275946A1; FR2275946B1; DE2526519C2; GB1477174A

Description

PLESSEY HANDEL UKD INVESTMENTS AG
6300 Zug, Schweiz
Gartenstrasse 2

Anordnung zur Übertragung digitaler Daten

Die Erfindung befaßt sich mit einer Synchronisierungseinrichtung für eine elektrische Schaltungsanordnung , die auf serielle digitale Signale anspricht, die aus mehreren Bytes bestehende Datenwörter bilden.

Mit Hilfe der Erfindung soll eine einfache und zuverlässige Anordnung geschaffen werden, die unter normalen Arbeitsbedingungen die Betriebssynchronisierimg einer digitalen Übertragungsansprechschaltung in Bezug auf das Format des angelegten digitalen Signals bewahrt und Abweichungen vom synchronen Betrieb feststellt und korrigiert.

Nach der Erfindung ist die Anordnung zur Übertragung digi~ taler Daten, dadurch gekennzeichnet, daß an einer Übertragungsansprechschaltung serielle digitale Signale mit einem Format anliegen, bei dem jedes Datenwort aus einer vorbestimmten Anzahl von Bytes besteht, die von Bits mit im wesentlichen gleicher Dauer gebildet sind, wobei jedes Byte

Schw/Ba

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aus einem "Start"-Bit mit einem ersten Binärwert (z.B. ¹¹O")» einem ^MStcp^llBit mit einem zweiten Binärwert (z.B."1") und einer gleichen Anzahl von "Daten"-Bits unmittelbar im Anschluß an das "Start"-Bit besteht, während das letzte Byte des Datenworts ein zusätzliches Bit mit dem ersten Binärwert enthält, das zwischen das letzte "Daten"-Bit und das "Stop"-Bit dieses Byte eingefügt ist, und daß die Übertragungsansprechschaltung abhängig von Synchronisierungsimpulsen arbeitet und normalerweise eine Folge bildet, die aus den Bits besteht, die in allen aufeinanderfolgenden Bytes eines Datenworts unmittelbar auf das letzte "Daten»-Bit folgen.

Die erfindungsgemäße Anordnung ist ferner dadurch gekennzeichnet , daß die Übertragungsansprechschaltung folgende Baugruppen enthält: (I) eine Registervorrichtung zum Speichern des Dateninhalts jedes Byte eines korrekt empfangenen Datenworts, (II) eine Steuerlogik, die als Vorbereitung auf den Empfang jedes Byte entweder eine erste Bedingung erzeugt, die anzeigt, daß das derzeit erwartete Byte ein anderes Byte als das letzte Byte eines Datenworts ist, oder eine zweite Bedingung erzeugt, die anzeigt, daß das erwartete Byte das letzte Byte eines Dätenworts ist, und (III) eine Vergleichsvorrichtung, die unter der Steuerung durch jeden Impuls einer Synchronisierungsimpulsfolge und der vorliegenden ersten oder zweiten Bedingung das Vorhandensein eines Synchronisierungsfehlers bei einem gerade empfangenen Byte eines Datenworts festlegt, '

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Ein Merkmal der Erfindung besteht darin, daß die Vergleichsvorrichtung bei Vorhandensein eines solchen Fehlers die Löschung des bestimmten Datenworts bewirkt und auf die Steuerlogik eine solche Steuerung ausübt, daß diese dann, wenn das bestimmte Datenwort empfangen worden ist, für den synchronen Empfang der Bytes des nächsten Datenworts bereit ist.

Ein weiteres Merkmal der Erfindung besteht darin, daß die Steuerlogik für oedes Byte des Datenworts eine Stufe enthält, und daß die Stufen auf einer gegenseitig ausschließlichen Basis gesetzt sind, wobei die Stufe, die gesetzt ist, wenn sie nicht die letzte Stufe oder aber die letzte Stufe ist, ein erstes Signal bzw. ein zweites Signal an die Vergleichsvorrichtung anlegt und ein Freigabesignal an einem bestimmten Bytespeicherabschnitt der Registervorrichtung anlegt.

Außerdem besteht ein Merkmal der Erfindung darin, daß die Steuerlogik derart gesteuert ist, (a) daß sie ihre Stufen mittels eines von der Vergleichsvorrichtung erzeugten Ansteuersignals zyklisch jedesmal setzt, wenn ein empfangener Synchronisierungsimpuls mit dem ersten oder dem zweiten an sie angelegten Signal übereinstimmt und (b) daß sie, falls dies nicht bereits gesehen ist, das Setzen der ersten Stufe durch einen anderen Impuls bewirkt, der von der Vergleichsvorrichtung für den Fall erzeugt wird, daß ein angelegter Impuls und ein Signal nicht übereinstimmen, wobei der andere Impuls das Anlegen eines Rücksetzimpulses an die Registervorrichtung bewirkt.

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Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein typisches Digitalimpulsformat für ein zur Ausführung der Erfindung vorgesehenes Datenwort und

Fig.2 eine vereinfachte Schaltungsanordnung zur Verwendung beim Empfang von Datenwörtern mit dem betreffenden Format.

Nach Fig.1 umfaßt das Digitalimpulsformat ein 31-Bit-.Datenwort, das sich über im wesentlichen gleiche Zeitschlitze erstreckt» Das Datenwort besteht aus drei aufeinanderfolgenden Bytes,nämlich den Bytes BYTE 1, BYTE 2 und BYTE 3, die zehn, zehn bzw. elf Bits enthalten. Das erste Bit (Nr.1) jedes Byte bildet das sogenannte "Start"-Bit des Byte ; es hat in jedem Fall den Binärwert "0". Die Bits 2 bis 9 jedes Byte nehmen die aktuellen Daten des B te (willkürlich mit den Werten "1" und "0" auf, so daß eine Datengruppierung von 24 Datenbits im Unterschied zu Steuer- und Signalisierungsbits, im Datenwert vorgesehen sind. Das Bit von BYTE 1 und BYTE 2 und das Bit 11 von BYTE 3 sind sogenannte "Stop"-Bits für die jeweiligen Bytes, und sie haben in jedem Fall die binäre Bedeutung "1" , damit ermöglicht wird, daß eine unmittelbar darauffolgende .Änderung zum Binärwert "0" in einfacher Weise als die Startbedingung für das nächste Byte interpretiert werden kann. Das hinzugefügte Bit 10 von BYTE 3, das den Binärwert "0" hat und zwischen das letzte Datenbit und das ^HStop"-Bit eingefügt ist, ist das Bit, das das letzte Byte (BYTE 3) offensichtlich verschieden von allen vor-

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hergehenden Bytes des Datenworts unabhängig von den aus 8 Bits bestehenden Datenabschnitten macht. Bei richtigen Arbeitsbedingungen bildet das Lesen des Bits Jedes Byte , nämlich BYTE 1, BYTE 2 und BYTE 3, nacheinander eine codierte Signalfolge "110", die zu Synchronisierungszwecken verwendet werden soll.

Die in Fig.2 dargestellte Schaltungsanordnung ist für die Verwendung beim Empfang und bei der Behandlung von digitalen Signalen gedacht, die allgemein das in Fig.1 angegebene Format aufweisen. Jedes serielle aus drei Bytes bestehende Datenwort, das das erwähnte Format aufweisen soll, kommt über einen Eingangsweg ISD an, und es kann mit Hilfe einer Schnittstelleneinheit aus einer seriellen Signalfolge mit einer für Übertragungen zwischen Stationen geeigneteren Form hergeleitet worden sein. Die über den Eingangsweg ISD empfangenen Signale werden zu einer Einrichtung durchgegeben, die einen Serien-Parallel-Umsetzer S/PC und einen Rahmenimpulsdetektor FPD enthält. Der Umsetzer bewirkt in bekannter Weise die Erfassung jedes aus 8 Bits bestehenden Datenabschnitts jedes Byte , und er sendet entsprechenden Binärsignale einzeln an die 8 Leiter des Übertragungswegs TP zur Speicherung im zugehörigen 8-Bit-Abschnitt (SI, S2 nder S3) des 24-Bit-Registers REG. Der Rahmenimpulsdetektor FPD arbeitet in Abhängigkeit von den Rahmenimpulsen RB1, RB2 oder RB3 jedes Byte , und er reproduziert diese Rahmenimpulse. Wie bereits erwähnt wurde, ist jeder Rahmenimpuls der zehnte Impuls des bestimmten Byte j bei einer echten Übertragung ist dieser Impuls im Falle von BYTE 1 und BYTE 2 der «Stop»-Impuls mit dem Binärwert "1", während er im Falle von BYTE 3 der-dem "Stop"-

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Impuls vorangehende Impuls mit dem Binärwert "0" ist. Aus dem Detektor FPD abgeleitete entsprechende Rahmenimpulse werden als solche bei Empfang an den Leiter R des !Comparators COMP angelegt. Dieser Komparator empfängt an seinem zweiten Eingangsleiter E auch Binärsignale aus der Steuerlogikeinheit CLU abhängig davon, welches der drei Bytes eines Datenworts nach ihrer Festlegung gerade erwartet wird. Die Steuerlogikeinheit CLU wird vom Ausgangssignal des Komparators gesteuert; sie kann aus drei Stufen EB1, EB2 und EB3 bestehen, die so angeordnet sind, daß sie in zyklischer Weise gegenseitig ausschließlich aktiviert werden können. Wenn die Stufe EB1 aktiviert ist, ist der Abschnitt S1 des Registers REG über die Leiter PS1 in Bereitschaft für den Empfang des aus acht Bits bestehenden Dateninhalts eines Byte BYTE versetzt, und an den Leiter E des Komparators wird zur An zeige von "Erwarte BYTE 1" ein Signal mit dem Wert "1" angelegt. Wenn die Stufe EB2 aktiviert ist, ist die Registerstufe S2 über den Leiter PS2 in den Aufnahmezu» stand für Daten vom BYTE2 versetzt, und es wird an den Leiter E wieder ein Signal mit dem Wert "1" angelegt, der nun kennzeichnet "Erwarte BYTE 2". Wenn andrerseits die Stufe EB3 aktiviert ist, ist die Registerstufe 3 über den Leiter PS3 bezüglich des Dateninhalts von BYTE 3 in einen Vorrangzustand versetzt, und das Alternativsignal mit dem Wert "0" wird an den Leiter E des Komparators zur Anzeige von "Erwarte BYTE 3" angelegt.

Der Komparator COMP erzeugt an seinem Ausgangsleiter P ein bestimmtes Signal, das als "OK"-Signal bezeichnet werden soll, wenn die an seinen beiden Eingangsleitern empfangenen Signale gleich sind ("1" oder "0"), jedoch wird ein "Fehler"-Signal erzeugt, wenn die zwei Eingangssignale verschieden sind. Wenn an die Steuerlogikeinheit CLU

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ein OK-Signal angelegt wird, wird die nächste Stufe in der Reihenfolge der Stufen EB1, EB2 und EB3 aktiviert; die Änderung erfolgt dabei von der Stufe EB1 zur Stufe EB2 und zur Stufe EB3 oder von der Stufe EB3 zur Stufe EB1,je nachdem, welcher Fall vorliegt. Unmittelbar vor dem Vorrücken der Stufen der Steuerlogikeinheit CLU wird der aus acht Bits bestehende Dateninhalt des empfangenen Byte in den Abschnitt S1, S2 oder S3 des Registers übertragen, der zu diesem Zeitpunkt auf Vorrang geschaltet worden ist.

Die Steuerlogikeinheit ist so organisiert, daß sie beim Empfang eines Fehlersignals anstelle eines OK-Signals in einen solchen Zustand zurückkehrt oder in einem solchen Zustand verbleibt, daß auschließlich die Stufe EB1 aktiviert ist, und überdies wird ein "Register-Rückstellsignal » an den zum Rückstelleiter des Registers führenden Leiter RSR angelegt. Unter diesen Umständen wird der gesamte Registerinhalt gelöscht, ohne daß er verwendet wird.

Die Arbeitsweise der Schaltungsanordnung bei einem ankommenden Datenwort bei Vorliegen von Synchronismus ist in der Tabelle A zusammengefaßt.

Tabelle A

•rwartetes
Byte

aktivierte Logikstufe

auf Vorrang

geschalteter

Reg.ibschr.itt

empfangenes Byte

Zustände an den Konparator-

leitern E RP

Steuerlogikuischaltung

1	EB1	SI	1	1	1	OK	EB1 auf EB2
2	EB2	S2	2	1	1	OK	EB2 auf EB3
3	EB3	S3	3	0	0	OK	EB3 auf EB1

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Demgemäß wird der Dateninhalt jedes Byte unmittelbar nach dem Empfang gespeichert, und es ist zu erkennen, daß nach dem Speichern der zu den drei Bytes des Datenworts gehörigen Daten, diese für eine externe Benutzung über den Weg ROP unter der Steuerung durch nicht dargestellte Vorrichtungen übertragen werden. Jedes Datenwort einer Folge von Datenwörtern die zur Schaltungsanordnung gelangen,während der gewöhnliche Synchronisierungszustand vorliegt, wird in der gleichen Weise behandelt.

Die Situation, die entsteht, wenn ein Rahmenimpulsfehler (BR1) in Bezug auf BYTE 1 eines Datenworts festgestellt wird, ist in der folgenden Tabelle B zusammengestellt.

Tabelle B

erwartetes Byt·

aktivierte Logikstufe

auf Vorrang geschalteter Reg.abschnitt

inpfangenes Byte

Zustände an den Konparatorleitern
E RP

Steuerlogik-URSchaltung

1	EB1	SI	3	1	0	Fehler	EB1 (kein Wechsel)
1	EB1	SI	2	1	1	OK	EB1 auf EB2
2	EB2	S2	3	1	0	Fehler	EB2 auf EB1

In diesem Fall wird das Register zurückgestellt, und das gesamte Datenwort wird gelöscht, ohne daß eine Übertragung über den vieladrigen Ausgangsweg durchgeführt wird. Es sei jedoch bemerkt, daß nach Beendigung der aus drei Bytes bestehenden Folge der Logikzustand vorliegt, bei dem sich ausschließlich die Stufe EB1 in Erwartung des nächsten Datenworts, das synchron empfangen wird, im aktivierten Zustand befindet.

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Wenn ein Rahmenimpulsfehler (BR2) bezüglich von BYTE des Datenworts festgestellt wird, ergibt sich die in der Tabelle C zusammengestellte Funktionsfolge.

Tabelle C

erwartetes	aktivierte	auf Vorrang	empfangenes	Zustände an den	Steuerlogik-
' Byte	Logikstufe	geschaltetar	Byte	Konparator	umhaltung
		Reg.abschnitt		leitern
				ERP

1	EB1	SI .	1	1	1	OK	EBI auf E82
2	EB2	S2	3	1	0	Fehler	EB2 auf EB1
3	EB1	S1	3	1	0	Fehler	EB1 (kein Wechsel)

Auch hier findet wie im unmittelbar vorhergehenden Beispiel wieder eine Löschung des gesamten Datenworts statt, und die Logikstufe EB1 befindet sich wieder im aktivierten Zustand, so daß die Schaltungsanordnung zur Wiederaufnahme des synchronen Betriebs bereit ist.

In der nachfolgenden Tabelle D ist die Funktionsfolge der Schaltungsanordnung bei der Ankunft eines Rahmenimpulsfehlers (BR3) bezüglich von BYTE 3 des Datenworts zusammengestellt.

Tabelle D

erwartetes	aktivierte	auf Vorrang	empfangenes	Zustände an den	Steuerlogik-
Byte	Logikstufe	geschalteter	Byte	Konparator	uitschaltung
		Reg.abschnitt		leitern
				E RP

1	EB1	S1	1	1	1	OK	EB1 auf EB2
2	EB2	S2	2	1	1	OK	EB2 suf EBi
3	EB3	S3	1 oder 2	0	1	Fehler	EB3 auf EB1

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Wie in den anderen Fällen der Fehlerfeststellung erfolgt eine Löschung des den Fehler enthaltenden Datenworts, und bei einer ausschließlichen Aktivierung der Stufe EB1 ist die Schaltungsanordnung wieder für einen synchronen Betrieb verfügbar.

Aus den vorangehenden Tabellen ist zu erkennen, daß die Steuerlogikeinheit CLU nach Beendigung der 3-Byte-Folge unabhängig davon, ob eine Fehlerbedingung für ein Byte festgestellt worden ist, oder nicht, einen solchen Zustand aufweist, daß sich ausschließlich die Stufe 1B1 im aktivierten Zustand befindet. Daraus ergibt sich, daß die Schaltungsanordnung bereit ist, mit einem synchronen Betrieb weiter zu arbeiten, und daß ein innerhalb eines Datenworts festgestellter Fehler dazu führt, daß nur dieses Datenwort gelöscht wird.

Die Schaltungsanordnungen und das Datenwortformat gemäß den obigen Ausführungen beziehen sich auf 3-Byte-Datenwörter, doch ist zu erkennen, daß ohne weiteres solche Änderungen durchgeführt werden können, daß auch Datenwörter mit einer anderen Anzahl von Bytes möglich sind. Unter diesen Umständen bleiben die allgemeinen Anforderungen an das Datenwort die gleichen, wie die im oben beschriebenen 3-Byte-Fall, was bedeutet, daß ein zusätzliches Bit mit dem Wert "0" ausschließlich in das letzte Byte des Datenworts zwischen das letzte Datenbit und das "Stop"-Bit eingefügt wird, so daß unter richtigen Arbeitsbedingungen eine entsprechende Rahmenimpulsfolge aus einem Signal mit dem Wert "1" für alle Bytes mit Ausnahme des letzten gebildet wird; das letzte Byte liefert ein Signal mit dem Wert "0". Die Änderungen der Schaltungsanordnung würden dabei nur die Schaffung

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der Anzahl von Stufen in der Steuerlogikeinheit CLU und der Anzahl von Abschnitten im Register umfassen, die der Anzahl der Bytes in den Datenwörtern entspricht; bei 4-Byte-Datenwörtemwürden beispielsweise ein weiterer Registerabschnitt S4 und eine weitere Stufe EB4 für die Steuerlogikeinheit vorgesehen.

Die nachfolgenden TabellenE und F zeigen das Funktionsverhalten der für ein Arbeiten mit 2-Byte- und 4-Byte-Datenwörtern geeigneten Schaltungsanordnung.

Tabelle E

Schritt erwartetes aktivierte auf Vorrang empfangenes Byt· Logikstufe geschalteter Byte Reg.abschnitt

Zustände an den
Konparatorleitern
E RP

Steuerlogikunschaltung

1	1	EB1	SI	1	1	1	OK	EB1 auf EB2
2	2	EB2	S2	2	0	0	OK	EB2 auf EB1
3	1	EB1	S1	2	1	0	Fehler	EB1 (kein Hechsei)
4	1	EB1	SI	2	1	0	Fehler	EB1 (kein Wechsel)
5	1	EB1	S1	1	1	1	OK	E81 auf EB2
6	2	EB2	S2	1	0	1	Fehler	EB2 auf EB1

In der obigen Tabelle werden die Schritte 1 und 2 abwechselnd mit BYTE 1 und BYTE 2 aufeinanderfolgender Datenwörter ausgeführt, solange eine synchrone übertragung vorliegt. Die Schritte 3 und 4 beziehen sich auf ein Datenwort bei dem ein echter Fehler in BYTE 1 vorgefunden wird, während sich die Schritte 5 und 6 auf ein

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Datenwort beziehen, "bei dem im BYTE 2 ein echter Fehler aufgefunden wird. Es ist zu erkennen, daß die Steuerlogikeinheit nach der Ausführung der Schritte 2, 4 oder 6 einen solchen Zustand aufweist, daß sich die Stufe EB1 im aktivierten Zustand befindet, damit die Synchronisierung aufrecht erhalten oder zugelassen wird.

Tabelle F

Schritt erwartetes	aktivierte	auf Vorrang	empfangenes	Zustände an den	Steuerlogik-
Byte	Logikstufe	geschalteter	Byte	Konparator-	uaschaltung
		Reg.abschnitt		leitirn
				E RP

1	1	EB1
2	2	EB2
3	• 3	EB3
4	4	EB4
5	1	EB1
'NO	1	EB1
7	2	EB2
8	3	EB3
9	1	EB1
10	2	EB2
11	1	EB1
12	2	EB2
13	1	EBI
14	2	EB2
15	3	EB3
16	1	EB1
17	1	EB1
18	2	EB2
19	3	EB3
20	4	EB4

SI S2 S3 Sh SI SI S2 S3 SI S2 SI Sl S1 S2 S3 SI SI S2 S3 S4

1 2 3 4 4 2 3 4 1 4 3 4 1 2 4 4 1 2 3 1, 2 oder 3

1	1	1	OK	EB1	auf EB2
1	1	0	OK	EB2	auf EB3
1	1	t	OK	EB3	auf EB4
0	0	0	OK	EB4	auf EB1
1	0	1	Fehler	EB1	(kein Wechsel)
1	1	0	OK	EB1	auf£B2
1	1	OK	EB2	«uf EB3
1	1	Fehler	EB3	auf EB1
1	0	OK	EB1	auf E62
1	0	Fehler	EB1	(kein Hechsei)
1	1	OK	EB1	auf EB2
1	1	Fahler	E62	Wf EB1
1	1	OK	EB1	auf EB2
1	1	OK	EB2	auf E63
1	Fehler	EB3	auf EB1
1	Fehler	EB1	(kein Wechsel)
1	OK	EB1	auf EB2
1	OK	EB2	auf EB3
1	OK	EB3	auf EB4
0	Fehler	EB4	auf EB1

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Aus der obigen Tabelle ist zu entnehmen, daß bei einem normalen synchronen Betrieb der Schaltungsanordnung die Schritte 1, 2, 3 und 4 für alle aufeinanderfolgenden 4-Byte-Datenwörter zyklisch beteiligt sind. Die Tabelle zeigt auch die Auswirkung eines echten Fehlers, der bei dem Schritt 5, 10, 15 und 20 bei BYTE 1, BYTE 2, BYTE 3 und BYTE 4 der Datenwörter auftritt.

Es ist auch hier wieder zu erkennen, daß das fehlerhafte Datenwort gelöscht wird und daß nach Ausführung der Schritte 4, 8, 12, 16 oder 20 die Schaltungsanordnung wieder für die Aufnahme des synchronen Betriebs bereit ist.

Die hier beschriebene Schaltungsanordnung kann in gleicher Weise für Datenwörter angewendet werden, bei denen jedes Byte einen anderen Dateninhalt als einen aus acht Bit bestehenden Dateninhalt aufweist; beispielsweise könnte der Datenabschnitt jedes Bytes entsprechend dem vorgeschriebenen Code aus 5 oder aus 6 Bits bestehen. Es sei darauf hingewiesen, daß die Schaltungsanordnung auch durch Entfernen des Serien-Parallel-Umsetzers S/PC bei Beibehaltung des Rahmenimpulsdetektors FPD, des Komparators COMP und der Steuerlogikeinheit CLU abgeändert werden könnte«, Das dargestellte Schieberegister mit seinem einen Abschnitt pro Byte und dem Erfordernis zur Paralleleingabe der Bytes würde jedoch durch drei elektronische Schieberegister ersetzt werden. An die Eingangsleiter dieser Schieberegister würden die seriellen Datensignale angelegt; die Speicherung der Datenbytes würde dabei von den aufeinanderfolgenden Schieberegistern bewirkt werden, wie durch Vorrangbedingungen bestimmt wird, die über Leiter PS1, PS2 und PS3

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hergeleitet werden. Vorzugsweise würde der Umsetzer S/PC durch eine Vorrichtung ersetzt, die nur Datenbits der ankommenden seriellen Signale an die Schieberegister anlegt.

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Claims

Patentansprüche

Ordnung zur Übertragung digitaler Daten, dadurch gekennzeichnet, daß an einer Übertragungsansprechschaltung serielle digitale Signale mit einem Format anliegen, bei dem jedes Datenwort aus einer vorbestimmten Anzahl von Bytes besteht, die von Bits mit im wesentlichen gleicher Dauer gebildet sind, wobei jedes Byte aus einem "StartV-Bit mit einem ersten Binärwert (ζ·Β·"Ο"), einem "Stop"-Bit mit einem zweiten Binärwert (z.B."1") und einer gleichen Anzahl von "Daten¹¹-Bits unmittelbar im Anschluß an das "Start"-Bit besteht, während das letzte Byte des Datenworts ein zusätzliches Bit mit dem ersten Binärwert enthält, das zwischen das letzte "Daten"-Bit und das "Stop"-Bit dieses Byte eingefügt ist, und daß die Übertragungsansprechschaltung abhängig von Synchronisierungsimpulsen arbeitet und normalerweise eine Folge bildet, die aus den Bits besteht, die in allen aufeinanderfolgenden Bytes eines Datenworts unmittelbar auf das letzte "Daten"-Bit folgen.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungsansprechschaltung folgende Baugruppen enthält:

(I) eine Registervorrichtung zum Speichern des Dateninhalts jedes Byte eines korrekt empfangenen Datenworts,

(II)eine Steuerlogik, die als Vorbereitung auf den Empfang jedes Byte entweder eine erste Bedingung erzeugt, die anzeigt, daß das derzeit erwartete Byte ein anderes Byte als das letzte Byte eines Datenworts ist, oder eine zweite Bedingung erzeugt, die anzeigt, daß das erwartete Byte das letzte Byte eines Datenworts ist, und

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(III) eine Vergleichsvorrichtung, die unter der Steuerung durch jedenlmpuls einer Synchronisierungsimpulsfolge und der vorliegenden ersten oder zweiten Bedingung das Vorhandensein eines Synchronisierungsfehlers "bei einem gerade empfangenen Byte eines Datenworts festlegt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Vergleichsvorrichtung bei Vorhandensein eines solchen Fehlers die Löschung des bestimmten Datenworts bewirkt und auf die Steuerlogik eine solche Steuerung ausübt,
daß diese dann, wenn das bestimmte Datenwort empfangen worden ist, für den synchronen Empfang der Bytes des
nächsten Datenworts bereit ist.
4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerlogik für ^edes Byte des Datenworts eine Stufe enthält, und daß die Stufen auf einer gegenseitig ausschließlichen Basis gesetzt sind, wobei die Stufe, die gesetzt ist, wenn sie nicht die letzte Stufe oder aber die letzte Stufe ist, ein erstes Signal bzw. ein zweites Signal an dieVergleichsvorrichtung anlegt und ein Freigabesignal an einem bestimmten Bytespeicherabschnitt der
Registervorrichtung anlegt.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerlogik derart gesteuert ist,

(a) daß sie ihre Stufen mittels eines von der Vergleichsvorrichtung erzeugten Ansteuersignals zyklisch jedesmal setzt, wenn ein empfangener Synchronisierungsimpuls mit dem ersten oder dem zweiten an sie angelegten Signal übereinstimmt und

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(b) daß sie,falls dies nicht bereits geschehen ist, das Setzen der ersten Stufe durch einen anderen Impuls bewirkt, der von der Vergleichsvorrichtung für den Fall erzeugt, wird, daß ein angelegter Impuls und ein Signal nicht übereinstimmen, wobei der andere Impuls das Anlegen eines Rücksetzimpulses an die Registervorrichtung bewirkt.
6. Anordnung nach Anspruch 5, gekennzeichnet, durch eine Vorrichtung zum Umsetzen des Dateninhalts jedes Byte eines empfangenen Datenworts in eine parallele Form zum Abspeichern in einem bestimmten Abschnitt der Speichervorrichtung.

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