DE2843227C3 - Verfahren und Vorrichtung zum biotorientieren, rahmenstrukturierten, synchronen Übertragen von Informationen - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum bit-orientierten, rahmenstrukturierten, synchronen Übertragen von Informationen in Form einer Nachricht, welche einerseits verschiedenartige Steuerbytes und andererseits die Datenbytes des Informationsfeldes umfaßt

Bei einem bekannten, beispielswehe in International-Standards ISO 3309 First Edition 1976-04-01 beschriebenen derartigen Verfahren, wird die zu übertragende Information in eine Rahmenstruktur eingefügt, »eiche durch zwei Markierungsbytes gleicher Bitfolge begrenzt ist, und welche neben dem eigentlichen Iniormationsfeld ein Adressenfeld, ein Steuerfeld und ein Prüffeld enthalt. Es is ferner bekannt, dieses Informationsfeld in Datenbytes fester Länge, d.h. mit vorgegebener Bitzahl, zu strukturieren, wobei ein Byte vorzugsweise aus 8 Bits besteht Dadurch ergibt sich der Nachteil der Inflexibilität Es treten nämlich häufig Fälle auf, in welchen einige der übertragenen Bytes »Füll-Bits« enthalten, die keine Nutzinformation übertragen, so daß dadurch Übertragungszeit verlorengeht

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zum Übertragen von Informationen anzugeben, in welcher dieser Nachteil vermieden wird, d. h. in welchem eine hohe Flexibilität dadurch erreicht werden kann, daß innerhalb eines übertragenen Informationsfeldes die Bytegröße wechseln kann.

Diese Aufgabe wird durch das im Patentanspruch 1 definierte Verfahren sowie durch die im Patentanspruch 5 definierte Vorrichtung gelöst. Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnungen im einzelnen beschrieben. In diesen zeigt

Fig. IA und IB jeweils ein Blockschaltbild des Übertrager- bzw. Empfängerteils eines Datenübertragungsadapters,

F i g. 2 das Format eines typischen Nachrichtenrahmens,

F i g. 3 Einzelheiten einer Vorübertragungs-Steuerschaltung,

Fig.4 Einzelheiten eines Rahmeii-Multiplexers und -Übertragers,

F i g. 5 Einzelheiten einer Informationsfeld-Aufbauschaltung,

F i g. 6 Einzelheiten der Anordnung einer direkten Speicherzugriffssteuerschaltung,

F i g. 7 ein Blockschaltbild mit Einzelheiten einer Vorempfangs-Steuerschaltung,

F i g. 8 Einzelheiten einer dynamischen Adressenerkennungsschaltung und

Fig.9 eine Rahmenentmultiplexer- und Aufgliederungsschaltung des Empfängerteils des Adapters.

55

Aufbau der Übertragungsschaltung

In F i g. 1A ist der grundsätzliche Aufbau des Sendeoder Übertragungsteils eines Datenübertragungsadapters in Blockform dargestellt. Das Datenübertragungsadapter selbst ist mit einem gemeinsamen Steuerprozessor (nicht gezeigt) und mit einem Speicher (ebenfalls nicht gezeigt) mit Hilfe einer vereinheitlichten Sammelleitung (nicht gezeigt) verbunden, welche Adressen-, Daten- und Steuerleiter enthält. Die Sammelleitung kann beispielsweise eine 32-Bit-Leitung sein, bestehend aus 8 Steuer-, 8 Daten- und 16 Adressen-Bit-Leitungen.

Die Sammelleitungsverbindung ist durch die gemeinsame Steuersammelleitungsschnittstelle 10 dargestellt, welche übliche Drei-Zustands-Treibsrkopplungsschaltungen enthalten kann, welche Signale zwischen dem Terminalprozessor, dem Speicher und den Datenübertragungsadapter-Augruppen koppeln.

Zu diesen Baugruppen gehört eine Vorübertragungs-Steuerschaltung 30, welche weiter unten anhand der F i g. 3 im einzelnen beschrieben wird. Die Vorübertragungssteuerschaltung 30 enthält Decodier- und Halteschaltungen, die auf Übertragungseinleitungssteuersignale ansprechen und Datenaufbau- und Übertragungssignale speichern, die in einer DMA-Steuereinheit 2OA einer I-Feld-Aufbaueinheit 50 und einem Rahmen-Multiplexer 40 für den richtigen Aufbau bzw. die richtige Zusammenstellung eines Datenrahmens und zum Übertragen desselben an ein entferntes Datenterminal dient

Die I-Feld-Aufbaueinheit bzw. I-Feld-Aufbausteuerschaltung 50, deren Einzelheiten später im Zusammenhang mit der F i g. 5 beschrieben werden, spricht auf in der Vorübertragungssteuerschaltung 30 gespeicherte Befehlssignale an und bewirkt den richtigen Aufbau eines Informations-(I-)Feldes von zu übertragenden Daten. Die Daten selbst werden durch die DMA-Steuereinheit 2OA welche anhand der Fig.6 noch im einzelnen beschrieben wird, aus dem Speicher gelesen. Die DMA-Steuereinheit 20Λ ruft selektiv und nacheinander die Adressen des Rechnerspeichers über die 16 Adressenbitleitungen der gemeinsamen Steuerleitung auf und bewirkt, daß die in dem Speicher gespeicherten Daten über die 8 Datenbitleitungen in den Rahmenmultiplexer 40 gegeben werden, um diese zu dem aufgerufenen entfernt liegenden Datenterminal zu übertragen.

Der als Rahmenmultiplexer 40 ausgestattete Übertrager, der anhand der Fig.4 später im einzelnen beschrieben wird, spricht auf von der Vorübertragungssteuerschaltung 30, der DMA-Steuereinheit 2OA und der I-Feld-Aufbausteuereinheit 50 gelieferte Signale an und überträgt die einzelnen Komponenten eines Datenrahmens nacheinander in serieller Form über eine Leitung 42 zu dem entfernten Datenterminal.

Rahmenformat
(F ig. 2)

Die Reihenfolge, in welcher die Komponenten des Datennachrichtenrahmens durch den Rahmenmultiplexer 40 für eine Übertragung aufbereitet werden, ist in Fig.2 dargestellt Jeder Rahmen wird mit einem 8-Bit-Markierungsbyte 20 bzw. 25 begonnen bzw. beendet, welches jeweils einen vereinheitlichten Code wie beispielsweise Olli 1110 besitzt. Dem ersten Markierungsbyte 20 folgt ein 8-Bit-Adressenbyte 21, welches die Adresse des entfernt liegenden Datenterminals definiert, zu dem die Übertragung erfolgen soll. Dem Adressenfeld 21 folgt ein Steuerbyte 22 (üblicherweise 8 Bits, jedoch erweiterbar), welches vorbeschriebene Steuerinformationen enthält Als nächstes kann nunmehr, und zwar in Abhängigkeit von der Betriebsart, ein Informationsfeld 23 folgen, welches Daten enthält, die durch die DMA-Steuereinheit aus dem Speicher aufgerufen wurden. Falls kein Informationsfeld zu übertragen ist, dann folgt dem Steuerbyte unmittelbar ein Rahmenprüffeld 24 und anschließend ein Schluß-Markierungsbyte 25. Das Rahmenprüffeld 24 ist ein zyklisches 16-Bit-Redundanz-Prüfpolynom zum Prüfen

der Richtigkeit des Datenrahmens an dem entfernt liegenden Terminal. Die Markierungs- und Prüffelder werden in dem Multiplexer 40 selbst erzeugt und mit dem Rest des Rahmens selektiv übertragen.

Zusätzlich zu den Daten enthält das Informationsfeld ein erstes 8-Bit-Vorläuferbyte 26 (erstes Oktett), welchem ein zw eites 8-Bit-Vorläuferbyte 27 (zweites Oktett) folgt, woran sich ein Kopffeld 28 anschließt, dem schließlich Daten 29 folgen. Die Vorläuferbytes können Informationen über die Größe der zu übertragenden ι ο Datenytes und über das Auftreten von Änderungen der Bytegröße enthalten, so daß der Adapter Änderungen der Bytelänge berücksichtigen kann. Das spezielle Format dieser Vorläuferbytes, im folgenden auch als erstes und zweites Steuerbyte bezeichneten, und deren Funktion innerhalb des Informationsfeldes wird im Zusammenhang mit der Beschreibung der I-Feld-Aufbaueinheit 50 im einzelnen erläutert

Vorübertragungssteuerschaltung (F ig. 3)

20

Wie bereits beschrieben, hat die Vorübertragungssteuerschaltung die Aufgabe, auf Übertragungsbefehlsauslösesignale anzusprechen und anschließend Daten- aufbau- und Übertragungssignale zu speichern, die von den Baugruppen des Datenübertragungsadapters während des Aufbaus bzw. der Zusammenstellung eines Datenrahmens und für den Multiplexvorgang der verschiedenen Bytes, die einen Rahmen (wie in F i g. 2 dargestellt) bilden, welcher in serieller Form an ein entfernt liegendes Datenterminal übertragen wird, verwendet werden. Zu diesem Zwecke enthält die Vorübertragungssteuerschaltung eine Anschlußadressen-Vergleichseinheit 304, einen Adressendecodierer 303 und ein Adressenregister 302, ein Datenregister 301, eine Gruppe von Halteschaltungen, welche auch als Funktionsregister 305, 306 und 307 bezeichnet werden, und eine Funktionsregisterauswähleinheit 308. Diese Schaltungen sind außerdem mit entsprechenden der Steuerbitleitungen der gemeinsamen Sammelleitung gekoppelt, so daß sie entsprechend einer decodierten Reihenfolge arbeiten. Zur Vereinfachung der Beschreibung und wegen einer besseren Übersichtlichkeit der Darstellung wurden die Steuerbitleitungsverbindungen in F i g. 3 weggelassen. Es sei jedoch darauf hingewiesen, daß die Steuerbitleiter der gemeinsamen Sammelleitung entsprechende Lese/Schreib-Befehle (Lesen während. der Übertragung) und Aktivierungssignale liefern, die in Verbindung mit Signalen auf den Adressen- und Datenleitern verwendet werden, um die Adapterschaltung zum Lesen von Daten aus dem Speicher und zum Zusammenstellen des zu übertragenden Rahmens zu veranlassen. Während des Empfangsvorgangs erhält die Adapterschaltung Schreibbefehle und Aktivierungssignale von den Steuerleitern der gemeinsamen Sammelleitung, so daß nach der Einleitung des Vorgangs der Empfängerteil der Adapterschaltung das Einschreiben der empfangenen Daten in den Speicher über die DMA-Steuereinheit bewirkt. Bei einem bevorzugten Ausführungsbeispiel kann die in Fig.3 dargestellte Vorübertragungssteuerschaltung und die in Fig.7 dargestellte Vorempfangssteuerschaltung durch eine gemeinsame Baugruppe realisiert sein, so daß diese Schaltungen bestimmte Elemente, weiche ähnliche Voroperationen ausführen, gemeinsam verwenden, wie beispielsweise die Adressendecodierung und die Auslösesignaldecodierung sowie die Befehlsspeicherung. Falls erwünscht oder erforderlich, kann die Adapterschaltung jedoch auch separate Voroperationssteuerschaltungen verwenden und zum besseren Verständnis und zur Erleichterung der Beschreibung der beiden Betriebsarten (Übertragungsvorgang und Empfangsvorgang) der Adapterschaltung werden der Übertragerteil und der Empfängerteil der Adapterschaltung als separate Einheiten beschrieben.

Die Anschlußadressen-Vergleichseinheit 304 besitzt zwei Gruppen von Eingängen, von denen die eine, nämlich 341, Bit-Eingänge A 7 bis A 2 aufweist, welche selektiv beaufschlagt werden können, um eine bestimmte Terminaladapteradresse zu definieren, so daß sie individuell aufgerufen werden kann, wodurch der Rechner in die Lage versetzt wird, mit einem anderen Terminal in Verbindung zu treten, und von denen die andere Gruppe, nämlich 340, mit den Bitleitungen A 7 bis Λ 2 der 16' Adressenbitleiter der gemeinsamen Sammelleitung CCB verbunden sind. In dem beschriebenen Ausführungsbeispiel können somit bis zu 64 individuelle Adapterschaltungen aufgerufen werden, obwohl auch Vorkehrungen getroffen sein können, um mehr oder weniger Adapterschaltungen vorzusehen, indem lediglich die Adressenbitauswahl geändert wird. Die Abschlußadressen-Vergleichseinheit 304 erzeugt immer dann ein Übereinstimmungssignal, wenn sie an den Bitleitungen A 7 bis A 2 der Sammelleitung CCB ihre eigene Adresse feststellt. Dieses Übereinstimmungssignal wird dazu verwendet, den Adressendecodierer 303 zu aktivieren, welcher die beiden stellenwertmäßig niedrigsten Bits Ai, AOder 16 Adressenbits der Sammelleitung CCB decodiert In Abhängigkeit vom Zustand dieser Bits A 1 und A 0 führt die Vorübertragungssteuerschaltung bestimmte Funktionen aus, die später noch im einzelnen beschrieben werden.

Sowohl das Adressenregister 302 als auch das Datenregister 301 ist mit den 8 Datenbitleitungen D 7 bis DO der Sammelleitung verbunden. Das Adressenregister 302 nimmt den Inhalt der Datenbits D 7 bis D 0 als Adresse eines entfernt liegenden Terminals, mit welchem eine Verbindung aufgenommen werden soll, auf, wenn die Bits A 1 und A 0 als 10 decodiert wurden. Das Datenregister 301 wird aktiviert, so daß es den Inhalt der Datenbitleiter D 7 bis D 0 aufnimmt wenn die Bits A1 und Λ 0 als 00 decodiert werden. Das Datenregister 301 wird während der gesamten Übertragung eines Datenrahmens dazu verwendet nacheinander die Daten aufzunehmen, die durch den Rahmenmultiplexer 40 zu übertragen sind.

Die Funktionsregister 305 bis 307 sind mit den fünf stellenwertmä3ig höchsten Datenbits D 7 bis D 3 gekoppelt und halten bzw. speichern ausgewählte Inhalte dieser Bits in Abhängigkeit vom Inhalt der drei stellenwertmäßig niedrigsten Datenbits D 2 bis DO während der Einleitung des Übertragungsvorgangs. Zu diesem Zweck decodiert die Funktionsregister-Auswähleinheit die Bits D 2 bis DQ und aktiviert dadurch selektiv die Funktionsregister 305 bis 307, um zu bewirken, daß diese den Inhalt der Bitleiter D 7 bis D 3 halten, und zwar als vorbestimmte Steuersignale zum Steuern der verschiedenen Operationen der Adapterschaltung während der Übertragung eines Nachrichtenrahmens. Abkürzungen für diese verschiedenen Steuersignale sind an den Ausgangsbitleitern der Funktionsregister 305 bis 307 angegeben. Die jeweilige Erzeugung und Wirkung dieser Signale wird im folgenden in Verbindung mit der Arbeitsweise des Ubertragungsteils der Adapterschaltung beschrieben.

Rahmen-Multiplexer-Übertrager
(F ig. 4)

Die tatsächliche Übertragung eines Datenrahmens wird gesteuert und bewirkt durch die Baugruppen des in Fig.4 dargestellten Rahmen-Multiplexer-Übertragers. Die einzelnen Bits eines Datenrahmens — vom Beginn-Markierungsbyte bis zum Schluß-Markierungsbyte — werden nacheinander von einem Schieberegister 408 mit serieller Eingabe und serieller Ausgabe über eine Verbindungsleitung 481 zu dem entfernt liegenden Terminal übertragen. Die Steuerung des gesamten Multiplex- und Zusammenstellvorgangs des vollständigen Nachrichtenrahmens wird durch eine Rahmenübertragungssteuerschaltung 409 gesteuert. Die Rahmenübertragungssteuerschaltung 409 ist mit den Funktionsregistern 305, 306 und 307 der in F i g. 3 dargestellten Vorübertragungssteuerschaltung gekoppelt und bewirkt, in Abhängigkeit von den Pegeln der verschiedenen Ausgangsbitleiter dieser Funktionsregister, daß die anderen Baugruppen des Rahmenmultiplexers in der richtigen Reihenfolge arbeiten, um den Aufbau und die aufeinanderfolgende Ausgabe eines Datenrahmens, dessen Format in F i g. 2 dargestellt ist, durchzuführen. Zu diesem Zweck enthält die Steuerschaltung 409 entsprechende Kombinationsverknüpfungs- und Zeitgabeschaltungen, welche die notwendigen Aktivierungs- und Durchschaltsignale zu ausgewählten Zeitpunkten in Übereinstimmung mit einem Systemtakt erzeugen. Der spezielle Aufbau der verwendeten Kombinationsverknüpfungsschaltung kann von einem Fachmann, dem die Aufeinanderfolge der verschiedenen weiter unten beschriebenen Vorgänge und Ereignisse, welche während des Übertragungsvorgangs eines Rahmens stattfinden, gegeben werden, ohne Schwierigkeiten realisiert werden. Die verschiedenen von der Steuerschaltung 409 zu den verschiedenen Baugruppen des Rahmenmultiplexers führenden Steuersignalleiter werden weiter unten im Zusammenhang mit den verschiedenen Querverbindungen und der Arbeitsweise der Adapterschaltung beschrieben.

Wie oben bereits erwähnt, wird jedes Byte des Nachrichtenrahmens durch das Schieberegister 408 mit serieller Eingabe und serieller Ausgabe Bit für Bit über die Verbindungsleitung 481 zu dem entfernt liegenden Terminal übertragen. Die serielle Dateneingabe zu dem Register 408 erfolgt über ein ODER-Glied 412, das mit entsprechenden Schaltungen verbunden ist, von denen der Inhalt des zu übertragenden Datenrahmens geliefert wird. Ein erster Eingang des ODER-Gliedes 412 ist mit dem Markierungsregister 403 verbunden, dessen Eingänge zur Realisierung des bereits beschriebenen einheitlichen Markierungsbytecodes (Olli 1110) fest verdrahtet sind. Unter Steuerung eines von der Steuerschaltung 409 gelieferten Durchschaltsignals FSREG wird das Markierungsregister 403 mit dem Markierungsbyte (z. B. 0111 1110) geladen, welches über das ODER-Glied 412 für eine serielle Übertragung über das Register 408 taktweise ausgegeben wird

Die in dem Speicher gespeicherte, zusammenzustellende und zu übertragende Information wird über die acht parallelen Datenbitleiter D 7 bis DO der Leitungen 311 und 322 vom Datenregister 301 und dem Adressenregister 302 (F i g. 3) geliefert.

Das dem ersten Markierungsbyte 20 folgende Adressenbyte 21 (Fig.2) ist in dem Adressenregister 302 gespeichert und wird nach der Erzeugung des Rahmenanfang-Markierungsbytes 20 durch das Markierungsregister 403 über ein Multiplexer-Register 401 zu einem Register 402 mit paralleler Eingabe und serieller Ausgabe übertragen. Danach wird das Multiplexer-Register 401 so geschaltet, um den Inhalt des Datenregisters 301 über die Leitung 311 aufzunehmen, der anschließend als Steuerfeld 22 und Informations-(I-)Feld 23 übertragen wird. Die Steuerung des Multiplexer-Registers 401 wird durch ein Wortauswähleingangssignal IVDSfL und ein Wortauswähleingangstaktsignal

ίο WDSELCLK bewirkt, welche durch die Steuerschaltung 409 erzeugt werden, um den Multiplexer 401 entsprechend zu informieren, welche Registerausgänge (Adressen oder Daten) zu laden sind und wann dies zu geschehen hat.

Der Ausgang des Multiplexer-Registers 401 besteht aus acht parallelen Datenbitleitern D 7 bis DO, welche mit dem Parallel-zu-Serie-Register 402 verbunden sind. Der Inhalt dieser Leiter D 7 bis DO, d. h. die auf diesen Leitern vorhandenen Signale, werden in Abhängigkeit von einem von der Steuerschaltung 409 erzeugten Signalimpuls DS REG in das Register 402 geladen. Das DS ÄEG-Signal wird von der Steuerschaltung 409 in Abhängigkeit von dem Übertragungsausgang CY des Übertragszählers 400 erzeugt. Normalerweise, d. h.

während der Zusammenstellung und Übertragung eines 8-Bit-Bytes, liefern die voreinstellbaren Byte-Leiter-Eingänge 450 zu den Stufen des Zählers 400 die Binärzahl 000, welche bei jedem Übertrag in Abhängigkeit von einem an dem Eingang LD auftretenden Signal über einen Inverter 415 in den Zähler 400 geladen wird. Der Zähler 400 zählt somit von 000 bis 111 und kehrt dann auf 000 zurück, wodurch alle acht Taktimpulse ein Übertragssignal geliefert wird. In Anbetracht des erfindungsgemäßen Merkmals der dynamischen Byte-

Größen-Steuerung des Systems kann der Übertragszähler 400 über die Leiter 450 auch mit einer anderen Zahl als 000 geladen und somit zu einem Umlaufzyklus von weniger als acht Taktimpulsen veranlaßt werden. In diesem Falle ist DS REG von einer Breite, die ausreicht, nur den Inhalt der Leiter DO bis D χ (worin 3 < χ < 7) aus dem Register 401 zu laden, welcher der verminderten Anzahl von durch den Zähler 400 gezählten Anzahl von Taktimpulsen entspricht. Der Ausgang eines ODER-Gliedes 414 ist mit einem weiteren Steuereingang des Registers 402 zum selektiven Sperren oder Aktivieren des Arbeitens dieses Registers verbunden. Der Inhalt des Registers 402 wird mit einer dem an den CLK-Eingang des Registers angelegten Systemtakt entsprechenden Geschwindigkeit taktweise ausgegeben. Ein weiterer Eingang SER ist mit einem seriellen Eingangsleiter gekoppelt. Ein Signal SER IPT ist mit einer Ungültigkeitserkennungsschaltung 416 gekoppelt und veranlaßt das Register 402 während einer Ungültigkeitsbedingung acht aufeinanderfolgende 1 -Bits taktweise auszugeben.

Die von dem Register 402 seriell ausgegebenen Daten gelangen über eine Leitung XMITDATA zu einer Datensteuerschaltung 404, welche aus einem geeigneten Verknüprungsnetzwerk besteht, um die seriell aus dem Register 402 oder der Rahmenprüffolgesteuerschaltung 406 ausgegebenen Signale während vorbestimmter Zeitintervalle des Rahmens, welche von denen der Übertragung eines Markierungsbytes verschieden sind, zu dem ODER-Glied 412 multiplexmäßig durchzuschalten. Der Ausgang des Registers 402 ist ferner mit einem Rahmenprüffolgeregister 405 gekoppelt, welches in Abhängigkeit von einer vorgewählten Funktion, wie beispielsweise einem herkömmlichen Rahmenprüffolge-

polynom, ein Rahmenprüffolgefeld erzeugt und speichert. Dieses Feld wird der Rahmenprüffolgesteuerschaltung 406 zur Eingliederung in den Rahmen durch die Steuerschaltung 404 anschließend an die Übertragung eines Informationsfeldes zugeführt. Die Taktierung der meisten Baugruppen der Übertragungsschaltung wird durch eine Fortschalteinheit gesteuert, welche als Taktsteuerschaltung 410 ausgebildet ist, welcher über einen Inverter 411 der an einer Leitung 452 anliegende Systemtakt SYSCLK zugeführt wird. Die Taktsteuerschaltung 410 ist eine Torschaltung, welche normalerweise die Systemzeitgabe den verschiedenen Baugruppen der Übertragungsschaltung zuleitet, mit Ausnahme während der weiter unten noch zu beschreibenden Null-Bit-Einfügung.

Vom ODER-Glied 412 werden die seriell dargestellten Daten dem Register 408 mit serieller Eingabe und serieller Ausgabe zugeführt, dessen Ausgang mit der Verbindungs- oder Übertragungsleitung 481 zu dem entfernt liegenden Terminal verbunden ist. Die Taktung der Daten durch das Register 408 wird durch den Systemtakt gesteuert. Der Inhalt der Stufen des Registers 408 wird einer Null-Bit-Einfügungs-Steuerschaltung 407 zugeführt, dessen Ausgangssignal ein Block-Taktsignal BLCK CLK ist. Das BLCK-CLK-Signal wird einem Steuereingang des Registers 408 zugeführt, um das Einschieben des Ausgangs des ODER-Gliedes 412 in das Register 408 während der Null-Bit-Einfügungsoperation steuernd zu verhindern. Die Null-Bit-Einfügungssteuerschaltung 407 besteht aus einem Verknüpfungsnetzwerk, welches das Vorhandensein von fünf aufeinanderfolgenden 1-Bits in fünf aufeinanderfolgenden Stufen des Registers 408 feststellt und daraufhin ein BLCK-CLK-S'ig&nl erzeugt. Während der Erzeugung eines Markierungsbytes (6 aufeinanderfolgende 1-Bits) und während eines Ungültigkeitsvorgangs (8 aufeinanderfolgende 1-Bits) wird die Null-Bit-Einfügungs-Steuerschaltung 407 durch die FLG-CLK- INH- bzw. ABT-EN-Ste\iers\gna\e entaktiviert. Der BLCK-CLK-Ausgang der Null-Bit-Einfügungs-Steuerschaltung 407 ist außerdem mit der Taktsteuerschaltung 410 und dem Übertragszähler 400 gekoppelt, um diese beiden Schaltungen während einer Null-Bit-Einfügung zu blockieren. Außerdem wird das BLCK-CLK-S\gna\ über einen Inverter 413 und das ODER-Glied 414 an das Register 402 angelegt, um das Verschieben von Daten während der Null-Bit-Einfügung zu verhindern und dadurch zu vermeiden, daß Datenbits, die ansonsen die Positionen der eingefügten Null-Bits einnehmen würden, nicht verlorengehen. Dem ODER-Glied 414 wird ferner ein Daten-Takt-Sperrsignal DATA CLKINH zugeführt, das von der Steuerschaltung 409 geliefert wird und dazu d^:ent, das Register 402 normalerweise zu aktivieren.

Die Erzeugung eines Ungültigkeitszeichens wird durch die Ungültigkeitssteuerschaltung 416 gesteuert, welche auf das zeitliche Verhältnis zwischen DMA-Signalen einer DMA-Steuerschajtung 608 und dem Übertragsausgangssignal des Übertragszählers 400 anspricht Wenn ein Rahmen ungültig gemacht bzw. abgebrochen werden soll, werden Signale auf die ABT-INT-EN-Leitung gegeben, um ein Ungültigkeitsfeststellsignal in das Zustandsregister 420 einzuführen, um dadurch der gemeinsamen Steuerung die Beendigung des Rahmens anzuzeigen. Das Zustandsregister 420 ist ferner mit dem Steuerregister 409 verbunden und liefert ein Rahmenende-Unterbrechensignal zu der gemeinsamen Steuersammelleitung CCB, wenn die Steuerschaltung 409 das entsprechende Bit in Register 420 auf »Rahmen-beendet« setzt.

Steuerung der I-Rahmen-Zusammenstellung

, (Fig.5)

Wie bereits weiter oben im Zusammenhang mit dem in F i g. 2 dargestellten Format eines Daten- bzw. Nachrichtenrahmens beschrieben, kann ein Informationsfeld (I-Feld) eingefügt werden, das unmittelbar

ίο nach der Übertragung des Steuerbytes übertragen wird. Der Aufbau des Informationsfeldes und die Steuerung der Einfügung desselben in den Datenrahmen wird durch eine I-Feld-Aufbau-Steuerschaltung 50 bewirkt. In der in F i g. 5 dargestellten Steuerschaltung sind Speicherschaltungen vorgesehen, die als ein erstes bzw. zweites Vorläufer-Register 520 bzw. 550 ausgebildet sind, welche mit den Datenbits D 7 — DO der gemeinsamen Steuersammelleitung gekoppelt sind.

Das erste Vorläuferregister 520 wird durch eine erste Vorläufer-Steuerschaltung 510 gesteuert, welche auf später noch näher zu beschreibende Steuersignale anspricht und selektiv das erste Vorläuferregister 520 aktiviert, um den Inhalt der Datenleiter DT-DO durch Anlegen eines Signals an den ETV-Eingang zu speichern.

In ähnlicher Weise wird das zweite Vorläuferregister 550, das einen Rückwärtszähler enthält, durch eine Rückschalteinheit gesteuert, die als zweite Vorläufer-Steuerschaltung 540 ausgebildet ist und auf später noch näher zu beschreibende vorbestimmte Eingangssignale anspricht und das Register 550 selektiv aktiviert, um sowohl den Inhalt der Datenleiter D 7 —DO durch Anlegen eines Signals an den EJV-Eingang zu laden und anschließend seinen Inhalt durch Anlegen eines Signals an den CL/£-Eingang, um eine Einheit zu vermindern.

Insbesondere empfängt die zweite Vorläufer-Steuerschaltung 540 das Übertragssignal vom Übertragszähler 400 (Fig.3) und vom Inverter 530, der mit der DO-Bit-Stufe des Registers 520 gekoppelt ist. Eine Ladeschaltung in Form eines Byte-Größen-Steuerregisters 560 ist mit dem ersten Vorläuferregister 520 gekoppelt, um den Inhalt der Bitstufen DS, D4 und D 3 dieses Registers zu speichern, wenn der Inhalt des zweiten Vorläuferregisters 550 auf einen vorgewählten Wert, beispielsweise auf Null, rückgezählt wurde, so daß ein Aktivierungsausgangssignal zu dem EMEingang des Byte-Größen-Steuerregisters 560 geliefert wird, um dieses dazu zu veranlassen, das Zweier-Komplement der die Byte-Größe der Daten darstellenden Bits D 5, D 4 und D 3 zu speichern.

Die Ausgänge der Stufen des Byte-Größen-Steuerregisters 560 sind mit den voreinstellbaren Byte-Leitern 450 des Übertragszählers 400 (Fig.4) verbunden, welcher in Abhängigkeit von einem System-Takt-Signal SYSCLK bis zu der durch die Eingänge D 5, D 4 und D 3 gelieferten Binärzahl zählt und beim Erreichen der Zählkapazität bzw. bei Beendigung des Zählzyklus ein Übertragssignal CVerzeugt Wie bereits im Zusammenhang mit F i g. 4 beschrieben, läuft der Übertragszähler 400, aufgrund der Tatsache, daß seine Stufen mit den voreinstellbaren Byte-Leitern 450 (den Ausgängen des Registers 560) gekoppelt sind, jeweils zyklisch bis zu dem Binärwert, der durch die Bit-Leiter D 3, D 4 und D 5 vorgegeben ist Das Übertragssignal wird der Steuerschaltung 409 (F i g. 4) zugeführt, deren DS-REG-Ausgang dem Paralld-Zu-Serie-Register 402 (Fig.4) zugeführt wird, um das Laden des Inhalts der Stufen des Multiplexer-Registers 401 in das Register 402 zu steuern. Das Übertragssignal wird außerdem der ersten

Vorläufer-Steuerschaltung 510 und der zweiten Vorläufer-Steuerschaltung 540 zugeführt.

Die in Fig. 5 dargestellte I-Rahmen-Aufbau-Steuerschaltung steuert selektiv die Byte-Größe der einzelnen Datenworte, die das Informationsfeld bilden, welches innerhalb des Rahmens dem Steuerfeld folgt. Die dynamische Steuerung der Byte-Größe der das Informationsfeld bildenden Wörter wird durch selektive Codierung zweier Vorläufer-Bytes oder -Oktette erreicht, welche aus dem Speicher entnommen und in die Register 520 und 550 eingespeichert werden. Durch die dynamische Steuerung wird ermöglicht, daß die Größe der übertragenen Datenbytes von dem normalen 8-Bit-Format pro Byte abweichen kann, welches für die Markierungs-, Adressen-, Steuer-, Vorläufer- und Kopf-Bytes verwendet wird, so daß eine schnellere Kommunikation zwischen den Terminals stattfinden kann, wenn die übertragenen codierten Daten nicht die volle Länge von 8 Bits pro Byte erfordern.

Soll beispielsweise eine Byte-Größen-Änderung von den normalen 8 Bits pro Byte auf 5 Bits pro Byte erfolgen, dann veranlaßt die I-Feld-Aufbau-Steuerschaltung 50 an einem Punkt innerhalb der Datenübertragung, an welchem die Änderung erfolgen soll, daß das Register 402 nur die Bits D 0 - D 4 vom Multiplexer-Register 401 aufnimmt, da die Bits D5-D7 keine Nutzinformation enthalten. Somit werden nur die Bits DQ-DA seriell aus dem Register 402 taktweise ausgegeben und als neue Byte-Größe von 5 Bits pro Byte übertragen.

Die Steuerung der Arbeitsweise der I-Rahmen-Aufbau-Steuerschaltung erfolgt in Abhängigkeit einer einleitenden Gruppe von Steuerbytes, die von der gemeinsamen Steuerung geliefert werden und dem Datenfeld vorangeht Das Format des gesamten Datenfeldes einschließlich der die Arbeitsweise der I-Rahmen-Aufbau-Steuerschaltung steuernden Bytes wurden bereits oben unter Bezugnahme auf die F i g. 2 beschrieben. Wie dort ersichtlich, besteht das erste Vorläufer-Byte 26 aus 8 binären Bits D7-DO. Sein stellenwertmäßig niedrigstes Bit D 0 zeigt an, ob in den den Vorläufer-Bytes folgenden Bytes eine Änderung der Byte-Größe auftritt. Tritt keine Byte-Größen-Änderung auf, dann ist DO = 1 und dem ersten Voriäufer-Byte folgt dann unmittelbar das Datenfeld 29, wobei jedes Datenbyte aus allen 8 Bits D7-D0 besteht Falls DO = 0, dann soll eine Änderung der Byte-Größe auftreten und dem ersten Vorläufer-Byte folgt ein zweites Vorläufer- oder Zählbyte 27 und dem Datenfeld ist ferner ein Kopffeld 28 vorangestellt. Wenn DO = 0, dann enthält das erste Vorläufer-Byte außerdem eine Information bezüglich der Byte-Größe derjenigen Daten-Bytes, die nach dem Wechsel der Byte-Größe auftreten. Diese Information ist in ausgewählten Bits (z.B. D 5, D 4, D 3) des ersten Vorläufer-Bytes enthalten, und zwar codiert als Zweier-Komplement-Binärcode. Die folgende Tabelle 1 zeigt eine solche Codierung zur Festlegung der Byte-Größe nach dem Wechsel.

Tabelle 1

(Codierung der Byte-Größen-Bits DS, DA, D3)

Z>3

Zweier-Komplement

D\

Zweier-Komplement

0	1	0
0	1	1
1	0	0

0 0

8 Bits/Byte 7 Bits/Byte 6 Bits/Byte 5 Bits/Byte 4 Bits/Byte

Das Bit D 7 des ersten Vorläufer-Bytes ist ein Redundanz-Bit, das dazu verwendet wird, das Vorhandensein oder Nicht-Vorhandensein des Kopffeldes 28 anzuzeigen, während die anderen Bits für verschiedene Anzeigefunktionen verwendet werden können. Von einer Beschreibung derselben wird jedoch abgesehen, da diese für das Verständnis der Erfindung nicht erforderlich ist.

Das zweite Vorläufer- oder Zähi-Byte 27, das dem ersten Vorläufer-Byte in Abhängigkeit vom Zustand seines Bits DO folgt, ist ein 8-Bit-Binärcode, welcher die Anzahl der 8-Bit-Bytes angibt, welche dem Zahl-Byte 27 bis zum Wechsel der Byte-Größe folgen. Dem Zahl-Byte 27 folgt ein Kopffeld 28 mit N 8-Bit-Bytes, wobei Nder durch die Bits DT- DO des Zähl-Bytes 27 dargestellten Binärzahl entspricht Dem Byte 28 folgt dann ein Datenfeld 29, bestehend aus M Bytes, deren Länge durch die ausgewählten Bits (D5-D3) des ersten Vorläufer-Bytes 26 bestimmt wird. Das Kopffeld kann somit als derjenige Teil der übertragenen Daten angesehen werden, der sich dem Zahl-Byte unmittelbar anschließt und während dem keine Abweichung von dem normalen Format von 8 Bits pro Byte auftritt.

Eine detaillierte Beschreibung der Arbeitsweise der I-Rahmen-Aufbau-Steuerschaltung 50 und die Wirkung der oben beschriebenen Codierung des ersten und zweiten Vorläufer-Bytes- oder -Oktetts wird weiter unten im Zusammenhang mit der Übertragungsoperation der Adapterschaltung beschrieben.

Unmittelbare Speicherzugriffssteuerung (F ig. 6)

Der Inhalt des Informationsfeldes des Datenrahmens wird unter Steuerung der in Fig.6 dargestellten DMA-Steuerschaltung 60 aus dem Terminal-Speicher erhalten. Zu diesem Zwecke werden Register 604, 605 und 606 verwendet, um den Speicherplatz der zu fibertragenden Daten und die »Speicher-Größe des Datenfeldes zu speichern. Die beiden DMA-(Direct Memory Access-)Adressenregister 604 und 605 sind jeweils 8-Bit-Register, von denen das erstere die stellenwertmäßig höheren und das zweite die stellenwertmäßig niedrigeren Bits der 16-Bit-Adresse des Speichers, aus dem die Daten aufzurufen sind, enthalten. Das dritte Register, d. h. das DMA-Wort-Zähi-Register 606 speichert die Anzahl der Speicheradressen, welche die zu übertragenden Daten enthalten. Das Register 606 kann ebenfalls ein 8-Bit-Register sein, so daß bis zu 256 Adressen- oder Speicherplätze aufgerufen werden können. Die Ausgänge der Register 604 und 6Θ5 werden Ober die Leiter 640 an der Torschaltung 607 vereinigt, welche dann, wenn sie fiber den Leiter 680 von der DMA-Steuerschaltung 608 aktiviert wird, eine 16-Bit-Adresse über ihren Ausgang 670 zu der gemeinsamen Steuersammelleitung CCB liefert Wie die Rahmen-Obertragungs-Steuerschaltung 409 wird die DMA-Steuerschaltung 608 durch ein in geeigneter Weise aufgebautes Verknüpfungsnetzwerk und eine Zählerschaltung gebildet, um in Abhängigkeit von den jeweils angelegten Eingangssignalen aufeinanderfolgend um-

mittelbare Speicheraufruf-Operationen auszuführen. Auch in diesem Falle wird zur Vereinfachung der Beschreibung auf eine detaillierte Beschreibung eines solchen Verknüpfungsnctzwerkes und der Zählerschaltung verzichtet und die Erläuterung soll sich statt dessen auf die verschiedenen Eingangs- und Ausgangssignale der DMA-Steuerschaltung 608 und auf deren funktioneile Wirkung innerhalb des Systems erstrecken.

Jedes der Register 604, 605 und 606 ist mit der gemeinsamen Steuersammelleitung gekoppelt, um die 8 Daten-Bits D7—DO zu empfangen. Eine selektive Speicherung des Inhalts der Datensammelleitung wird durch von den Verknüpfungsgliedern 601,602 bzw. 603 gelieferten Aktivierungssignalen gesteuert Ein Eingang des UN D-Gliedes 601 ist der vom Funktionsregister 306 (F i g. 3) kommende ADD-H-REG-Leher, während der andere Eingang über einen Leiter 333 vom Adressen-Decodierer 303 (F i g. 3) erhalten wird. Das Laden des Adressenregisters 605 mit dem niedrigen Adressenteil wird durch das vom Funktionsregister 306 kommende ,4 DD-L-KfG-Eingangssignal und durch den Zustand des vom Adressen-Decodierer 303 kommenden Leiters 333 gesteuert, wobei diese Steuersignale an die Eingänge des UND-Gliedes 602 angelegt werden. Das DMA-Zählregister 606 speichert den Inhalt der Datensammelleitung, wenn das UND-Glied 603 durch den Signalpegel auf dem Leiter 333 und durch das ADD-L-REG-S\gnai des Funktionsregisters 306 aktiviert ist Beim Auslesen der Daten aus jeder Speicheradresse aktiviert die DMA-Steuerschaltung 608 das Datenregister 301 (F i g. 3) über einen Leiter 391 und ein ODER-Glied 309 der Vorübertragungssteuerschaltung (Fig.3). Die DMA-Steuerschaltung 608 vermindert ferner über einen Leiter 661 den Inhalt des Registers 606 um 1 Bit und erhöht über den Leiter 681 die in den Registern 604 und 605 gespeicherte Adresse. Wenn der Inhalt des Registers 606 auf den Wert Null vermindert ist, dann wird über den Leiter 616 ein Übertragssignal zu der DMA-Steuerschaltung 608 geliefert, um diese darüber zu informieren, daß das Auslesen der Daten aus dem Speicher beendet ist Die DMA-Steuerschaltung 608 sendet nun ein Daten-Ende-Signal über den Leiter 492 zu der Rahmenübertragungs-Steuerschaltung 409, so daß diese mit der Übertragung des Rahmenprüffeldes beginnt 4s

Die DMA-Steuerschaltung 608 ist ferner über Leiter 682, 683 und 684 mit dem Steuerteil der gemeinsamen Steuersammelleitung gekoppelt Wenn Daten zum Zwecke der Übertragung aus dem Speicher auszulesen sind, dann erhält die DMA-Steuerschaltung 608 von der so Rahmenübertragungs-Steuerschaltung 409 über d™ Leiter 491 ein Steuersignal. Über den Leiter 682 wird ein Sammelleitungsanforderungssignal (BRQ) an die gemeinsame Steuersammelleitung geliefert Dieses Signal wird durch einen Hochgeschwindigkeitstakt verzögert und ein BRQ-DEL-Signal wird zu der Ungültigkeits-S;teuerschaltung 416 (Fig.4) geliefert. Wenn der Speicher für einen Zugriff bereit ist, dann wird über den Leiter 683 ein von der gemeinsamen Steuersammelleitung CCB kommendes Sammelleitungs-Bestätigungs- bo Signal BAK an die DMA-Steuerschaltung 608 und ein Direkter-Speicher-Zugriff-Bestätigungs-Signal DMA ACK an die Ungültigkeits-Steuerschaltung 416 geliefert. Ein Speicher-Lesesignal MEM RDwWd über den Leiter 684 zu der gemeinsamen Steuersammeileitung geliefert so daß die Daten aus dem adressierten Speicher zum Zwecke der Übertragung ausgelesen werden können. Wird innerhalb einer vorbestimmten Zeitspanne (eine vollständige Daten-Byte-Länge) nach dem ßAQ-Signal kein Sammelleitungs-Bestätigungs-Signal BAK an die DMA-Steuerschaltung 608 geliefert, dann wird kein DMA-y4CK-Signal zu der Ungültigkeits-Steuerschaltung 416 geliefert, so daß diese ein Ungültigkeits-Aktivierungssignal ABTEN und ein Serie-Eingabesignal SER /fTerzeugt so daß die Rahmen-Multiplexer-Übertragungsschaltung 40 ein Ungültigkeitszeichen 11111111 erzeugt und an das entfernte Terminal überträgt Ferner wird ein Ungültigkeits-Unterbrechensignal ABTlNTEN erzeugt um den Processor über die infolge einer Ungültigkeit erfolgte Beendigung des Rahmens zu informieren.

Übertragungsvorgang

Unter Bezugnahme auf die F i g. 1 bis 6 soll nunmehr ein Übertragungsvorgang eines vollständigen Datenrahmens beschrieben werden, welcher ein Informationsfeld (1-Feld) enthält, bei dem ein Wechsel der Byte-Größe auftritt.

Einleiten der Vorübertragung

Immer dann wenn der Prozessor eines Terminals, welchem ein bestimmter Datenübertragungsadapter zugeordnet ist, mit einem oder mehreren entfernt liegenden Terminals in Verbindung zu treten wünscht, liefert es eine Gruppe von Adressen-, Daten- und Steuersignalen auf die gemeinsame Steuersammelleitung. Die Steuersammelleitung enthält die erforderlichen Lese/Schreib- (Lesen für den Übertragungsvorgang, Schreiben für den Empfangsvorgang) und Aktivierungssignale. Die gemeinsame Steuersammelleitung CCB nimmt mittels eines Adressen- und Datenteils ausgewählte Vorübertragungssteuerinformationen von dem Prozessor auf. Die Adressenbits A 7 — A 2 bezeichnen dasjenige Übertragungsadapter, von welchem die Datenübertragung zu dem entfernt liegenden Terminal erfolgen soll. Die Adressenbits Ai-AO enthalten vorbestimmte Steuerinformationen. Beim Feststellen seiner Anschlußadresse auf der Leitung 340 erzeugt die Anschlußadressen-Vergleichseinheit 304 ein Adressen-Übereinstimmungssignal auf dem Leiter 342, welches den Adressendecodierer 303 dazu veranlaßt, die zwei stellenwertmäßig niedrigsten Bits A 1 und A 0 der Adressenleitung 330 zu decodieren. Die von den Baugruppen der Vorübertragungssteuerschaltung durchgeführten Operationen hängen nun von den Binärzuständen der Bits A 1 und A 0 ab. Als erstes müssen die Funktionsregister 305-307 mit vorbestimmten Vorübertragungssteuerinformatiunen geladen werden.

Anfangs verhindert der Prozessor Fehler-Überwachungs- und Prüffunktionen. Wenn der Adressendecodierer 303 die Binärkombination »01« decodiert, dann aktiviert er die Funktionsregister-Auswähleinheit 308 Der Inhalt der Datenbits D7-D3 wird als nächstes selektiv in den Registern 305—307 gespeichert, wenn die Bits D 2 — DO die Funktionsregister-Auswähleinheil 308 dazu veranlassen, nacheinander die Funktionsregister 305-307 zu aktivieren. Das Funktionsregister 307 welches hauptsächlich zu Fehlerprüf- und Diagnostikzwecken (DIAGS) verwendet wird, wird mit der entsprechenden Bits D7—D3 geladen, um alle Prüffunktionen zu entaktivieren.

Nach der Sperrung der Prüfoperationen bereitet dei Prozessor das Adapter für eine Datenauslesung in Forrr eines direkten Speicheraufrufs (DMA) vor. Nach dei Aktivierung über den Leiter 382 wird das Funktionsre

gister 306 mit entsprechenden Bits Dl bis D3 zu Speicheraufruf-Steuerzwecken geladen. Das Bit DZ des Registers 306 nimmt einen hohen Pegel an und die Decodierung von »11« der Adressenbits A 1 und ,4 0 durch den Adressendecodierer 303 bewirkt, daß das Und-Glied 601 innerhalb der DMA-Steuerschaltung 60 über den Leiter 333 durchgeschaltet und das DMA-Adressen-Register 604 für den stellenwertmäßig höheren Teil der Adresse mit den acht stellenwertmäßig höheren Bits der Anfangsspeicheradresse der Daten des Informationsfeldes geladen wird. Als nächstes wird das Bit D 4 des Registers 306 mit einer »1« geladen, um das Und-Glied 602 zu aktivieren, so daß das DMA-Adressenregister 605 für den stellenwertmäßig niedrigeren Teil der Adresse die acht stellenwertmäßig niedrigeren Bits der gleichen Anfangsspeicheradresse speichert. Anschließend wird bewirkt, daß das Bit D 5 des Funktionsregisters 306 hohes Potential annimmt, und die Anzahl der zu übertragenden Datenwörter in dem Speicher wird in dem DMA-Wortzählregister 606 gespeichert, wenn das Und-Glied 603 durch das /4£>£>-Ä£G-Signal aktiviert wird. Nachdem alle drei Register 604, 605 und 606 der DMA-Steuerschaltung geladen sind, werden die Bitstellen D 3, D 4 und D 5 des Funktionsregisters 306 jeweils mit »0« geladen, um weitere Durchschaltungen in die DMA-Register zu unterbinden. Die DMA-Steuerschaltung ist nunmehr bereit, mit dem Aufruf der Daten aus dem Speicher zu beginnen, wenn es dazu durch die Rahmenübertragungs-Steuerschaltung 409 aufgefordert wird.

Nachdem der Adapter für den Aufruf von Daten aus dem Speicher vorbereitet wurde, fährt der Prozessor nunmehr damit fort, den Adapter für eine Übertragungsoperation zu aktivieren. Zu diesem Zwecke nehmen die von der gemeinsamen Steuersammelleitung kommenden Adressensignale A 1 und A 0 die Binärwerte »1« bzw. »0« an und veranlassen den Adressendecodierer 303 das Adressenregister 302 zu aktivieren, so daß in dieses die Adresse des entfernt liegenden Terminals, an welches die Übertragung gerichtet ist, geladen wird. Der Leiter 322 führt somit das eigentliche Adressenfeld. Wie bereits beschrieben, kann das Adressenfeld die Adresse von nur einem entfernt liegenden Terminal (einmalige oder individuelle Adresse) oder die Adresse einer Vielzahl von entfernt liegenden Terminals (Gruppenadresse, Gesamtadresse) sein, an welche der Datenrahmen gerichtet ist, und zwar abhängig von dem beabsichtigten Umfang des Übertragungsvorgangs. Da die Arbeitsweise des Übertragungsteils des Adapters nicht von der Adresse des Adapters abhängt, an welche die Übertragung gerichtet ist, wird eine detaillierte Beschreibung des Einflusses der Art der Adresse, welche in dem eigentlichen Adressenfeld definiert ist, erst im Zusammenhang mit der Erläuterung des Empfängerteils des Adapters gegeben. Die nächste Gruppe von Adressenbits A 1, A 0 auf der gemeinsamen Steuersammelleitung (0, 0) bewirkt, daß der Adressendecodierer 303 über den Leiter 331, das Verknüpfungsglied 309 und den Leiter 312 das Datenregister 301 aktiviert. Der auf den Datenleitungen D7-D0 vorhandene Inhalt wird nun in das Register 301 geladen, und zwar als Acht-Bit-Steuerbyte, welches dem in dem Adressenregister 302 gespeicherten Adressenbyte folgt. Nach dem Laden der Register 302 und 301 mit dem Adressen- und Steuerbyte des Datenrahmens leitet der Prozessor den Beginn der Datenübertragung durch den Adapter ein. Zu diesem Zwecke decodiert die Funktionsregister-Auswähleinheit 308 die Bits D2—D0, um das Funktionsregister 305 über den Leiter 381 zu aktivieren, und das Funktionsregister 305 wird selektiv geladen, so daß die Bits D 3 und D 5 hohes Potential annehmen, um die Übertragung des Datenrahmens einzuleiten.

Informationsfeld-Aufbau und -Übertragung

Während der Übertragung des Steuer-Byte aktiviert

das Rahmen-Übertragungssteuerfeld in Abhängigkeit vom hohen Eingangssignal auf dem DMA-SND-Leiter, welches das Vorhandensein eines Informationsfeldes anzeigt, die DMA-Steuerschaltung 608 über den Leiter 491. Von der DMA-Steuerschaltung 608 wird ein Sammelleitungs-Aufforderungssignal BRQ erzeugt, welches über den Leiter 682 an die gemeinsame Steuersammelleitung gelangt. Unter der Annahme, daß innerhalb der vorbestimmten Zeitperiode über den Leiter 683 ein vom Prozessor kommendes Sammelleitungs-Bestätigungssignal BAK empfangen wird, wird ein Speicher-Lesesignal MEM RD über den Leiter 684 und die gemeinsame Steuersammelleitung CCB an den Prozessor geliefert. Von der Speicheraufruf-Steuerschaltung 608 wird ein Daten-Durchschaltsignal über den Leiter 391 an die Torschaltung 309 geliefert, so daß die aus dem Speicher ausgelesenen Daten in dem Datenregister 301 gespeichert werden können. Wenn die Rahmenübertragungs-Steuerschaltung 409 über den Leiter 492 über die Rückantwort eines Sammelleitungs-Bestätigungssignals durch die DMA-Steuerschaltung 608 informiert wurde, dann liefert sie ein PRE-HD-EN-Signal an die erste Vorläufer-Steuerschaltung 510. Es sei angenommen, daß das CT-FLD-EXT-Signal, welches den Betrieb der I-Rahmen-Aufbau-Steuerschaltung sperrt, geändert wurde, wodurch angezeigt wird, daß das gegebenenfalls eine Verlängerung aufweisende Steuerfeld durch das System bearbeitet wurde. Nach dem taktweisen Ausgeben des vorangehenden Steuerfeldes durch das Register 402 erzeugt der Übertragszäh-

ler 400 ein Übertragssignal, so daß das nächste Datenbyte (in diesem Falle das erste Datenbyte des Informationsfeldes) in ein serielles Signal umgesetzt und ausgegeben werden kann. In Abhängigkeit von diesem Signal und dem PRE-HD-EN-S\gna\ erzeugt die erste

4^r) Vorläufer-Steuerschaltung 510 ein Register-Lade-Signal, um das erste Vorläufer-Register 520 zu aktivieren, welches daraufhin den Inhalt der Datenbits D7-D0 auf der gemeinsamen Steuersammelleitung aufnimmt. Gleichzeitig werden diese ersten Vorläuferbits in das Datenspeicherregister 301 (F i g. 3) geladen, da das erste Vorläufer-Byte Teil der zu übertragenden Daten ist und für die Decodierung im Empfängerterminal benötigt wird. In Abwesenheit einer dynamischen Steuerung oder nach dem Rückstellen (in den Zeichnungen wurden

aus Übersichtlichkeitsgründen im allgemeinen keine Rückstelleingänge eingezeichnet) ist der Inhalt des Byte-Größen-Steuerregisters 560 Null, so daß der Übertragszähler 400 in Abhängigkeit von seinem Eingangstakt von (000) bis (111) zählt und auf (000)

bo zurückkehrt. Somit wird jeweils alle acht Bits ein Übertragssignal erzeugt und die Breite des DS-REC-Signals entspricht somit der Acht-Bit-Länge eines Datenbytes, so daß alle acht in dem Register 401 gespeicherten parallelen Bits D7-DO in das Register

h) 402 geladen und aus diesem zur anschließenden Übertragung in Serie ausgegeben werden.

Das vom Übertragszähler 400 kommende Übertragssignal wird an das erste Vorläufer-Register 520 und an

das zweite Vorläufer-Register 550 angelegt Das PRE'HD-EN-Signa\ wird von der Steuerschaltung 409 nicht länger geliefert (das erste Vorläuferfeld wurde bereits über die gemeinsame Steuersammelleitung abgegeben), so daß die erste Vorläufer-Steuerschaltung 510 kein weiteres LOAD-REG-Signa\ erzeugt, welches das erste Vorläuferregister 520 dazu veranlassen würde, den Inhalt des Datenteils der gemeinsamen Steuersammelleitung CCB zu laden. Da der Pegel der D0-Stufe des Registers 520 eine »0« ist, wodurch angezeigt wird, daß eine Änderung der Byte-Größe stattfinden wird, liefert der Ausgang des Inverters 530 eine »1«, welche zusammen mit dem Übertragssignal bewirkt, daß ein Register-Lade-Signal LR an den Aktivierungseingang EN des zweiten Vorläufer-Registers 550 geliefert wird, so daß der Inhalt der Datenleiter D 7- DO, welche im Augenblick das zweite Vorläufer- oder Zahl-Byte enthalten, in das zweite Vorlauf er-Register 553 geladen wird. Das Register-Lade-Signal LR kann ferner intern innerhalb der Steuerschaltung 540 zurückgeführt werden, um ein weiteres Laden des Registers 550 zu verhindern, bis das System für einen darauffolgenden Datenrahmen rückgestellt ist Die Steuerschaltung 540 enthält ferner ein Verknüpfungsnetzwerk, welches in der bereits beschriebenen Weise in Abhängigkeit von den angelegten Eingangssignalen vorbestimmte Steuersignale erzeugt. Dieses Verknüpfungsnetzwerk kann durch einen Fachmann auf unterschiedliche Weise realisiert werden, so daß auch in diesem Falle der Einfachheit halber auf eine detaillierte Darstellung der Verknüpfungsschaltung verzichtet wird.

Beim Empfang aufeinanderfolgender Übertragssignale vom Zähler 400 liefert die Steuerschaltung 540 ein Register-Rückzähl-Signal DR an den CLK-Eingang des Registers 550, um seinen Inhalt zu vermindern. Wie im vorangehenden beschrieben, zweigt der Inhalt des Registers 550 an, wie groß die Anzahl der sich an das zweite Vorläufer- oder Zahl-Byte anschließenden Bytes ist, bei denen keine Änderung der Byte-Größe auftritt. Der Übertragszähler 400 fährt somit fort von (000) bis w (111) zu zählen und auf (000) zurückzukehren, wobei er für jeden gezählten achten Taktimpuls ein Übertragssignal erzeugt und dadurch das Parallel-zu-Serie-Register 402 dazu veranlaßt, acht Bits für das zweite Vorläufer-Byte und jedes folgende (Kopf-)-Byte bis zum Auftreten der Byte-Größen-Änderung zu laden.

Wenn das zweite Vorläufer-Register 550 den Wert Null erreicht, dann erzeugt es ein Übertragssignal, welches dem £7V-Eingang des Byte-Größen-Steuerregisters 560 zugeführt wird. Das Register 560 lädt dann den >o Inhalt der Stufen D5, D4und D3des Registers 520. Für das gewählte Beispiel, d. h. bei einer Änderung der Byte-Größe von acht Bits pro Byte auf fünf Bits pro Byte, beträgt der Inhalt dieser Stufen des Registers 520 entsprechend der Tabelle 1: D5 = 0, DA = 1 und « D3 = 1. Der Übertragszähler 400 beginnt nun bei der Zählung der Taktimpulse mit der Binärzahl 011 (d. h. mit dem Dezimalwert 3) und erzeugt jeweils ein Übertragssignal beim Übergang von 111 auf 011. Der Übertragszähler 400 erzeugt somit auf dem Leiter 454 ein w) Übertragssignal für jeweils fünf gezählte Taktimpulse anstatt für jeweils acht gezählte Taktimpulse, wie dies vor der Änderung der Fall war. Die Breite des DS-/?£G-Signals der Steuerschaltung 409 ist nunmehr lediglich so bemessen, daß das Parallel-zu-Serie-Regi- b5 ster 402 die Bits DO-D4, d.h. fünf Bits, aus dem Multiplexer-Register 401 laden kann. Somit werden nur fünf Bits pro Byte serienmäßig ausgegeben und bis zur Beendigung des Informationsrahmens an das entfernt liegende Empfängerterminal übertragen.

Aufbau des Empfängers

Wie bereits erwähnt, kann das hier beschriebene Übertragungs- oder Kommunikationsadapter dazu verwendet werden, Daten von einem zugeordneten Prozessor bzw. einer zugeordneten Verarbeitungseinheit zu einem oder mehreren entfernt liegenden Terminals zu übertragen. Es kann ferner einer seriellen Datennachrichtenrahmen von einem entfernten Terminal empfangen und die empfangenen Daten dem Prozessor bzw. der Verarbeitungseinheit und dem Speicher zuführen. Diese zweifache Betriebsweise wird durch Schaltungsbaugruppen realisiert, die für den Übertrager- und Empfängerteil des Adapters bezüglich Aufbau und Betriebsweise ähnlich sind, wodurch auch die Kompatibilität vereinfacht wird. In der folgenden Beschreibung wird der Aufbau und die Betriebsweise eines solchen Empfängerteils des Adapters unter Verwendung des gleichen Rahmen-Folge-Beispiels behandelt, wie es für den Übertragungs- bzw. Sendeteil des Adapters verwendet wurde.

Ein vereinfachtes Blockschaltbild der einzelnen Baugruppen des Empfängerteils eines Adapters ist in F i g. 1B dargestellt. Wie beim Übertragungsteil des Adapters ist auch der Empfängerteil über eine

Gemeinsame-Steuer-Sammelleitungs-Schnittstellenschaltung 10 mit dem zugeordneten Prozessor und dem zugeordneten Speicher verbunden. Auslösende Steuersignale werden von der gemeinsamen Steuersammelleitung CCB zu einer Vorempfänger-Steuerschaltung 80 geliefert, deren Einzelheiten weiter unten im Zusammenhang mit F i g. 7 beschrieben werden, so daß das Adapter selbständig damit fortfahren kann, ankommende Daten zu überwachen und zu empfangen, wobei das Zuführen der empfangenen Daten in den Speicher durch eine DMA-(Direct Memory Access-)Steuerschaltung 205 bewirkt wird. Die Vorempfänger-Steuerschaltung 80 ist mit einem Rahmen-Demultiplexer 70 und einer Adressenerkennungsschaltung 90 gekoppelt. Die Adressen-Erkennungsschaltung 90 ist mit einer Serien-Datenleitung 92 gekoppelt, durch welche ein serieller Datenrahmen von einem entfernt liegenden Terminal übertragen wird. Nach einer Aktivierung durch die Vorempfänger-Steuerschaltung überwacht die Adressenerkennungsschaltung 90 diese Leitung bezüglich eines Datenrahmens. Beim Feststellen eines Markierungsbytes wird eine Adressenvergleichsschaltung aktiviert, und das Adressenfeld des zu überwachenden Rahmens wird mit der in dem Adapter gespeicherten Adresse verglichen. Falls die Adressenerkennungsschaltung 90 feststellt, daß das Adressenfeld einen an sie gerichteten Adressencode enthält, dann werden die anderen Baugruppen des Adapters einschließlich des Rahmen-Demultiplexers 70 und der DMA-Steuerschaltung 205 aktiviert, um das Zerlegen des ankommenden seriellen Datenrahmens und das Einspeichern in den Speicher zu bewirken. Der Rahmen-Demultiplexer 70, dessen Einzelheiten später im Zusammenhang mit der F i g. 9 beschrieben werden, enthält ferner eine Fehlerfeststellschaltung zur Überwachung der Qualität des Datenrahmens.

Vorempfänger-Steuerschaltung

In Fig. 7 ist der Aufbau der Vorempfänger-Steuerschaltung gezeigt, welche geeignete Empfängerbefehlssignale erzeugt und speichert, welche in dem Adapter

benötigt werden, um ankommende Daten in der richtigen Weise zu identifizieren und zu Oberwachen und den »Entmultiplex«-Vorgang der Daten zwecks Einspeicherung derselben in den Speicher durch direkten Speichsrzugriff zu ermöglichen.

Wie in seinem bereits beschriebenen Übertragungsteil enthält der Adapter eine Adapteranschluß-Adressenvergleichsschaltung 804, welcher über Leiter 840 von der gemeinsamen Steuersammelleitung Adressenbits /4 7 — A 2 zugeführt werden, welche mit selektiv festlegbaren, über die Leiter 841 gelieferten Adressenbits A 7 —A 2 verglichen werden. Die anderen von der gemeinsamen Steuersammelleitung CCB kommenden Bits A 1 und A 0 werden über die Leiter 830 dem Adressen-Bit-Decodierer 803 für die Adressenbits A 1 und /4 0 zugeführt. Der Adressenbit-Decodierer 803 weist Steuereingänge auf, welche über einen Leiter 842 mit der Adressenvergleichsschaltung 804 bzw. über einen Leiter 811 mit einer Empfänger-Schreib-Steuerschaltung 801 verbunden sind. Nach der Aktivierung decodiert der Adressenbit-Decodierer 803 den Inhalt der Bits A 1 und A 0 und aktiviert selektiv über einen Leiter 832 eine Funktionsregister-Auswähleinheit 805 und über einen Leiter 833 ausgewählte Register 910-913, welche in Fig.8 dargestellt sind. Die Funktionsregister-Auswähleinheit 805 ist über Leiter 850 und 851 mit der gemeinsamen Steuersammelleitung CCB verbunden. Nach der Aktivierung durch den Decodierer 803 decodiert die Funktionsregister-Auswähleinheit 805 den Inhalt der Bits D 2 und DO und bewirkt, daß eines der in der Funktionsregister-Baugruppe 806 enthaltenen Register über die Leiter SäO mit dem restlichen Inhalt der Daten-Sammelleitung-Bits D7 — D3 geladen wird, um gespeicherte Befehlssignale zu erhalten, die während des Empfangs eines Datenrahmens über die Leiter 861 zur Verfügung stehen. Die Empfänger-Schreib-Steuerschaltung 801 ist über Leiter 810 mit dem Steuerteil der gemeinsamen Steuersammelleitung CCB gekoppelt und aktiviert in Abhängigkeit von von d2m Prozessor kommenden Steuersignalen die Schaltungen des Empfängerteils des Adapters, so daß diese bereit sind, Daten zu empfangen und diese Daten in den Speicher einzuschreiben.

Wie bereits im Zusammenhang mit der Beschreibung der in F i g. 3 dargestellten Vorübertragungssteuerschaltung erläutert wurde, können die Baugruppen der Vorempfänger-Steuerschaltung mit denjenigen der Vorübertragungssteuerschaltung integriert sein, wobei die Speicherung der Übertragungs- oder Empfangsbefehlssignale abhängig von der jeweils gewünschten Betriebsweise des Adapters davon abhängt, ob entweder Lese- oder Schreibbefehlscignale von der gemeinsamen Steuerung geliefert werden. Um jedoch wieder die Beschreibung der einzelnen Teile des Adapters zu vereinfachen, wurden die Baugruppen der Vorempfänger-Steuerschaltungen separat dargestellt und beschrieben. Eine Erläuterung der Arbeitsweise dieser Baugruppen ist in der folgenden Beschreibung der Gesamtfunktion des Empfängerteils des Adapters enthalten.

Dynamische Adressenerkennungsschaltung

Die einem bestimmten Adapter zugeordneten Adressencodes können dem zugeordneten Prozessor durch ein Programm zugeführt und über die gemeinsame Steuersammelleitung zu entsprechenden Anschlußadressenregistern des Adapters geleitet werden. Zu diesem Zweck kann ein Adapter, wie aus Fig. 8 ersichtlich, ein individuelles Adressenregister 910, 2 Gruppenadressenregister 910 und 912 und ein Gesamtadressenregister913 aufweisen. Jedes der Adressenregister 910 bis 913 ist über Leiter 933 mit den Datenbitleitern D 7 bis UO der gemeinsamen Steuer-Sammelleitung CCB verbunden, um vorbestimmte Adressencodes zu empfangen und zu speichern. Das Laden der von einem Adapter zu verwendenden Adressen wird durch vom Adressenriecodierer 803 und

:o von den Funktionsregistern 806 der Vorempfänger-Steuerschaltung gelieferte Signale bewirkt Der geladene Inhalt jedes Adressenregisters wird durch eine Anschlußadressenauswählschaltung 905 steuerbar abgetastet, welche bewirkt, daß jeweils der Inhalt der Register 910 bis 913 über Leiter 928 bis 925 nacheinander an eine Adressenvergleichsschaltung 906 gelangt Die Anschlußadressenauswählschaltung 905 ist ein Decodierer, dessen Eingangssignale von einem Ringzähler 903 abgeleitet werden. Die Ausgänge der Anschlußadressenauswählschaltung 905 sind über Leiter 929 bis 932 mit den Registern 910 bis 913 und jeweils mit Und-Gliedern 941 bis 944 gekoppelt Andere Eingänge zu den Verknüpfungsgliedern 941 bis 944 werden von der Adressenvergleichsschaltung 906 erhalten. Der Ringzähler 903 wird über einen Leiter 914 mit einem Hochgeschwindigkeitstakt getaktet, welcher eine Impulsfrequenz solcher Höhe hat, daß die Abtastung der Register 910 bis 913 innerhalb einer Daten-Bit-Zeit erfolgt Der Ringzähler 903 empfängt

in die Hochgescbwindigkeitstaktimpulse über ein Und-Glied 902, welches bei Feststellung eines Markierungssignals durch die Markierungs-Byte-Überwachungsschaltung 907 über ein Verzögerungsglied 904 und einen Leiter 915 aktiviert wird. Als Ergebnis decodiert die Anschlußadressenauswählschaltung 905 den Inhalt des Zählers 903, wodurch nacheinander die in den Registern 910 bis 913 gespeicherten Adressen an die Adressenvergleichsschaltung geliefert werden, um dort mit dem Inhalt des Leitungsregisters 901 verglichen zu werden.

ίο Im Falle einer Adressenübereinstimmung informiert die Adressenvergleichsschaltung die Empfängersteuerschaltung 945, so daß die Überwachung und der Entmultiplex-Vorgang für die Daten stattfinden kann. Ferner identifiziert eines der Verknüpfungsglieder 941 bis 944 die entsprechende Adresse zur Verwendung in dem zugeordneten Prozessor.

Die Markierungs-Byte-Überwachungsschaltung 907 ist mit 8 parallelen Ausgängen QA — QHdes Leitungsregisters 901 gekoppelt und beobachtet das Auftreten eines Markierungsbytes im Register 901. Immer dann, wenn ein Markierungsbyte (0111 1110) festgestellt wird, erzeugt die Markierungsbyte-Überwachungs-Schaltung ein Ausgangssignal auf dem Leiter 920. Die Rückstellung der Markierungsbyte-Überwachungsschaltung 907 wird durch den Rückstell-Leiter 946 der Empfängersteuerschaltung 945 bewirkt, welche die Markierungsbyte-Überwachungsschaltung 907 nach dem Feststellen des Markierungsbytes rückstellt Das Leitungsregister 901 ist mit der Verbindungsleitung des entfernt

liegenden Übertragungsadapters gekoppelt und empfängt den seriellen DatenfluQ über die Leitung 935. Durch eine separate nicht gezeigte Zeitgabeschaltung wird die Bit-Taktgabe DTCLK des empfangenen Datenflusses herbeigeführt, um die verschiedenen

b5 Baugruppen des Empfängeradapters einschließlich des Leitungsregisters 901 zu takten. Werden Daten empfangen, dann werden diese seriell durch das Leitungsregister 901 geschoben und in das Schieberegi-

ster 100 (F i g. 9) des Rahmen-Demultiplexers eingegeben.

Der parallele Inhalt der Stufen QA - QH (acht Bits) des Registers 901 wird außer zu der Markierungsbyte-Überwachungsschaltung 907 über eine Leitung 916 auch der Adressenvergleichsschaltung 906, der Null-Bit-Lösch-Steuerschaitung 908 und der Ungültigkeitsfeststellschaltung 909 zugeführt. Der Null-Bit-Löschsteuerschaltung 908 werden nur die Bits QA - QE und der Ungültigkeitsfeststellschaltung 909 nur die Bits QF und QG zugeführt. Der Ausgang der Markierungsbyte-Überwachungsschaltung 907 ist mit den Aktivierungseingängen der Adressenvergleichsschaltung 906 und der Null-Bit-Löschsteuerschaltung 908 und auch mit der Empfängersteuerschaltung 945 gekoppelt Die Empfängersteuerschaitung 945 besteht aus einer geeigneten Verknüpfungsschaltung zur Lieferung verschiedener Steuer- oder Aktivierungssignale an bestimmte Baugruppen des Empfängers, wie dies später noch im einzelnen beschrieben wird. Zur Vereinfachung der Beschreibung wird statt einer Erläuterung der einzelnen Verknüpfungsglieder und deren gegenseitigen Verbindung innerhalb der Steuerschaltung 945 die Aufeinanderfolge der verschiedenen Vorgänge des Adapters beschrieben, aufgrund welcher der Aufbau der Steuerschaltung durch einen Fachmann auf einfache Weise realisiert werden kann. Die Empfängersteuerschaltung 945 ist mit den Funktionsregistern 806 und mit der Empfänger/Schreibsteuerschaltung 801 innerhalb der Vorempfänger-Steuerschaltung und außerdem über Leiter 950 mit den Rahmen-Demultiplex-Baugruppen gekoppelt. Die Empfängersteuerschaltung 945 ist mit dem Ausgang der Markierungsbyte-Überwachungsschaltung 907 und der Adressenvergleichsschaltung 906 und mit dem Aktivierungseingang des Leitungsregisters 901 verbunden. Die Null-Bit-Lösch-Steuerschaltung 908 erzeugt ein Block-Takt-Signal BLKCLK, welches an verschiedene Baugruppen des Adapters geliefert wird, um die Taktgebung für eine Bit-Zeit zu unterbinden, wenn bei dem ankommenden seriellen Datenfluß eine eingefügte bedeutungslose Null festgestellt wird. Durch Verhindern der Taktung oder seriellen Verschiebung beseitigt die Nuil-Bit-Lösch-Steuerschaltung 908 dieses Bit in dem zu dem Leitungsregister 901 gelieferten Datenfluß während der Bit-Unterdrückungsperiode, so daß eingefügte bedeutungslose Nullen gelöscht werden. Eine Erläuterung der Arbeitsweise der in Fig.8 dargestellten dynamischen Adressenfeststellschaltung ist in der folgenden Beschreibung der Arbeitsweise der gesamten Empfängerschaltung enthalten.

Rahmen-Entmultiplexer

Die Rahmen-Entmultiplexerschaltung, welche in F i g. 9 dargestellt ist, führt die Aufteilung des ankommenden Datenflusses in vorbestimmte Bytes aus, welche durch direkten Speicherzugriff in den dem Adapter zugeordneten Speicher eingespeichert werden sollen. Der Rahmen-Entmultiplexer enthält ferner Schaltungen zum Überwachen der Länge des empfangenen Rahmens und zur Erzeugung eines Rahmenprüfzeichens in Abhängigkeit von den empfangenen Daten und zum Vergleichen des intern erzeugten FCS-Zeichens mit dem aus dem entfernt liegenden Adapter übertragenen FCS-Zeichen, so daß die Richtigkeit der empfangenen Daten festgestellt werden kann.

Wie bereits beschrieben, wird der serielle Datenfluß durch das Leitungsregister 901 geschoben und dem Schieberegister 100 zugeführt welches ein Acht-Bit-Register mit serieller Eingabe und serieller und paralleler Ausgabe wie auch das Register 101 ist, welchem das serielle Ausgangssignal des Schieberegisters 100 zugeführt wird. Der serielle Ausgang des Schieberegisters 101 ist mit einem FCS-Generator 117 verbunden, welcher in Abhängigkeit vom Inhalt des empfangenen seriellen Datenflusses abzüglich der gelöschten bedeutungslosen Null-Bits ein FCS-Zeichen erzeugt. Der Inhalt der Stufen der Register 100 und 101 wird der

ίο FCS-Vergleichsschaltung 110 zugeführt, welche außerdem den Inhalt des Empfängerprüfsignals oder FCS-Generators 117 empfängt. Das Laden der FCS-Vergleichsschaltung UO wird durch das Ausgangssignal eines Und-Gliedes 111 gesteuert, dessen Eingänge mit einem Flip-Flop 112 und mit der Markierungsbyte-Feststellschaltung 907 gekoppelt sind. Das Flip-Flop 112 wird beim Erzeugen eines Übereinstimmungs-Ausgangssignals der Adressenvergleichsschaltung 906 gesetzt. Wenn Die Markierungsbyte-Feststellschaltung 907 nach dem Adressenübereinstimmungssignal der Vergleichsschaltung 906 ein Ausgangssignal erzeugt, dann erkennt das Und-Glied 111 dies als Feststellung eines Ende-Markierungsbytes und bewirkt, daß der Inhalt der Register 100 und 101, welche nunmehr das aus 16 Bits bestehende empfangene FCS-Zeichen enthalten, und der Inhalt des FCS-Generators in die Prüfvergleichsschaltung HO geladen wird. Der Ausgang dieser FCS-Vergleichsschaltung ist mit einen Zustandsregister 113 gekoppelt Der Inhalt des Schieberegisters 101 wird außerdem Vorläuferregistern 102 und 103 zugeführt, während ausgewählte Teile des Inhalts des Registers 101 einem DMA-Datenregister 109 und einem Daten-Maskierregister 107 zugeführt werden. Die Vorläuferregister 102 und 103 werden durch entsprechende Vorläufer-Steuerschaltungen 116 und 115 gesteuert, welche in annähernd der gleichen Weise arbeiten, wie in der oben beschriebenen Adapterübertragungsschaltung. Ausgewählte Bit-Ausgänge (D 3, D4, DS) des Vorläuferregisters 102 sind mit einem Byte-Größen-Register 104 gekoppelt, welches in Abhängigkeit von einem über den Leiter 130 von dem Vorläuferregister 103 kommenden Übertragssignal den Inhalt des Registers 102 lädt Wie im Übertragungsoder Sendeteil des Adapters wird das Vorläuferregister 103 durch einen abwärts zählenden Zähler gebildet und wird mit einem Zähl- oder zweiten Vorläufer-Byte geladen.

Der Inhalt des Byte-Größen-Registers 104 wird einem Übertragszähler 105 zugeführt welcher ähnlich dem bereits beschriebenen Übertragszähler 400 von der aus dem Register 104 geladenen Binärzahl bis zu der 3-Bit-Zähi (111) zählt und wieder auf die an seinen Eingängen anliegende Binärzahl zurückkehrt. Die den Übertragszähler 105 steuernden Datentaktimpulse werden von einer Taktsteuerschaltung 114 erhalten, welcher das Serienleitungstaktsignal LNE CLK und das von der Null-Bit-Lösch-Steuerschaltung 908 kommende Block-Takt-Signal BLK CLK zugeführt wird.

Die Bits D5, DA und DZ des Vorlauferregisters 102,

welche die Byte-Größe der Wörter des Datenfeldes bestimmen, werden außerdem einer Masken-Decodierschaltung 106 zugeführt Die Masken-Decodierschaltung 106 decodiert das Zweier-Komplement der in den Stufen DS, D4 und D3 des Vorläuferregisters 102 enthaltenen Binärzahl und veranlaßt die Maskierschaltung 107, selektiv den Inhalt der Bits D7-D4 des Schieberegisters 100 in Abhängigkeit von der Byte-Größe der in den Speicher einzuschreibenden Daten zu

modifizieren. Diese modifizierten Daten-Bits MD 7 — MD 4 werden zusammen mit den 4 stellenwertmäßig niedrigsten Bits des Schieberegisters 101 dem DMA-Datenregister 109 zugeführt. Das DMA-Datenregister 109 speichert jedes abgetrennte Datenbyte, wie es ^r, für eine Einspeicherung in den Speicher mittels der DMA-Steuerschaltung von 20ß von dem Schieberegister 101 erhalten wird.

Wie die DMA-Steuerschaltung 20A des Übertragungsadapters enthält auch die DMA-Steuerschaltung to 2OB ein Adressenregister für den hohen Teil und ein Adressenregister für den niedrigen Teil der Adresse, ein DMA-Wortzählregister und eine DMA-Steuerschaltung. Während der Einleitung sind die 16 Bits der Anfangsadresse des Speichers, in welchen die empfangener. Daten einzuschreiben sind, in den genannten beiden Adressenregistern gespeichert Immer dann, wenn ein Wort in das DMA-Datenregister 109 gespeichert wird, wird der Inhalt des DMA-Wort-Zählregisters und des DMA-Adressenregisters entspre- > <> chend erhöht, so daß jedes Byte der empfangenen Daten nacheinander unter Steuerung der DMA-Steuerschaltung in den Speicher geladen wird und bei Beendigung der Speicherung ist für die gemeinsame Steuersammelleitung eine Zählung der Gesamtzahl der Daten enthaltenden Speicheradressenplätze verfügbar.

Wie bereits weiter oben erwähnt, ermöglicht die gemeinsame Verwendbarkeit von Schaltungsbaugruppen des Übertrager- und Empfängerteils des Adapters eine funktioneile Schaltungsintegration. Außerdem wird μ durch die gemeinsame Nutzung von Baugruppen ein Duplex-Vorgang erreicht, wobei jeweils die zuerst kommenden Anfragen auch zuerst bedient werden. Somit kann die DMA-Steuerschaltung für das Lesen des Datenrahmens aus dem Speicher während des Übertragungsvorgangs oder für das Schreiben eines empfangenen Datenrahmens während des Empfangsvorgangs aufgerufen werden. Die Steuerung erfolgt durch den zugeordneten Prozessor, welcher den Zugriff der DMA-Steuerung für eine Anfrage so lange sperrt, bis der gerade laufende Vorgang beendet ist Somit können die DMA-Steuerschaltungen 20A und 2OS tatsächlich durch eine einzige Schaltung realisiert sein, wie sie in F i g. 6 dargestellt ist und die während einer der beiden Betriebsweisen des Adapters, nämlich übertragen oder empfangen, selektiv betrieben wird. Der Übertragsausgang des DMA-Wort-Zählregisters in der DMA-Steuereinheit 20B ist ferner mit dem Zustandsregister 113 gekoppelt um ein Überlauf-Fehlersignal festzuhalten, falls der Rahmen-Entmultiplexer versuchen sollte, mehr als 256 Speicheradressen (unter der Annahme einer 8-Bit-Speicheradresse), für die das System entwickelt ist aufzurufen.

Empfängeroperation

55

Die Arbeitsweise des Empfängerteils des Adapters wird im folgenden unter Bezugnahme auf die F i g. 7 bis 9 beschrieben, und zwar für einen als Beispiel gewählten übertragenen Datenrahmen mit einem Informationsfeld (I-Feld), welches eine Änderung der Bytegröße von der normalen Länge von 8 Bits auf 5 Bits pro Byte aufweist wie dies im Zusammenhang mit der Beschreibung der Datenübertragung erläutert wurde.

Einleitung

Unter normalen Bedingungen, d. h. wenn ein Komminikationsadapter nicht selektiv für eine Übertragung von Daten vorbereitet ist wird es durch die gemeinsame Steuerung auf Empfangsbetrieb geschaltet, um die Leitung auf eine ankommende Verbindung oder Kommunikation zu überwachen. Zu diesem Zwecke liefert der Terminalprozessor eine Gruppe von Adressen, Daten und Steuersignalen an die gemeinsame Steuersammelleitung CCB, wie dies auch für die Vorbereitung eines Adapters für die Übertragung von Daten erfolgt.

Der Adapter wird mittels eines Schreibbefehls und Aktivierungssteuersignalen, welche über Steuersammelleitung an die Empfänger-Schreib-Steuerschaltung 801 geliefert werden, auf Empfangsbetrieb geschaltet. Ausgewählte fest verdrahtete Adressenbits A 7 — A 2 auf den Leitern 841, welche die Anschlußadresse des Adapters identifizieren, werden mit über die Leiter 840 und die gemeinsame Steuersammelleitung CCB von der gemeinsamen Steuerung kommenden Adressenbits A7-A2 verglichen. Beim Feststellen seiner Anschlußadresse erzeugt die Adressenvergleichsschaltung 804 ein Adressen-Ubereinstimmungs-Signal auf dem Leiter 842, um den Decodierer 803 zu aktivieren, welcher die beiden stellenwertmäßig niedrigsten Bits A 1 und A 0 des Adressenteils der gemeinsamen Steuersammelleitung CCB decodiert

Wie dies bei dem Sende- oder Übertragungsteil des Adapters der Fall ist hängen die von den Baugruppen der Vorempfänger-Steuerschaltung durchgeführten Operationen vom binären Zustand der Bits A 1 und A 0 ab. Der Prozessor liefert als erstes eine »1« als Bit A 0 und eine »0« als Bit Λ 1, wodurch der Decodierer 803 die Funktionsregister-Auswähleinheit 805 dazu aktiviert, die auf der Leitung 851 vorhandenen Bits D2-D0 zu decodieren und den Inhalt der Bitleiter D7-D3 selektiv in den Funktionsregistern 806 zu halten, so daß die notwendigen Befehle und Steuersignale für den Betrieb der Empfängerschaltung in den Registern 806 gespeichert sind. Als nächstes liefert der Prozessor eine »1« für das Bit A 0 und eine »1« für das Bit A 1, wodurch der Decodierer 803 bewirkt daß die Adressenregister 910 bis 913 jeweils mit dem individuellen Adressencode, dem Gruppenadressencode 1, dem Gruppenadressencode 2 bzw. dem Gesamtadressencode geladen werden, welche über den Datenteil der gemeinsamen Steuersammelleitung CCB geliefert werden. Ferner wird dann, wenn für die Bits Ai und Λ0 der Binärwert (11) festgestellt wird, der Decodierer 803 dazu veranlaßt das Zustandsregister 113 dazu zu veranlassen, Zustandsbefehle zu laden und die Adressenregister der DMA-Steuerschaltung 200 für den hohen und niedrigen Adressenteil werden mit der Anfangsspeicheradresse für den direkten Speicheraufruf geladen und das DMA-Wort-Zählregister wird vorbereitet Nachdem diese Empfangsvorbereitungsbedingungen erstellt wurden, ist der Empfängerteil des Adapters bereit die serielle Datenleitung bezüglich der ankommenden Daten zu überwachen.

Informationsfeld-Zerlegung

Nachdem das Steuerfeld durch das Schieberegister 101 durchgeschaltet ist aktiviert die Empfängersteuerschaltung 945 die Vorläufer-Steuerschaltung 116, so daß das erste oder führende Vorläuferbyte (welches die Anwesenheit und das Ausmaß einer Datenbyte-Größenänderung anzeigt) aus den 8 Stufen des Schieberegisters 101 in das Vorläuferregister 102 geladen wird. Findet eine Datenbyte-GröBenänderung statt dann ist das Bit DO des Registers 102 eine »0«, so daß die Vorläufer-Steuerschaltung aktiviert wird, wodurch beim

Auftreten des nächsten vom Zähler 105 erzeugten Übertragssignals auf dem Leiter 134, d. h. dann, wenn im Schieberegister 101 das zweite Vorläufer- oder Zählbyte vorhanden ist, das Laden des Vorläuferregisters 103 bewirkt wird. Wie bei den vorangehenden Daten werden auch die Vorläuferbytes der Datenmaskierschaltung 107 und dem Register 109 zugeführt, um durch eine direkte Speicherzugriffsoperation in den Speicher eingeschrieben zu werden. Wenn somit der Übertragszähler 105 fortfährt, für jeweils 8 gezählte Datentaktimpulse ein Übertragssignal zu erzeugen, dann wird der Inhalt des Informationsfeldes entsprechend in 8-Bit-Bytes zerlegt und in dieser Weise durch die DMA-Steuerschaltung 2OS in den Speicher geladen. Gleichzeitig wird der Inhalt des Vorläuferregisters 103 jcvrcils zurückgezahlt, bis er ein Übertragssigp.a! erzeugt, durch welches angezeigt wird, daß das letzte 8-Bit-Byte des Informationsfeldes von dem Schieberegister 101 zur Speicherung in den Speicher geliefert wurde. Das von dem Register 103 auf dem Leiter 130 erzeugte Übertragssignal aktiviert das Byte-Größen-Register 104, so daß der Übertragszähler eine neue Gruppe von Eingangssignalen erhält Bei dem gewählten Beispiel werden Bits mit folgenden Binärwerten dem Übertragszähler 105 zugeführt: D 5 - 0, DA = 1, D 3 = 1; dadurch erzeugt dieser nunmehr ein Übertragssignal für jeweils fünf gezählte Taktimpulse. Dies bedeutet, daß das letzte 8-Bit-Byte beim Auftreten des nächsten Übertragssignals vom Zähler 105 nicht vollständig aus dem Schieberegister 101 ausgeschoben wird. Drei Bits des letzten 8-Bit-Bytes besetzen die Stufen DT, D% und DS des Schieberegisters 101. Die Maskendecodierschaltung 106 decodiert jedoch den Inhalt der Stufen D 3, D 4 und D 5 des Registers 102 zur Anzeige dafür, daß ein Wechsel der Bytegröße von 8 Bit pro Byte auf 5 Bit pro Byte stattfindet. Die Ausgänge der Masken-Decodierschaltung 106 sind mit einer Datenmasken-Verknüpfungsschaltung 107 verbunden, um die von dem Schieberegister 101 kommenden Bits D7, £>6 und DS zu maskieren, so daß die DMA-Steuerschaltung 2OS nun lediglich die vier Bits DO bis D 3 aus dem Register 101 und das fünfte Bit D 4 (unmaskiert) als ein 5-Bit-Byte lädt Für die nächste und jede folgende 5-Bit-Zählung durch den Übertragszähler 105 wird der Vorgang so lange wiederholt, bis das letzte 5-Bit-Byte des Informationsfeldes aus dem Schieberegister 101 ausgetaktet ist

Zusammenfassend kann somit gesagt werden, daß mittels des erfindungsgemäßen Verfahrens bzw. der erfindungsgemäßen Vorrichtung Daten auf sehr anpassungsfähige wirtschaftliche Weise übertragen werden können, wobei die übertragenen Daten anschließend in diesem entfernt liegenden Terminal, an welches die Übertragung adressiert war, decodiert und der empfangene Datenfluß zerlegt wird. Aufgrund der speziellen Merkmale vorbestimmter Teile des Datenstroms und entsprechender schaltungsmäßiger Ausgestaltung kann die Byte-Größe des seriellen Datenflusses während der Übertragung geändert werden, so daß eine leistungsfähigere und schnellere Übertragung serieller Daten

ermöglicht wird. Eine Änderung der Byte-Größe wird im Empfänger festgestellt so daß eine entsprechende Zerlegung des Datenstroms in seine decodierten Datenzeichen erfolgen kann.

Bei einem modifizierten Ausführungsbeispiel werden

JO Daten zwischen einem einzigen Übertragungsterminal und einem einzigen Empfängerterminal übertragen. Die Adressenschaltung für die Identifikation des Empfängerterminals kann weggelassen werden und der übertragene Datenrahmen enthält in diesem Falle keine Adressensignale.

Hierzu 9 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Verfahren zum bitorientierten, rahmenstrukturierten, synchronen Übertragen von Informationen in Form einer Nachricht, welche einerseits verschiedenartige Steuerbytes und andererseits die Datenbytes des Informationsfeldes umfaßt, gekennzeichnetdurch folgende Schritte:

Erzeugen einer zusätzlichen Steuerinformation (26, 27) darüber, ob in dem genannten Informationsfeld (23) eine Änderung gegenüber der normalen Byte-Größe (z. B. 8 Bits pro Byte) auftritt oder nicht, sowie über die Größe der nach der genannten Änderung zu übertragenden Datenbytes und über die Lage der genannten Änderung innerhalb des Informationsfeldes;

Serielles Übertragen der genannten zusätzlichen Steuerinformation als Teil des Informationsfeldes zu Beginn desselben und Zerlegen des empfangenen Informationsfeldes in Übereinstimmung mit der ggf. vorhandenen Änderung der Byte-Größe gemäß der genannten Steuerinformation.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerinformation ein erstes Steuerbyte (26) enthält, welches angibt, ob in dem genannten Informationsfeld (23) eine Änderung der Byte-Größe auftritt oder nicht, und wie groß gegebenenfalls die nach dieser Änderung zu übertragenden Datenbytes sind, daß die Steuerinformation ein zweites Steuer-Byte (27) enthält, welches die Anzahl der Datenbytes vor der genannten Änderung angibt, und daß als Informationsfeld (23) insgesamt das genannte erste und zweite Steuerbyte (26, 27) gefolgt von einer Vielzahl von Datenbytes aufgeteilt in ein Kopffeld (28) und ein weiteres Datenfeld (29) übertragen werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die genannten ersten und zweiten Steuerbytes (26,27) gespeichert werden, und daß das genannte zweite Steuerbyte (27) während der Übertragung der Vielzahl von Datentytes modifiziert wird, und daß dann, wenn das modifizierte Steuerbyte einen vorbestimmten Wert erreicht, die folgenden Datenbytes mit einer in dem ersten Steuerbyte angegebenen Größe übertragen werden.

4. Verfahren nach den Ansprüchen 2 oder 3, dadurch gekennzeichnet, daß das empfangene erste und zweite Steuerbyte (26,27) gespeichert wird, daß das gespeicherte empfangene zweite Steuerbyte während des Empfangs der Vielzahl von Datenbytes modifiziert wird und daß anfangs die empfangenen Daten in Bytes zerlegt werden, deren Größe mit der Größe der vor der genannten Änderung übertragenen Datenbytes übereinstimmt, und daß dann, wenn das modifizierte empfangene zweite Steuerbyte mit dem genannten vorbestimmten Wert übereinstimmt, anschließend die empfangenen Daten in Bytes zerlegt werden, dere.i Größe in dem gespeicherten empfangenen ersten Steuerbyte angegeben ist. bo

5. Vorrichtung zum Übertragen von Informationen durch ein Verfahren nach einem beliebigen der vorangehenden Ansprüche, gekennzeichnet durch ein Sende- oder Übertragungsteil (Fig. IA) mit Speicherschaltungen (520,550 in F i g. 5), welche die μ genannte Steuerinformation speichern, und mit einem Übertrager (40 in Fig. IA, Fig.4) zum seriellen Übertragen der genannten Nachricht einschließlich der Steuerinformation und der genannten Datenbytes; und durch ein Empfangsteil (F i g. 1 B) zur Aufnahme und zum Zerlegen der übertragenen Nachricht

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die genannten Speicherschaltungen aus einer ersten (520) und einer zweiten Speicherschaltung (550) bestehen, welche das genannte erste bzw. das genannte zweite Steuerbyte (26, 27) speichern, und daß die genannte Übertragungsschaltung folgende Einheiten enthält: Ein Register (402) mit einer zum Speichern von zu übertragenden Datenbytes beliebiger Größe ausreichenden Anzahl von Stufen; und eine Übertragungssteuerschaltung (400,560,410,409,540), welche in Übereinstimmung mit dem gespeicherten ersten und zweiten Steuerbyte ein Ladesteuersignal (DS REG) erzeugt, um in das genannte Register (402) eine solche Anzahl von Datenbits zu laden, welche der Größe des zu übertragenden Datenbytes entspricht

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Übertragungssteuerschaltung (400, 560,410,409,540) folgende Einheiten enthält: Einen Zähler (400), eine Ladeschaltung (560) zum wiederholten Laden des genannten Zählers (400) mit einem ersten Zählwert, und eine Fortschalteinheit (410) zum Fortschalten des genannten Zählers synchron mit dem Laden des Registers (402), wobei der Zähler (400) so ausgebildet ist, daß er ein Zählerausgangssignal abgibt, wenn ein vorbestimmter zweiter Zählwert erreicht ist und daß dieses Zählerausgangssignal (CY) die Dauer des genannten Ladesteuersignals (DS REG) steuert.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die genannte Übertragungssteuerschaltung (400, 560, 410, 409, 540) eine Rückschalteinheit (540) enthält, welche das gespeicherte zweite Steuerbyte (27) in Abhängigkeit von der Erzeugung des genannten Zählerausgangssignals vermindert, daß ein Größensteuersignal erzeugt wird, wenn das verminderte bzw. zurückgeschaltete zweite Steuerbyte einen vorbestimmten Wert erreicht, wobei das genannte Größensteuersignal die genannte Ladeschaltung (560) dazu veranlaßt, den in den genannten Zähler (400) zu ladenden ersten Zählwert auf einen Wert zu ändern, der von dem gespeicherten ersten Steuerbyte (26) abhängt.

9. Vorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Empfangsschaltung erste und zweite Empfangsspeicher (102, 103) enthält, welche das empfangene erste und zweite Steuerbyte speichern, wobei der genannte zweite Empfangsspeicher (103) sich rückwärtszählenderweise in Synchronismus mit den empfangenen Datenbits befindet, daß ein Empfangsschieberegister (101) vorgesehen ist, welches eine derartige Anzahl von Stufen aufweist, daß es ein empfangenes Datenbyte beliebiger Größe zu speichern vermag, und daß die Empfangsschaltung ferner eine Maskierschaltung (107) enthält, welche mit den Ausgängen der Stufen des genannten Empfangsschieberegisters (101) gekoppelt ist und dazu dient, die Signale an diesen in Abhängigkeit vom Inhalt des genannten ersten Empfangsspeichers (102) immer dann zu maskieren, wenn der Inhalt des zweiten Empfangsspeichers (103) einen vorbestimmten Wert erreicht.