DE2801611A1 - Verfahren und anordnung zum adressieren und speichern von daten in speichern mit wahlfreiem zugriff - Google Patents

Description

- 7 reichen drei Register und drei Zeiger aus.

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben.

In den Zeichnungen zeigt:

Fig. 1 ein Blockschaltbild einer Anordnung, in der die Erfindung eingesetzt werden kann,

Fig. 2 ein Blockschaltbild zur Erläuterung der Erfindung,

Fign. 3 und 4 schematische Darstellungen des Speicherin-

halts bei zwei verschiedenen Bedingungen und

Fign. 5 bis 18 Schaltbilder und logische Gleichungen sowie

Impulsdiagramme zur Erläuterung der einzelnen Teile der Anordnung von Fig. 2.

Beschreibung der bevorzugten Ausführungsform der Erfindung

In Fig. 1 ist als Blockschaltbild ein mit einem programmierten Mikroprozessor ausgerüstetes, für Datenübertragung eingerichtetes Eingabe/Ausgabeterminal zur Darstellung einer Anlage gezeigt, in der die Erfindung mit Erfolg benutzt werden kann. Ein Mikroprozessor 10 ist dabei über eine Speicherleitung 12 mit einem Speicher 11 verbunden. Der Speicher 11 enthält ein Steuerprogramm, Arbeitsspeicherregister und allgemeine Speicherregister zum Speichern von Daten.

Der Mikroprozessor 10 weist eine Eingabe/Ausgabeleitung 14 auf, die die Verbindung nach verschiedenen Anschlußgeräten, wie z.B. einem Drucker 15, einer Eingabe/Ausgabetastatur

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16 und einem Modem 17, herstellt. Die Eingabe/Ausgabegeräte 15, 16 und 17 sind über Adapter 18, 19 bzw. 20 mit der E/ALeitung 14 verbunden. Diese Adapter liefern viele Funktionen, die hauptsächlich durch die Art des Anschlußgerätes bestimmt sind. Beispielsweise kann der Druckeradapter 18 einen Zeichengenearator enthalten, der auf den angeschlossenen Drucker abgestimmt ist und die durch den Mikroprozessor gelieferten, binär codierten Zeichen in eine Anzahl aufeinanderfolgender Steuersignale umwandelt, durch die der Drucker die durch den Mikroprozessor gelieferten binär codierten Zeichen in normaler Zeichendarstellung abbildet. Bei einem Datenübertragung sadapter 20 muß eine Parallel/Serien- und Serien-/ Parallelumwandlung durchgeführt werden, wenn Daten von der parallelen E/A-Leitung 14 nach der serialen Fernsprechleitung 21 oder umgekehrt übertragen werden sollen. Da diese Umwandlungs- und Steuerfunktionen allgemein bekannt sind und kein Teil der Erfindung darstellen, werden sie nicht weiter dargestellt oder beschrieben.

Bei einer typischen Anfrage und Antwort wird beispielsweise ein Bediener seine Nachricht mit der Tastatur 16 eingeben. Diese Nachricht wird dabei in den Speicher 11 eingespeichert und, gesteuert durch in dem Speicher 11 abgespeicherte Programme, durch den Drucker 15 ausgedruckt. Nach Eingabe der Anfrage und überprüfung der Richtigkeit der ausgedruckten Anfrage kann diese Anfrage durch Drücken einer entsprechenden Taste auf der Tastatur übertragen werden. Das im Speicher 11 abgespeicherte entsprechende Programm bewirkt, daß die abgespeicherten Daten über den Modem 17 und die Fernsprechleitung 21 nach einer fernen Datenverarbeitungsanlage übertragen werden. Diese ferne Datenverarbeitungsanlage erstellt die Antwort auf die Anfrage und überträgt die Anwort über die Fernsprechleitung 21, den Modem 17 und den Adapter 20 nach dem Prozessor 10, worauf die Antwort für einen nachfolgenden Druck im Drucker 15 zunächst im Speicher 11 abge-

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speichert wird, wodurch der Bediener die Antwort auf seine Anfrage erhält. Die Endstelle IBM 3770 ist im wesentlichen in Punktion und Organisation gleichartig aufgebaut, wie die in Fig. 1 dargestellte Endstelle.

Die vorliegende Erfindung eignet sich insbesondere für einen Einsatz in einer solchen Organisation, da dadurch die Beanspruchung des Mikroprozessors bei der Datenübertragung zwischen Adapter und Speicher in beiden Richtungen wesentlich verringert wird. Diese Eigenschaft ist insbesondere bei einem Obertragungsadapter von großem Wert, der in meisten Fällen synchron arbeitet und auf einer Prioritätsbasis bedient werden muß. Das heißt, wenn beispielsweise zu einem ganz bestimmten Zeitpunkt Daten aus dem Speicher benötigt werden und nicht zu diesem Zeitpunkt ankommen, dann würde eine vollständige Verbindung aufgegeben werden müssen. Andererseits muß der Adapter 20 die Daten so schnell, wie sie ankommen, an den Speicher übertragen, da sonst wegen der begrenzten Speicherkapazität des Adapters 20 Daten verloren gehen könnten. Fig. 2 zeigt als Blockschaltbild die einzelnen Bauelemente und Baugruppen im Adapter 20, im Prozessor 10 und im Speicher 11, die für die Durchführung der neuartigen Datenübertragung gemäß der Erfindung erforderlich sind. Andere nicht unmittelbar mit der Erfindung zusammenhängende Teile sind der besseren Klarheit halber weggelassen worden.

In Fig. 2 sind die Bezugszeichen der Fig. 1 benutzt worden, um den Ort der verschiedenen Teile in Hinblick auf Fig. 1 I zu bezeichnen. Der Adapter 20 enthält ein Datenregister 22, das durch eine logische Schaltung 23 gesteuert, deren Funktion noch beschrieben wird, Daten parallel von der E/A-Leitung 14 aufnehmen und sie parallel an diese Leitung abgeben kann. Außerdem kann das Register 22, gesteuert durch die

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logische Schaltung 23, Daten serial von einer Leitung 24 aufnehmen und an diese abgeben. Der Adapter 20 enthält ferner vier Register 25, 26, 27 und 28, die der Aufnahme von Daten oder der Abgabe von Daten von oder an die E/A-Leitung 14, gesteuert durch die logische Schaltung 23, dienen. Eine durch die logische Schaltung 23 über Torschaltung 30 gesteuerte Zählschaltung 29 nimmt von der E/A-Leitung 14 ein Eingangssignal auf und liefert nach einer vorbestimmten Verzögerung einen entsprechend verringerten Wert an die E/ALeitung 14. Der Zweck dieser Schaltung wird bei Beschreibung der Arbeitsweise der Anordnung klar.

Der Prozessor 10 enthält ferner auf von einem Taktgenerator 32 und von der Eingangs/Ausgangsleitung 14 kommende Signale ansprechende logische Schaltungen 31, die eine Anzahl von Steuersignalen liefern. Diese Steuersignale steuern dabei einen Schalter 33 zum Anschluß der E/A-Leitung 14 an die Adreßsteuerschaltung 34 oder die E/A-Registerschaltungen 35 des Speichers 11. Die Lese/Schreibsteuerschaltungen 36 des Speichers 11 und eine Portschaltestufe 37 zum Fortschalten des vom Register 35 kommenden Ausgangssignals werden ■ alle durch die oben beschriebenen Steuersignale gesteuert.

Die E/A-Leitung 14 enthält sechs Steuerleitungen für eine 'Verbindung zwischen den logischen Schaltungen 23 und 31. !Diese sind in Fig. 2 im Block 23 bezeichnet. Die CS-Leitung j schaltet dann von einem Spannungspegel auf einen anderen um, wenn der Adapter Signale nach dem Prozessor übertragen will. Die Leitung SCG wird durch die logischen Schaltungen des Prozessors gesteuert und geht von einem Spannungspegel auf einen anderen dann über, wenn der Prozessor in Abhängigkeit von einem Signal auf Leitung CS für die Aufnahme von Signalen aus dem Adapter bereit steht. Diese Leitung CS ist

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durch alle Adapter in Serie hindurchgeschleift. Jeder Adapter weist in dieser Serienschaltung einen Schalter auf, der durch den Adapter gesteuert wird. Wenn ein Adapter das auf der Leitung CS liegende Signal auf hohes Potential bringt» dann wird dadurch der in der Leitung CSG liegende zugehörige Schalter geöffnet, so daß das auf der CSG-Leitung liegende Signal nicht nach den weiteren Adaptern übertragen werden kann. Auf diese Weise haben die einzelnen Adapter eine sich aus ihrer Position ergebende Priorität für die Übertragung von Signalen nach dem Prozessor. Diese Anordnung ist nicht im einzelnen gezeigt, da sie kein Teil der Erfindung darstellt. Die vier anderen Leitungen sind mit TA, TC, TD und IO bezeichnet. TA bezeichnet auf der E/A-Leitung 14 befindliche Daten als Adreßdaten. TC bezeichnet Steuerdaten, TD bezeichnet Informationsdaten und IO zeigt an, daß eine Eingabe oder Ausgabe stattfinden soll.

Zusätzlich dazu enthält die Leitung 14 acht Leitungen, über die acht Informationsbit oder sechs Adreßbit und zwei Steuerbit übertragen werden können. Eines der Steuerbits zeigt Lesen oder Schreiben in dem Speicher, an der durch den 6-Bit-Adreßteil gekennzeichneten Adresse und das andere Steuerbit eine direkte oder indirekte Arbeitsweise an. Bei der direkten Arbeitsweise wird die durch den Adapter gelieferte Information in die innerhalb des Speichers befindlichen Zeigerregister eingesetzt, und dabei ist die Anzahl der Zeigerregister auf fünf oder drei begrenzt, je nachdem ob im Duplex- oder Halb-Duplex-Betrieb gearbeitet werden soll. Bei indirekter Arbeitsweise wird die durch den Adapter gelieferte Information in die Adresse eingesetzt oder aus der _; Adresse entnommen, die in dem Zeigerregister eingespeichert ist, das durch den Adressenteil der Leitung 14 gekennzeich- : net ist.

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Fign. 3 und 4 stellen den Inhalt des Speichers 11 zu zwei verschiedenen Zeitpunkten dar. Die in Fig. 3 dargestellten Speicherinhalte eignen sich für die Beschreibung einer übertragung, bei der an einer Anzahl von unterschiedlichen Speicherplätzen im Speicher 11 abgespeicherte Blöcke von Informations Signalen, jeweils eine Adresse nach der anderen, für eine weitere übertragung an den Adapter 20 abgegeben werden. Die Infonnationssignale in jedem Block werden in der Reihenfolge ihrer Adressen übertragen, und die Blocks werden dann in der durch eine im Speicher 11 abgespeicherten Tabelle bestimmten Folge übermittelt und übertragen. Diese Figur wird in Verbindung mit einer Beschreibung der Arbeitsweise der Fig. 2 bei der Übertragung benutzt, bei welcher im Speicher 11 gespeicherte Daten nach dem Modem 17 für eine übertragung an die ferne Datenverarbeitungsanlage oder dergleichen übermittelt werden.

Die in Aussicht genommene Datenübermittlung wird durch ein ι Steuerprogramm in dem Prozessor eingeleitet. Das Steuerprogramm setzt die Informationssignale in dem Speicher 11 in einer Anzahl verschiedener verfügbarer Speicherplätze zusammen. Dies ist zwingend notwendig, wenn eine wirksame Ausnutzung des Speichers 11 gefordert ist. Beispielsweise [sind in Fig. 3 sechs Speicherplätze mit den Anfangsadressen 256, 512, 524, 536, 1024 und 1048 gezeigt. Die Adressen kennzeichnen die Anfangsadressen von sechs Datenblöcken unterschiedlicher Länge die zusammen die zu Übertragende Nachricht bilden. Zu einem späteren Zeitpunkt kann entsprechend dem Zustand des Speichers 11 eine unterschiedliche Anzahl von Datenblöcken an unterschiedlichen Ausgangspositionen verwendet werden.

Zusätzlich dazu bildet das Steuerprogramm bei der Anfangsadresse 2056 eine Tabelle, die die Anfangsadressen der

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sechs Datenblöcke in der Reihenfolge enthält, in der sie übertragen werden müssen, wobei gleichzeitig bei jeder Adresse ein Status- oder Steuerwert oder eine Byte- oder Längenzählung angegeben ist. Zusätzlich dazu lädt das Steuerprogramm die Anfangsadresse 2056 der Tabelle bei der Adresse 08, die zuvor im Register 3 (27) der Fig. 2 geladen wurde. Sobald die soeben beschriebenen Bedingungen erfüllt sind, wird eine Steuerinformation (TC) nach dem Adapter 20 adressiert (TA), welcher anzeigt, daß eine Datenübertragung (TX) erforderlich ist.

Zu diesem Zeitpunkt bringt die logische Schaltung 23 die Leitung CS auf hohes Potential. Bei Aufnahme des Signals CSG wird ein indirekter Lesevorgang bei der Adresse 08 dadurch angefordert, daß der Speicherinhalt des Registers 3 (27, Fig. 2) auf die ersten sechs Leitungen der E/A-Leitung 14 gegeben und die L/S-Leitung der Leitung 14 und in gleicher Weise für die Leitung für indirekt/direkt auf das entsprechende Spannungsniveau gebracht wird, das einen Lesevorgang anzeigt. Die logische Schaltung 31 bewirkt dann einen Speicherlesezyklus an der bezeichneten Adresse (2656) in der Speicheradresse 08, wodurch (1048) und (12-2) über Leitung 14 an den Adapter 20 übertragen werden. Die Adapterlogik steuert durch Erzeugung der entsprechenden Durchschalt- und Steuersignale die Einspeicherung dieser Information in Register 4 (28). Die logische Schaltung 31 bewirkt dann eine Berichtigung der Adresse (2056), die anschließend an der Adresse 08 abgespeichert wird.

Im nächsten Arbeitszyklus bewirkt die logische Schaltung 23, daß die Adresse 1048 im Register 4 unmittelbar nach der Adresse 04 übertragen wird, die zuvor durch das Steuerprogramm im Register 1 (25) eingespeichert wurde. Zu diesem Zeitpunkt enthält die Adresse 04 die Anfangsadresse des

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ersten Datenblocks, die in diesem Fall aus zwei Byte besteht. Zu diesem Zeitpunkt veranlaßt die logische Schaltung 23 zwei aufeinanderfolgende indirekte Lesevorgänge bei der Adresse 04, und die 1048 wird fortgeschrieben, wenn dies stattfindet, wodurch zwei Datenbytes übertragen werden. Die logische Schaltung 23 bewirkt, daß der im Register 4 (28) abgespeicherte Zählerstand von (2) auf Null verringert wird. Wenn der Zählerstand Null erreicht hat, wird ein indirekter Lesevorgang, der auf die Adresse 08 hinweist, durchgeführt. Das hat zur Folge, daß die nächste Adresse 256 und die Bytezählung 2 nach dem Register 4 im Adapter 20 übertragen wird, worauf das soeben beschriebene Verfahren wiederholt wird. In der soeben erläuterten Weise werden die bei 512, 524, 536 und 1024 beginnenden Datenblöcke byteweise nach dem Adapter 20 überführt und über das Datenregister 22 übertragen. Die Daten werden dabei in das Datenregister 22 parallel eingelesen und, gesteuert durch die logischen Schaltungen 23, in Serie nach dem Modem 17 ausgelesen.

Das Steuerzeichen 3 (FTA) in der Adresse 2056-12, das auf die Übertragung von 12 Bytes folgt und dadurch bezeichnet ist, veranlaßt den Adapter 20 über eine Folge von indirekten Lese- und direkten Schreiboperationen die Adressen 1200, 1216 und 1400, wie dies in Fig. 4 gezeigt ist, an die Adressenzeigerregister 04, 06 und 08 zu übertragen, um damit den Adapter für die Durchführung einer Empfangsoperation vorzubereiten, bei der vom Modem 17 kommende Daten nach dem Speicher 11 übertragen werden. Bei Halb-Duplex-Datenübertragung folgt normalerweise auf einen Sendezyklus ein Empfangszyklus. Die soeben beschriebene Anordnung eignet sich ins-'besondere für den Einsatz im Halb-Duplex-Betrieb, da sie ein schnelles Umschalten ermöglicht. Dies wird dadurch erreicht, daß die Zeigerregister, wenn erforderlich, durch den Adapter mit den entsprechenden Adressen für die Aufnahme von Daten geladen werden, ohne daß dabei auf einen Eingriff

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- 15 des Steuerprogramms gewartet werden muß.

Weiterhin kann auch mit Voll-Duplex gearbeitet werden. In diesem Fall sind zwei Gruppen von Zeigerregistern erforderlich, wobei die eine Gruppe zwei und die andere Gruppe drei Seigerregister aufweist. Dabei müßte auch die Anzahl der im Adapter 20 vorzusehenden Register für eine simultane Arbeitsweise erhöht werden. Halb-Duplexbetrieb wird jedoch bei einer interaktiven Datenübertragung außerordentlich häufig benutzt und wurde deshalb für die Erläuterung herangezogen. Die für die Durchführung von Voll-Duplex-Betrieb erforderlichen Änderungen ergeben sich aus der Beschreibung des Halb-Duplex-Betriebs, bei dem die beiden Abläufe, sich gegenseitig zeitlich ausschließend, miteinander abwechselnd ablaufen, statt gleichzeitig.

Beim Empfang von Daten werden die vom Modem 17 kommenden Daten serial in das Datenregister 22 eingesetzt. Nach der Aufnahme von 8 Bit müssen die Daten an den Speicher 11 übertragen werden, da sonst die Daten verloren gehen. Das Register 22 kann auch für zwei Datenbytes ausgelegt werden. In diesem Fall hat der Adapter 8 Bitzeiten für die übertragung eines Bytes an den Speicher 11 zur Verfügung, bevor Daten verloren gehen. Wenn jedoch andererseits nur Speicherplatz für ein Byte vorgesehen ist, dann muß die übertragung in einer Bitzeit durchgeführt werden.

Wenn die logischen Schaltungen 23 feststellen, daß ein Datenbyte im Datenregister 22 aufgenommen ist, und für die übertragung an den Speicher 11 bereit steht, dann weisen die logischen Schaltungen 23 über Register 1 (25) mit Signalen "Schreiben indirekt" auf der übertragungsleitung auf das Zeigerregister 04 hin, bis der der bei der Anfangsadresse 1200 beginnende zusammenhängende Speicherraum fester Länge

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erschöpft ist, und schaltet dann dadurch um, daß über Register 2 (26) auf die Adresse 06 verwiesen wird, und füllt diesen Speicherplatz. In der Zwischenzeit wird, falls erforderlich eine Empfangstabelle, beginnend bei der Adresse 1400 aufgebaut. Dies wird dadurch erreicht, daß das Zeigerregister 08 über das Adapterregister 3 (27) angesteuert wird und daß ein indirekter Schreibvorgang durch Einspeicherung der entsprechenden Codes in der mit 1400 beginnenden Adresse durchgeführt wird. Eine solche Tabelle enthält dabei sich auf die Datenblocks beziehende Information wie Anfang, Blocklänge, Ende usw. Ferner enthält die Tabelle eine Eintragung, wenn immer der bei 1200 oder 1216 beginnende Datenblock gefüllt ist. Wie bereits beschrieben, werden die bei 04, 06 und 08 abgespeicherten Adressen bei Zugriff durch den Adapter fortgeschrieben.

Das Steuerprogramm tastet periodisch die Empfangssteuerliste ab und bestimmt dabei, wann einer der Speicherblocks voll ist, oder stellt andere Statusbedingungen fest. Zu diesem Zeitpunkt kann beispielsweise ein weiterer Block dadurch zu- ', geordnet werden, daß in einem entsprechenden Zeigerregister eine neue Anfangsadresse eingesetzt oder die Daten über-ί tragen und die ursprüngliche Anfangsadresse des Blocks in !dem entsprechenden Zeigerregistern eingespeichert wird.

Die Fign. 5 bis 13 zeigen die logischen Schaltungen 23 des Adapters in größeren Einzelheiten und lassen sich in Verbindung mit der vorangegangenen Beschreibung der Fign. 2 bis 4 verwenden. In Fig. 5 ist ein Decodierer 40 gezeigt, der an die E/A-Sammelleitung 14 angeschlossen ist und dabei die sechs bezeichneten Signale abgibt. Der Decodierer 40 ist von üblicher Bauart und kann beispielsweise ausschließlich aus UND-Gliedern bestehen, die auf die über E/A-Sammelleitung 14 ankommenden, zuvor beschriebenen Signale ansprechen. Die

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Signale TX (Senden) und RX (Empfangen) werden durch das Steuerprogramm des Prozessors geliefert. Bei Aufnahme dieser Signale werden sie verriegelt und schließen sich bei HaIb-Duplex-Betrieb gegenseitig aus. Das Datensynchronisiersignal (DATA SYNC) wird im Empfangsbetrieb (RX) aus dem Speicherinhalt des Datenregisters 22 abgeleitet. Die Signale "Datenzähler = 0, FTA und übertragungsende" v/erden aus dem Inhalt des Registers 4 (28) in Fig. 2 decodiert. Die Signale "übertragungsende und FTA" sind Statussignale, die durch das Steuerprogramm geladen werden. Das Signal "Datenzähler = O" wird dadurch abgeleitet, daß der in Register 4 abgespeicherte Zählerstand auf Null verringert wird.

In Fig. 6 wird das im Empfangsbetrieb durch den Modem gelieferte Datentaktsignal am Takteingang eines Zählers 41 zugeführt, der im Modulo 8 zählt, was 8-Bit-Bytes oder 8-Bit-Zeichen entspricht. Das vom Decodierer 40 kommende Datensynchronisiersignal (Daten SYNC) wird dem Rückstelleingang des Zählers 41 zugeführt und bewirkt, daß das vom Zähler 41 abgegebene Bytesynchronisiersignal mit der Byte- oder Zeichengrenze zusammenfällt.

Die in Fig. 7 dargestellten Boole'sehen Gleichungen geben die Bedingungen an, unter denen die logische Schaltung das indirekt/direkt anzeigende Bit auf eine Anzeige für indirekt einstellt. Die Ausdrücke A und B werden später abgeleitet und definiert. Dieses Bit ist im Normalzustand Null und wird unter den durch Gleichung 1 gegebenen Bedingungen auf Eins eingestellt. Die Gleichung 2 bestimmt, wenn das Lesebit Eins sein soll. Dieses Bit ist normalerweise Null und zeigt damit einen Schreibvorgang an.

Die Boole'sehe Gleichung in Fig. 8 bestimmt die Bedingungen, unter denen die logische Schaltung 23 das Signal auf Leitung

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CS für die Einleitung einer Byteübertragung für Sende- oder Empfangsbetrieb erzeugt.

Die in Fig. 9 gezeigte Schaltung bestimmt, welches der Register 1 oder Register 2 bei Empfangsbetrieb benutzt werden soll, wenn im Halb-Duplex-Betrieb Daten vom Adapter nach dem Speicher übertragen werden. Das Signal TX wird dem Rückstelleingang (R) einer bistabilen Kippschaltung 42 zugeleitet. Der Null-Ausgang der Kippschaltung ist mit dem Dateneingang D und die Eingänge Datenzähler = O und RX mit dem Takteingang C über ein UND-Glied 43 verbunden. Im Empfangsbetrieb wird daher die Kippschaltung jedesmal dann ihren Betriebszustand ändern, wenn der DatenZählerstand gleich Null ist, und der Sendebetrieb wird bewirken, daß am Ausgang des Registers 1 oder am Null-Ausgang ein positives Signal auftritt.

Die in Fig. 10 gezeigten Boole'sehen Gleichungen bestimmen die Erzeugung von Zwischenwerten, die später für die Bestimmung der in Fig. 2 gezeigten Steuersignale zum Lesen/ Schreiben im Register benutzt werden. Dieses Verfahren wurde zur Vereinfachung des Verständnisses bei der Erzeugung der zum Lesen und Schreiben in den Registern 22, 25, 26, 27 und 28 benutzten Signale gewählt.

Die in Fig. 11 dargestellte Schaltung nimmt an ihren Eingängen die Signale TX, CS und Datenzähler = O auf und liefert die oben erwähnten Signale A und B. Die Schaltung enthält zwei bistabile Kippstufen 44 und 45. Das Signal Datenzähler «= 0 wird unmittelbar den Rückstelleingängen (R) beider Kippstufen zugeführt. Der Null-Ausgang der Kippstufe 54 und das Signal TX werden einem UND-Glied 46 zugeleitet, das ausgangsseitig mit dem D-Eingang der Kippstufe 44 verbunden ist. Die Eins-Ausgänge (A und B) der Kippstufen 44 und 45 sind an einem UND-Glied 47 angeschlossen, das ausgangsseitig über eine Inverterstufe 48 mit einem Eingang

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eines UND-Gliedes 49 verbunden ist. Das Signal CS wird dem anderen Eingang des UND-Gliedes 49 zugeführt.

Die Schaltung liefert beim Eingangssignal "Datenzähler = O" A · B. Bei Auftreten des Signals TX, einem ersten Signal CS und "Datenzähler = O" ändert sich das Ausgangssignal zu A · B. Ein zweites Signal CS bewirkt, daß das Ausgangssignal zu A . B wird. Ein drittes Signal CS verändert das Ausgangssignal zu A · B. Weitere vor einem nächsten Signal "Datenzähler = O" aufgenommene Signale CS verändern das Ausgangssignal von A · B nicht. Wenn das nächste Signal "Datenzähler = 0" aufgenommen wird, v/erden beide Kippstufen zurückgestellt, worauf das Ausgangs signal wieder auf Ä · B* geht, und der oben beschriebene Zyklus wiederholt wird.

Die in Fig. 12 dargestellten Boole'sehen Gleichungen definieren die Erzeugung von Zwischenwerten, die zusammen mit den in Fig. 10 definierten Werten zur Erzeugung der Steuersignale ; zum Lesen und Schreiben der Register benutzt werden, welche ' Signale in Fig. 13 in Boole'scher Form dargestellt sind. |

Fign. 14 bis 18 zeigen im einzelnen die Logik im Prozessor j und in den Eingabe/Ausgabe- und Adreßregistern für den Spei- : eher. Fig. 14 zeigt dabei die Eingangssignale der logischen I Schaltung 31 und die dadurch erzeugten Ausgangssignale. Diese \ Eingangs- und Ausgangssignale sind in den Fign. 15, 16 und 17 grafisch dargestellt und zeigen die Speicherzyklen für Lesen indirekt, Lesen direkt bzw. Schreiben indirekt. Die logische Ableitung der Ausgangssignale von den Eingangssignalen und die internen Signale ergeben sich offensichtlich aus den in Fign. 15, 16 und 17 dargestellten Impulsdiagrammen. Die gestrichelten Bereiche in Fig. 15 und 17 zeigen, daß für die für dieses Signal angedeutete Zeit beide Zustände annehmbar sind.

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Fig. 18 zeigt eine Einzeldarstellung der Adreß- und E/A-Sammelleitungsregister für den Speicher mit den zugehörigen Torschaltungen und Steuersignalen. Außerdem wird die Adreßfortschreibung im einzelnen gezeigt. Die Arbeitsweise dieser Schaltung ist mit der in Verbindung mit Fig. 2 oben gegebenen Beschreibung identisch.

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Leerse ite

Claims (1)

1. PATENTANSPRÜCHE

   Eingabe/Ausgabeanordnung für die übertragung von Datenblocks und Steuerinformation über einen Daten- und Steuerkanal (14) von und nach verschiedenen Speicherpositionen (Anfangsadressen) in einem über eine Speicherleitung mit dem Prozessor (10) verbundenen Speicher (11) von und nach einem damit verbundenen Anschlußgerät, dadurch gekennzeichnet, daß in dem Speicher (11) des Datenprozessors (10) mindestens zwei Adressenzeigerregister (04, 06, 08, Fig. 3, Fig. 4) vorgesehen sind, daß ferner in dem Anschlußgerät (15, 16, 17) in dem zugehörigen Adapter (18, 19, 20) eine auf Steuersignale (TA, TC) aus der Prozessorlogik (31) ansprechende logische Schaltung (23) vorgesehen ist, die eine Ansteuerung der in dem ersten Zeigerregister (08) eingespeicherten Adresse (2056) und damit die übertragung der an dieser Adresse abgespeicherten Information an den Datenkanal an das Anschlußgerät veranlaßt, wobei diese erste Adresse im Speicher (11) die zu übertragenden Daten, ein die Anzahl aufeinanderfolgender zu übertragender Daten enthaltender Adressen anzeigendes Feld und den Status der in den aufeinanderfolgenden Adressen des Speichers (11) enthaltenen Daten anzeigendes Steuerbit enthält, daß ferner eine Schaltstufe (37) zur Fortschreibung der im ersten Zeigerregister enthaltenen Speicheradresse vorgesehen ist, daß dabei weiterhin durch die Logik (23) des Adapters (20) R1 die aufgenommene erste Adresse an das zweite Zeigerregister (06) übertragbar ist bei Einleitung (36) einer Schreiboperation im Speicher an der übertragenen Adresse, womit das erste an dieser Adresse gespeicherte Daten element über den Datenkanal (14) nach dem Anschlußgerät übertragen, die im zweiten Zeigerregister (06) einge-

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   speicherte Adresse erhöht (37) und der im Adapter (20) gespeicherte Zählerstand erniedrigt (29) wird und daß dieser Vorgang solange wiederholbar ist, bis die aufgenommenen Steuerbits anzeigen, daß alle Daten übertragen sind und die Zeigerregister (08, 06, 04) mit den entsprechenden Daten (1200, 1216, 1400) für eine Datenübertragung von dem Anschlußgerät nach dem Speicher (11) geladen sind.

   Anordnung nach Anspruch 1 für eine Datenübertragung von einem Anschlußgerät nach mindestens zwei, eine vorbestimmte Speicherkapazität aufweisenden Speicherplätzen in einem Speicher (11) eines Prozessors (10) mit durch das Anschlußgerät gesteuerter Erstellung einer Steuerinformation enthaltenden Liste, die sich auf die in dem Speicher gespeicherten Daten bezieht, dadurch gekennzeichnet, daß in dem Datenprozessor mindestens drei Zeigerregister (08, 06, 04) für die Speicherung einer den Speicherplatz der die Steuerinformation enthaltenden Liste im Speicher enthaltenden Adresse, einer den Speicherplatz für einen ersten von mindestens zwei anderen für die Aufnahme von übertragenen Daten bestimmten Speicherplätzen angebenden Adresse und einer den Speicherplatz für einen zweiten, von den mindestens zwei anderen Speicherplätzen angebenden Adresse vorgesehen ist, daß der Prozessor ferner eine Schaltstufe (37) enthält, die den in dem Zeigerregister eingespeicherten Wert immer dann erhöht, wenn das Anschlußgerät Zugriff zu dem Zeigerregister erlangt, daß weiterhin der Adapter (20) eine Anzahl Register (22 bis 28) zur Aufnahme und Speicherung der Adressen der Zeigerregister und für einen Hinweis auf dasjenige Zeigerregister aufweist, das zu Anfang, jedesmal dann die Adresse des ersten Speicherplatzes enthält, wenn Daten nach dem Speicher : übertragen werden sollen, während gleichzeitig die ab-

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   gespeicherten Daten gezählt erfaßt werden, um festzustellen, V7ann die Speicherkapazität erschöpft ist, daß der Adapter (20) weiterhin zur Aufnahme und Speicherung der Adresse des zu Anfang die Anfangsadresse der Steuerliste enthaltenden Zeigerregisters und für einen periodischen Hinweis auf diese Liste für die Speicherung von als Funktion der aufgenommenen und bereits abgespeicherten Daten eingerichtet ist und daß jedesmal dann eine Steuerinformation erzeugbar und an das Steuerprogramm des Prozessors übertragbar ist, wenn der erste und der zweite Speicherplatz erschöpft sind.

   3. Anordnung nach Anspruch 1 und 2 mit einem Prozessor, einem Speicher, einer Adreßsteuerung, einer Lese/Schreibsteuerung und einem mit dem Speicher verbundenen Eingabe/Ausgaberegister sowie mindestens einem über eine Eingabe/Ausgabeleitung anschaltbaren Adapter für den Anschluß von Endgeräten, dadurch gekennzeichnet, daß der Adapter (20) über einen Schalter (33) an die E/A-Leitung wahlweise anschaltbar ist, daß der Adapter (20) ferner eine Steuerlogik (23) für die Aufnahme von Betriebssignalen und Abgabe von Steuersignalen (z.B. (TC, TA) sowie eine Anzahl von an die Datenkanäle der E/A-Leitung anschaltbare Daten- und Speicherregister (22 bis 28) aufweist, die über in der Steuerlogik (23) enthaltene Torschaltungen über den Steuerkanal der E/A-Leitung durch die Prozessorlogik ansteurbar sind.

   4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerlogik einen Decodierer (40; Fig. 5) enthält, über die von der Prozessorlogik (31) über die E/A-Leitung ankommenden Steuersignale decodierbar sind.

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