DE2821348A1

DE2821348A1 - Digitales dialogsystem

Info

Publication number: DE2821348A1
Application number: DE19782821348
Authority: DE
Inventors: David L Downey; James A Kennedy; Liston E Neely
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1977-05-18
Filing date: 1978-05-16
Publication date: 1978-11-30
Also published as: NL7804951A; AU514953B2; BE867159A; CA1106503A; IT7849178A0; AU3603378A; FR2391511B1; US4156111A; IT1105026B; FR2391511A1; JPS5416139A; GB1561369A

Description

Die vorliegende Erfindung betrifft eine 'Anordnung nach dem Gattungsbegriff des Anspruches 1. Die Erfindung bezieht sich hierbei auf digitale Dialogsysteme und insbesondere auf eine Anordnung in solchen Systemen, die die Übertragung bzw. den Empfang von 8 Bit-Verbindungs-Steuerbytes bzw. Informationsbytes irgendeiner Größe gestattet.

Es gibt ein weitverbreitetes Netzwerk von Nachrichtenverbindungen, das die industrialisierten Länder der Welt überspannt. Dieses Netzwerk kann durch Computersysterne benutzt werden, um Daten über Nachrichtenleitungen zu senden und zu empfangen. Die Datenübertragung kann entweder synchron oder asynchron erfolgen, wobei die letztere Übertragung oftmals als Start/Stop-Übertragung bezeichnet wird. Bei der asynchronen Übertragung wird jedesmal ein Zeichen gesendet, wobei das Zeichen durch ein Startsignal ausgelöst und durch ein Stopsignal beendet wird. Die Impulse zwischen dem Start- und dem Stopsignal legen die Anzahl der Bits fest, aus denen das Zeichen zusammengesetzt ist. Wie leicht erkennbar ist, ist eine asynchrone Übertragung ziemlich langsam. Es ist daher wünschenswert, Zeichen kontinuierlich zu übertragen, wobei die Bits des einen Zeichens sofort den Bits des nächsten Zeichens folgen. Zwischen diesen Zeichen soll es keine Start- oder Stopsignale und keine Pausen geben. Der Zeichenstrom dieser Art wird im allgemeinen in Blöcke oder Nachrichten unterteilt, die ihrerseits in Zeichen unterteilt sein können. Alle Bits der Nachricht werden in gleichen Zeitintervallen übertragen und die Sende- und Empfangsgeräte müssen sich in genauer Synchronisierung mit der Dauer der Nachricht befinden, so daß das Empfangsgerät erkennen kann, welches das erste Bit ist und welches somit die Bits eines jeden Zeichens sind. Bei früheren bekannten Anordnungen startete im allgemeinen eine synchrone Nachricht mit einer Folge von Synchronisationszeichen und endete mit einem eindeutigen das Ende der Nachricht anzeigenden Zeichen, dem oftmals ein oder mehrere Zeichen mit longitudinalen Paritäts- bzw. zyklischen Redundanz-Prüfdaten

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folgten, die dem Empfänger die Überprüfung der Unversehrtheit der Nachrichtendaten mittels bekannter Einrichtungen gestattete. Daten innerhalb der Nachricht befanden sich in der Form von Gruppen gleicher Länge, wobei spezielle Zeichen benutzt wurden, um Vorsatz-/ Text- und andere logische Blöcke von Daten zu trennen. Zeichen mit einer typischen Länge von 8 Bit werden hierbei oftmals als Bytes bezeichnet. Systeme dieser Art sind im Betrieb wenig leistungsfähig, wenn eine übertragung binärer Daten (keine byteorientierten oder textorientierten Daten) über das Dialognetzwerk gefordert wird. Ein Beispiel von Daten, die keine Daten vom Texttyp sind, stellen Analogdaten dar, die zwecks übertragung in Binärdaten umzuwandeln sind. Ein anderes Beispiel stellt die Übertragung von Compucerprogrammen dar, wobei die ursprüngliche Wortgröße des ComputerSpeichers nicht leicht in Bytes von 8 Bit unterteilbar ist.und solche Bytes normalerweise für die Übertragung verwendet werden. Normalerweise weist ein typischer Maschinenbefehl eine Länge von 36 Bit auf. Das sich ergebende Problem liegt daher in der Tatsache, daß oftmals binäre Daten für die übertragung in herkömmlicher Weise nicht in Bytes unterteilbar sind. Ein weiteres Problem liegt darin, daß binäre Daten aufgrund ihrer Natur irgendeine mögliche Kombination von Bitwerten einnehmen können, währenddem byte-orientierte Daten zwecks übertragung über Dialogleitungen in bestimmten Bitkombinationen für spezielle Steuerfunktionen unterteilt sind. Diese Steuerzeichen dienen in der zuvor erwähnten Weise der Synchronisierung, dem Anzeigen des Endes der Nachricht und der Blockunterteilung. Die augenscheinliche Gefahr bei der übertragung von binären Daten in einem solchen System liegt darin, daß die binären Daten die einem Dialog-Steuerzeichen zugeordnete Bitkombination einnehmen können, da hinsichtlich binärer Daten keine Bitkombinationen reserviert oder ausgeschlossen sind. Dies könnte auf der Empfangsseite in ungeeigneter Weise die Auslösung einer Steuerwirkung hervorrufen.

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Xn der Vergangenheit wurde eine neue Art von Datenübertragungssystem entwickelt. Dieses System benutzt ein sogenanntes bitorientiertes Steuerverfahren. Es existiert in verschiedenen Formen und wird unter verschiedenen Handelsnamen von den Herstellern angeboten. Eine standardisierte Version eines bit-orientierten Systems wurde von dem American National Standards Institute, Inc. (ANSI), 1430 Broadway, New York, New-York 10018 entwickelt und veröffentlicht. Es ist als ADCCP-System ( ADCCP = Advanced Data Communication Control Procedure) bekannt. Dieses bit-orientierte Übertragungsverfahren bietet besondere Vorteile bei der übertragung von binären nicht textorientierten Daten. Diese Vorteile rühren daher, weil durch dieses Verfahren die beiden in dem vorhergehenden Absatz erläuterten Probleme zumindest theoretisch eliminiert werden. Eine in dem ADCCP-System enthaltene Technik eliminiert die Möglichkeit, daß zufällige Muster von Datenbits in nachteiliger Weise die Bitkonfigurationen von Dialog-Steuer- '. zeichen annehmen. Diese Technik ist als Nullbit-Einfügung/Unterdrückung bezeichnet und wird'später erläutert. Zusätzlich sind die Daten in dem Informationsteil eines ADCCP-Zeichens (Nachricht) vollständig beliebiger Natur. Die Zeichen sind nicht auf eine Folge von Bytes fester Länge beschränkt. Dies stellt eine ideale Situation bei der übertragung von binären Daten dar, da eine Kette binärer Daten mit einer beliebigen Anzahl von Bits direkt übertragen werden kann, ohne Rücksichtnahme auf die Blockunterteilung in Bytes von fester Länge. Theoretisch ist dies jedenfalls der Fall. Praktisch arbeiten jedoch Computer in einer byte- oder wortorientierten Weise. Alle Register, Datenübertragungswege, Recheneinheiten und Speichermedien sind so aufgebaut und organisiert, daß sie Einheiten fester Länge bearbeiten. Dies gilt auch hinsichtlich der Dialogkanäle für die Computerdaten. Binäre Daten sind daher unvermeidlichin Bytes fester Länge angeordnet bzw. unterteilt, um die Speicherung, Verarbeitung und übertragung zu erleichtern. Es ist jedoch wünschenswert, zusätzlich die Möglichkeit des Sendens und/oder Empfangs einer Vielzahl von Bytes in Textgröße vorzusehen. In dem neuen bitorientierten Hochleistungs-Datenverbindungs-Steuesrsystem (HDLC-

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System = High Level Data Link Control System) ist die Gestattung einer totalen Codeunabhängigkeit in dem Informationsfeld wünschenswert. Die Verbindungs-Steuerbytes weisen 8 Bits auf; jedoch können die Informationsbytes irgendeine andere Größe aufweisen. Wünschenswert ist daher eine Vielzahl von Textbytegrößen, insbesondere von Bytegrößen mit 6, 7, 8 und 9 Bit.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine verbesserte Anordnung in einem digitalen Dialogsystem zu schaffen, die auch beim Vorliegen einer variablen Bytegröße das Senden oder den Empfang einer festen Bytegröße gestattet. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Gemäß der vorliegenden Erfindung wird in einem digitalen Dialogsystem eine Hardwareeinrichtung vorgesehen, die das Senden oder den Empfang von 8 Bit-Verbindungs-Steuerbytes bzw. Informationsbytes irgendeiner Größe gestattet. Eine dynamische Umschaltung auf eine unterschiedliche Bytegröße in einem Informationsfeld wird durch Verwendung eines Logik-Steuerfeldes (LCF) als Teil einer Nachricht verwirklicht, die gesendet oder empfangen wird und 8 Bit-Bytes aufweist, welche rekursiv erweiterbar sind. Das erste Oktett des Logik-Steuerfeldes LCF ist ein Text-Steuerbyte TCB zur Identifizierung der Anzahl von Bits in jedem in dem zugeordneten gesendeten oder empfangenen Textfeld enthaltenen Byte, während das letzte Oktett des Logik-Steuerfeldes LCF angezeigt wird, indem das signifikanteste Bit MSB des Oktetts auf den Wert "1" gesetzt wird.

Die auf die vorstehend genannten Felder ansprechende Einrichtung besteht aus einem TCB-Register für die Speicherung des Text-Steuerfeldes des Text-Steuerbytes TCB und einem Flip-Flop für die Speicherung des Wertes "1" bzw. "0" und zur Anzeige des

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letzten Oktetts des Logik-Steuerfeldes LCF. Wenn der "1"-Anschluß des Flip-Flops den hohen Pegel aufweist, so wird ein 1 aus 2-Auswahlschalter aktiviert und schaltet den Code in dem Text-Steuerfeld des Text-Steuerbytes TCB als Eingang auf einen Vergleicher. Der andere Eingang des Vergleichers wird durch einen Zähler gebildet. Wenn der Zähler den durch den an den Eingang des Vergleichers angelegten Code angezeigten Zählstand erreicht, so ist der Vergleich erfüllt, und es wird ein Ausgangssignal mit hohem Pegel erzeugt, welches den Zähler zurückstellt. Beim nächsten Zyklus kann ein unterschiedlicher Code, der eine unterschiedliche Bytegröße anzeigt, benutzt werden usw. Das Ausgangssignal des Vergleichers kann für die zeitgesteuerte Eingabe der Daten in einen Speicher bzw. Register benutzt werden, wobei diese Speichereinrichtung die geeignete Anzahl von Bits liefert.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher beschrieben. Es zeigen:

Fig. 1a ein typisches Format einer bekannten Grundnachricht.

Fig. 1b Ein typisches Format einer Nachricht mit einem Teilbyte in der letzten Position.

Fig. 1c Die Veranschaulichung der Folge einer Nachrichtenübertragung bei einem Format gemäß Fig. 1b.

Fig. 1d Das Format einer Nachricht mit einem Logik-Steuerfeld LCF.

Fig. 1e Das Format eines 8 Bit-Byte (Text-Steuerbyte TCB) des Logik-Steuerfeldes LCF.

Fig. 1f Die Anzahl der Bits pro Byte entsprechend einem vorbestimmten Code im Text-Steuerfeld.

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Fig. 2' eine schematische Darstellung einer übertragungseinrichtung für ein Teilbyte.

Fig. 3a die Speicherung einer typischen Teilbyte-Nachricht im Hauptspeicher eines Computers.

Fig. 3b die verschiedenen Teilbyte-Nachrichten.

Fig. 4 ein schematisches Blockdiagramm eines typischen bekannten HDLC-Empfängers.

Fig. 5 ein schematisches Blockdiagramm der erfindungsgemäßen Anordnung für eine Teilbyte-Behandlung.

Fig. 6 ein Impulsdiagramm.

Fig. 7a--7b Diagramme bekannter 8 Bit-Schieberegister, wie sie bei der Erfindung verwendet werden.

Fig. 8a-8b Diagramme einer bekannten adressierbaren 8 Bit-Verriegelung.

Fig. 9a-9b Diagramme eines bekannten 8 Bit-Parallelregisters.

Fig. 10a-10b Diagramme eines bekannten 8 Bit-Paralleldecodierers.

Fig.11 Ein Blockdiagramm der erfindungsgemäßen Anordnung mit der Eigenschaft, Bytes irgendeiner Größe zu senden oder zu empfangen.

Die vorliegende Erfindung kann von einem Fachmann auf irgendeine Art von Dialogsystem angewendet werden, bei dem eine Teilbyte-Übertragung gefordert wird. Jedoch ist das bit-orientierte ADCCP-System, das für die Übertragung von binären Daten am meisten geeignete System. Dieses System stellt daher jenes System dar, bei dem die Teilbyte-Übertragungsmöglichkeit am besten verwirklicht werden kann. Das bevorzugte Ausführungsbeispiel der hier offenbarten Teilbyte-Einrichtung wird daher im

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Zusammenhang mit einer typischen Einrichtung zum Senden und zum Empfang von Daten vom ADCCP-Typ benutzt. Speziell wird die Erfindung bei der eingangs erwähnten HDLC-Übertragung verwendet, einem von Honeywell angebotenen bitorientierten System, das mit dem ADCCP-System kompatibel ist. Die Erfindung kann typischerweise in einem Honeywell-Gomputersystem der Serie 6000 zusammen mit einem DATANET-6600-Dialogprozessor verwendet werden.

Um das bevorzugte Ausführungsbeispiel der Erfindung in der HDLC-Ausführung zu beschreiben, ist es erforderlich, zunächst das HDLC-Format und die Grundprinzipien sowie die verwendbaren Teile einer typischen HDLC-Empfangseinrichtung zu beschreiben. Sodann werden die Modifikationen dieser Einrichtung zwecks Verwirklichung der vorliegenden Erfindung beschrieben. Es sei darauf verwiesen, daß die folgende Erläuterung des HDLC-Systems keine vollständige Beschreibung aller Einzelheiten dieser Technik darstellt, da viele spezielle Einzelheiten und Merkmale im Hinblick auf die Teilbyte-Übertragung nicht relevant sind. Es seien jedoch ausreichende Einzelheiten angegeben, um den grundlegenden Rahmen vollständig zu erläutern, innerhalb dessen die Erfindung verwendet wird.

Die Figuren 1a - 1c zeigen einige typische in einem HDLC-System verwendete Formate. Gemäß Fig. 1a ist eine Nachricht dargestellt, die in einem HDLC-System als Bandsprosse bezeichnet wird, wobei ein Hinweiszeichen 101 vorausgeht. Das Hinweiszeichen 101 weist folgendes spezifisches Bitmuster auf: 01111110. Dem Hinweiszeichen 101 folgt ein Adreßzeichen 102, welches ebenfalls eine Länge von.8 Bit aufweist und in Anwendungsfällen benutzt wird, wo Hehrfach-Dialoganschlüsse an ein einziges Netzwerk angeschlossen sind. Ein Steuerzeichen 103 folgt dem Adreßzeichen und besteht aus einem 8 Bit-Zeichen, welches eine Steuerinformation liefert, die von den Sende- und Empfangsstationen benutzt wird.

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Dje Daten können Irgendeine Anzahl von Datenzeichen 104-106 umfassen. Es sei hier darauf verwiesen, daß in diesem Beispiel alle Datenzeichen DATEN, bis DATEN eine Länge von 8 Bit auf-

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weisen. Dies stellt keine Anforderung eines HDLC-Systems dar, das die Verwendung von Datenzeichen unterschiedlicher Größe gestattet. Um jedoch die Erläuterung zu vereinfachen, sei bei allen nachfolgenden Bezugnahmen auf Datenzeichen eine Zeichenlänge von 8 Bit vorausgesetzt, mit Ausnahme_f wenn das Endzeichen ein Teilzeichen (Teilbyte) darstellt. Dieser Teil der IIDLC-Bandsprosse , der die Datenzeichen enthält, ist als Informationsfeld bezeichnet. Auf das Informationsfeld folgen zwei Bandsprossen-Prüf-Folgezeichen (FCS) 107 und 108, die eine Länge von 8 Bit aufweisen und der Fehlerprüfung dienen. Schließlich ist am Ende der Nachricht ein Hinweiszeichen 109 angefügt. Fig. lh entspricht im wesentlichen Fig. 1a mit der Ausnahme, daß das letzte Datenzeichen 115 keine Länge von 8 Bit aufweist, sondern ein Teilbyte bildet, das zwischen ein und sieben Bit variieren kann. Fig. 1c entspricht Fig. 1b, wobei jedoch die Folge der Zeichen umgekehrt ist, um die Folge der Übertragung eines jeden Zeichens und deren Verschiebung durch die verschiedenen Schieberegister der Erfindung zu veranschaulichen.

Fig. 1d ähnelt Fig. 1a, wobei sie jedoch das logische Steuerfeld LCF aufweist, welches aus verschiedenen Oktetten 133, 134 und 135 besteht, die jeweils 8 Bit pro Byte aufweisen. Wie ersichtlich, ist das Steuerfeld LCF rekursiv erweiterbar. Die Felderweiterung wird durch das signifikanteste Bit MSB in jedem Steuerfeld LCF bewirkt, das als Fortsetzungsbit C benutzt wird. Das letzte LCF.-Oktett wird angezeigt, indem das signifikanteste Bit MSB auf den Wert "1" gesetzt wird. Wenn das signifikanteste Bit MSB dementsprechend auf den Wert "1ⁿ gesetzt ist, so zeigt dies an, daß das nächste Byte das erste Textbyte oder bei einer Alternative das erste Oktett der Bandsprossenprüffolge FCS ist.

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Das erste Oktett des Steuerfeldes LCF wird als Text-Steuerbyte TCB bezeichnet/ dessen Format/in Fig. Ie dargestellt ist. Das Byte TCB wird von der Hardware gemäß Fig. 11 und bei entsprechenden Anwendungsfällen von der Software benutzt, um die Bytegröße der in dem zugehörigen Textfeld enthaltenen Textdaten zu identifizieren. Gemäß Fig. 1e ist das Fortsetzungsbit C in der Position 0 angeordnet. Die Bitpositionen 1, 2 und 3 sind für eine zukünftige Verwendung reserviert und brauchen hier nicht näher erläutert zu werden. Die Bitposition 4 gibt einen Hinweis auf das signifikante Bit (signifikanter Bitindikator SBI) und wird von der Hardware und Software benutzt, um die Bitfolge der byteorientierten Daten innerhalb des Textfeldes anzuzeigen. Wenn diese Bitposition auf den Wert "0" gesetzt ist, so wird das am wenigsten signifikante Bit LSB zuerst gesendet. Wenn andererseits diese Bitposition auf den Wert "1" gesetzt ist, so wird das signifikanteste Bit MSB zuerst gesendet.

Das Textsteuerfeld weist die Bits 5, 6 und 7 auf und zeigt die Anzahl der Bits pro in dem zugehörigen Text enthaltenen Byte an, wobei der Code gemäß Fig. 1f verwendet wird.

Gemäß Fig. 1f ist beispielsweise ersichtlich, daß bei einem Code von 100 in den Bitpositionen 5, 6 und 7 vier Bits pro Byte vorhanden sind. Bei anderen Codierungen ergibt sich eine entsprechend andere Anzahl von Bits pro Byte, wie aus Fig. 1f ersichtlich.

Das Text-Steuerbyte TCB und der 8-Bit byteerweiterbare Vorsatz gestattet der Hardware die dynamische Umschaltung von dem Oktett-Steuerfeld und Vorsatz auf irgendeine Bytegröße in dem Textfeld durch einfache Überwachung des ankommenden Text-Steuerbytes TCB. Dies ist bei ankommenden Verbindungen erforderlich, wo aneinandergrenzende Bandsprossen in den Bytegrößen variieren können.

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Das Hinweiszeichen (01111110) wird benutzt, um den Beginn und das Ende einer jeden HDLC-Bandsprosse zu.markieren. Innerhalb der Bandsprosse in dem Intervall vom Beginn des Adreßzeichens bis zum Ende der Bandsprossen-Pruffolge wird eine spezielle Technik verwendet, um den Auftritt des Hinweismusters (O1111110) auszuschließen. Nach dem Senden des Hinweisbeginns überwacht der HDLC-Sender den herausgetrennten Datenstrom und fügt ein "O"-Bit nach dem Auftritt von fünf aufeinanderfolgenden "1"-Bits ein. Dies wird fortgesetzt bis die Bandsprossen-Prüffolge FCS übertragen worden ist. Sodann wird das Hinweisende gesendet, wobei die "O"-Biteinfügung gesperrt wird. Umgekehrt überwacht der HDLC-Empfanger den eingehenden Datenstrom und löscht jegliches "O"-Bit, das auf fünf aufeinanderfolgende "1"~Bits folgt. Die "0"-Biteinfügung des Senders eliminiert den möglichen Auftritt eines Hinweiszeichenmusters in den Daten zwischen den Anfangs- und Endhinweiszeichen. Die "0"-Bitunterdrückung des Empfängers eliminiert jene von dem Sender hinzugefügten "O"-Bits und führt die Daten auf ihre ursprüngliche Form zurück.

Gemäß Fig. 3a ist ein Beispiel eines Computerspeichers 300 dargestellt, der 5 Bytes 1-5 mit jeweils 8 Bit pro Byte und ein sechstes Byte, bestehend aus einem Teilbyte von nur zwei Bit speichert. Das Teilbyte weist links von den beiden Bits eine "1 " auf, der nach links lauter Nullen folgen. Fig. 3b zeigt Teilbytes, wie sie von der erfindungsgeraäßen Einrichtung vorzugsweise behandelt werden, obgleich andere Gruppierungen von einem Fachmann leicht aufgefunden werden können. Beispielsweise zeigt die erste Reihe gemäß Fig. 3b ein volles 8 Bit-Byte; die zweite Reihe zeigt ein 7 Bit-Teilbyte, usw.

Gemäß Fig. 4 ist ein logisches Blockdiagramm einer typischen bekannten HDLC-Empfangseinrichtung dargestellt. Während der folgenden Beschreibung ist es hilfreich, das Format des HDLC-Rahmens gemäß Fig. 1 im Auge zu halten. Zunächst seien der Schaltkreis und die Wirkungsweise der grundlegenden funktioneilen Blöcke beschrieben.

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Alle Flip-Flops in den Figuren 4, 5, 7, 8 und 9 sind vom D-Typ, wie sie unter der Typnummer SN7474 als integrierte Schaltkreise auf dem Markt, erhältlich sind, obgleich andere Arten ebenfalls für die Erfindung verwendet werden können. Der Schaltkreis SN7474 enthält zwei Flip-Flops vom D-Typ in einem Paket. Er ist auf den · Seiten 120-132 des "TTL Data Book for Design Engineers", erste Ausgabe, veröffentlicht von Texas Instruments, Inc. beschrieben. Daten am D-Eingang des Flip-Flops werden durch einen Impuls am C-Eingang in das Flip-Flop eingetaktet und erscheinen als Ausgangssignal an dem Q-Anschluß. Das Flip-Flop kann am R-Anschluß durch ein "0"-Signal zurückgestellt werden. Das Flip-Flop 425 in Fig. 4 ist typischerweise ein solches Flip-Flop.

Vierbit-Zähler 418 und 424 in Fig. 4 entsprechen dem Schaltkreis SN74161, der auf den Seiten 325-333 des zuvor erwähnten "TTL Data Book" beschrieben ist. Der Zähler weist vier Ausgänge NO, N1, N2 und N3 auf. NO stellt das am wenigsten signifikante Bit des Zählers und N3 das signifikanteste Bit des Zählers dar. Jeder an den C-Anschluß des Zählers angelegte Taktimpuls erhöht den Zählstand des Zählers um eins. Der Zähler kann durch ein Signal an dem R-Anschluß in allen Stellen auf Null zurückgestellt werden.

Die Verzögerungsleitungen 413 und 414 in Fig. 4 sind herkömm liche Verzögerungselemente, die einen Impuls um einen bestimmten Betrag verzögern sollen, um ein gewünschtes Zeitverhalten des Schaltkreises zu erzielen.

Acht Bit-Schieberegister 401, 406, 407, 408 und 409 sind herkömmliche Schieberegister, die gemäß Fig. 7a verschaltet sind. Die Taktleitung am C-Anschluß wird allen 8 Flip-Flops zugeführt, die das 8 Bit-Schieberegister enthält. Jeder Taktimpuls ruft das Eintakten der *n dem Dateneingangsanschluß DI anliegenden Daten in dae erste Flip-Flop 701 hervor. Gleichzeitig werden die

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Daten in jedem Flip-Flop zu dem nächsten Flip-Flop in dem Register übertragen. Die Fig. 7b und 7c zeigen die Symbole für die 8 Bit-Schieberegister. Diese Symbole werden in den Figuren 4 und 5 benutzt.

Das 8 Bit-Parallelregister 426 in Fig. 4 ist ein herkömmliches Pufferregister, das gemäß Fig. 9a verschaltet ist. Ein Taktimpuls am Anschluß C wird allen acht Flip-Flops zugeführt. Jeder Taktimpuls ruft die Speicherung der Daten an den Eingangsanschlüssen 10-17 in den Flip-Flops 901-908 hervor, worauf diese an den Ausgangsanschlüssen Q0-Q7 anstehen. Fig. 9b stellt das Symbol für das in den Fig. 4 und 5 benutzte 8 Bit-Parallelregister dar.

Zur Unterstützung der nachfolgenden detaillierten Beschreibung der HDLC-Empfangseinrichtung gemäß Fig. 4 seien die durch jedes der Register und Zähler ausgeführten grundlegenden Funktionen näher beschrieben. Das Schieberegister 401 gemäß Fig. 4 dient der Speicherung der fünf zuvor empfangenen Datenbits zwecks Verwendung durch die Logik, die ein "Oⁿ-Bit unterdrückt, das auf fünf aufeinanderfolgende "1"-Bits folgt. Dies ist ein Teil der Logik, die den Auftritt eines Hinweiszeichenmusters in den Daten zwischen den Anfangs- und End-Hinweisζeichen unterdrückt, wie dies zuvor beschrieben wurde.

Die empfangenen Daten durchlaufen der Reihe nach die Schieberegister 406, 407, 408 und 409. Das Register 406 wird benutzt, um die aus dem UND-Gatter 412 und den Inverterη 410 und 411 bestehende Codierlogik anzusteuern. Diese Logik stellt die Anfangsund End-Hinweiszeichen der HDLC- Bandsprosse, das heißt die Zeichen 101 und 109 gemäß Fig. laufest. Wenn das End-Hinweiszeichen im Register 406 festgestellt wird, so speichern die Register und 408 die beiden Bandsprossen-Prüffolgezeichen (107 und 108 in Fig. 1a) _f die sodann durch eine zusätzliche nichtdargestellte Logik zum Zwecke der Feststellung von Obertragungsfehlern geprüft

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werden. Das Schieberegister 409 wird benutzt, um eine Serien/ Parallel-Umwandlung der empfangenen Daten auszuführen, die sodann zu dem parallel Speicherregister 426 übertragen werden, aus welchem sie durch den Computer ausgelesen werden. Das Flip-Flop 425 wird jedesmal gesetzt, wenn ein gültiges Zeichen von dem Schieberegister 409 zu dem Parallelregister 426 übertragen worden ist. Das Flip-Flop 425 gibt somit ein Zeichen-Bereitschaftssignal an den Computer, das anzeigt, daß gültige Daten im Register 426 vorliegen und zum Auslesen bereit sind. Der Zahler 418 ist der Bitzähler. Sein Zählstand wird jedesmal um eins erhöht, wenn ein neues empfangenes Datenbit in das Register 406 geschoben wird. Da alle Zeichen eine Länge von 8 Bit aufweisen, zeigt der Bitzähler 418 jedesmal bei einem Zählstand von 8 an, daß ein neues Zeichen empfangen worden ist. Ein Zeichenende-Impuls wird zu diesem Zeitpunkt erzeugt. Er wird benutzt, um den Zählstand des Zeichenzählers 424 zu erhöhen. Der Zähler 424 wird beim Empfang eines jeden neuen Zeichens um eins erhöht, und er wird benutzt, um anzuzeigen, wenn das erste gültige Datenzeichen durch den Empfänger in das Register 409 fortgeschritten ist. Zu diesem Zeitpunkt wird das Zeichen-Bereitschafts-Flip-Flop 425 freigegeben, so daß gültige Zeichen zu dem Computer übertragen werden können.

Die detaillierte Wirkungsweise der typischen HDLC-Empfangseinrichtung gemäß Fig. 4 sei nunmehr beschrieben. Serielle Daten von der Dialogschnittstelle werden dem seriellen Dateneingang DI des 8 Bit-Schieberegisters 401 zugeführt. Ein Taktimpuls von der Dialogschnittstelle wird dem Takteingang C des Registers zugeführt. Das Taktsignal wird als ein niedriger Impuls angenommen, der in der Mitte eines jeden empfangenen Datenbits auftritt. Somit werden empfangene Datenbits in das Register 401 hereingeschoben. Die ersten fünf Ausgänge Q7, Q6, Q5, Q4 und Q3 des Registers 401 sind an Eingänge eines UND-Gatters 403 angeschlossen. Das empfangene Datensignal wird durch einen Inverter 402 invertiert und ebenfalls einem Eingang des UND-Gatters 403 zugeführt. Wenn fünf aufeinanderfolgende "1"-Bits empfangen worden sind, so weisen die Ausgänge Q3, Q4, Q5, Q6 und Q7 des

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Registers 401 den Wert "1" auf. Wenn das nachtäte zu empfangende Datenbit den Wert "0" aufweist, so gibt der Inverter 402 an seinem Ausgang ein Signal mit dem Wert "1" ab. Somit weisen alle sechs Eingänge des UND-Gatters 403 den Wert "1" auf und der Ausgang des UND-Gatters 403 besitzt ebenfalls den Wert "1". Der Eingang des Inverters 404 wird mit dem Ausgangssignal des UND-Gatters 403 beaufschlagt. Somit gibt der Ausgang des Inverters 404 den Wert "0" aus, wobei dieses Signal auf einen Eingang des UND-Gatters 405 gegeben wird und dieses sperrt. Taktimpulse von der Dialogschnittstelle werden auf den anderen Eingang des UND-Gatters 405 gegeben. Diese durchlaufen normalerweise das Gatter 405, sofern der Ausgang des Inverters 404 nicht den Wert "0" aufweist, wie gerade beschrieben. Die Ausgangssignale des UND-Gatters 405, die als gattergesteuerte Verschiebeimpulse bezeichnet werden, sind somit die von der Dialogschnittstelle gelieferten Taktimpulse mit der Ausnahme, daß bestimmte Taktimpulse unterdrückt werden. Die unterdrückten Taktimpulse sind jene, die einem Datenbit mit dem Wert "0" entsprechen, das auf fünf aufeinanderfolgende Bits mit dem Wert "1" folgt, was durch die Wirkungsweise des Registers 401, des Gatters 403 und der Inverter 402 und 404 in der gerade beschriebenen Weise festgestellt wird.

In dem Taktdiagramm gemäß Fig. 6 ist ein unterdrückter Taktimpuls dargestellt. Das Diagramm 601 zeigt den von der Dialogschnittstelle empfangenen Zug von Taktimpulsen, und das Diagramm 602 zeigt die gattergesteuerten Verschiebeimpulse des Gatters 405. Es ist festzustellen, daß einer der- Taktimpulse aus dem Diagramm 601 in den gattergesteuerten Impulsen des Diagrammes 602 unterdrückt worden ist, was die Wirkungsweise der Logik veranschaulicht.

Serielle Daten von der Dialogschnittstelle werden ebenfalls dem seriellen Dateneingang DI des Schieberegisters 406 zugeführt. Der Ausgang der letzten Stufe QO des Registers 406 ist an den Eingang des Registers 407 angeschlossen, so daß aus dem Register

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406 herausgeschobene Daten ±n das Register 407 eingeschoben werden. In gleicher Weise ist der'Ausgang des Registers 407 an den Eingang des Registers 408 angeschlossen, und der Ausgang des Registers 408 mit dem Eingang des Registers 409 verbunden. Die durch das UND-Gatter 405 erzeugten gattergesteuerten Verschiebeimpulse werden den Takteingängen C der 8 Bit-Schieberegister 406, 407, 408 und 409 zugeführt. Diese Impulse verschieben die seriell empfangenen Datenbits der Reihe nach durch die vier Schieberegister. Das UND-Gatter 412 und die Inverter 410 und 411 stellen das Vorliegen des Anfangs-Hinweiszeichens im Register 406 fest. Das binäre Muster des Hinweiszeichens ist 01111110. Wenn sich dieses Bitmuster in dem Register 406 befindet, so weisen die Ausgänge der Stufen Q1, Q2, Q3, Q4, Q5 und Q6 alle den Wert "1" auf, und diese Ausgangssignale werden direkt an den Eingang des UND-Gatters 412 angelegt. Die Ausgangssignale der Stufen Q7 und QO weisen den Wert "O" auf, aber diese Ausgangssignale werden durch Inverter 410 und 411 entsprechend invertiert, so daß Signale mit'dem Binärwert "1" an den entsprechenden Eingängen des UND-Gatters 412 vorliegen.

Das Ausgangssigral des UND-Gatters 412 weist somit den Binärwert "1" auf, wenn sich das Anfangs-Hinweiszeichen im Register 406 befindet, wodurch die bevorstehende Ankunft einer HDLC-Bandsprosse angezeigt wird. Das Ausgangssignal des UND-Gatters 412 wird dem UND-Gatter 416 zugeführt. Gattergesteuerte Verschiebeimpulse werden durch die Verzögerungsleitungen 413 und 414 verzögert, um am Ausgang des Verzögerungsgliedes 414 das als Rückstellimpuls bezeichnete Signal zu bilden. Der Rückstellimpuls wird ebenfalls auf den Eingang des UND-Gatters 416 gegeben. Wenn das Hinweiszeichen in das Register 406 eingeschoben worden ist, worauf der Ausgang des Gatters 412 den Binärwert "1" einnimmtj läuft somit ein verzögerter Verschiebeimpuls (Rückstellimpuls) durch das UND-Gatter 416. Dieser Impuls wird dem Rückstellanschluß des Zeichenzählers 424 zugeführt und nach Durchlaufen des ODER-Gatters 417 ebenfalls auf den Rückstell-

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eingang des Bitzählers 418 gegeben. Der Bitzähler 418 und der Zeichenzähler 424 werden somit auf einen Zählstand von "O" beim Auftritt des Anfangs-Hinweiszeichens im Register 406 zurückgestellt.

Gemäß Fig. Ic sind die Zeichen der Bandsprosse in der Reihenfolge dargestellt, in der sie durch die Schieberegister 406, 407, 408 und 409 verschoben werden. Wenn die Bits des Adreßzeichens ankommen, so werden sie in das Register 406 eingeschoben, wobei gleichzeitig die Bits des Hinweiszeichens vom Register 406 zu dem Register 407 verschoben werden. Die gattergesteuerten Verschiebeimpulse des Gatters 405, die die empfangenen Daten in das Register 406 einschieben, werden ebenfalls dem Takteingang C des Bitzählers 418 zugeführt. Bei der Ankunft eines jeden neuen Bits wird der Zählstand des Bitzählers 418 um eins erhöht. Wenn die acht Bit des Adreßzeichens empfangen worden sind und in das Register 406 eingeschoben worden sind, ist der Bitzähler auf einen Zählstand von 8 fortgeschritten. Ein binärer Zählstand von 8 in dem 4 Bit-Zähler 418 führt zu einem Ausgangssignal mit dem Wert "1" am signifikantesten Ab-.schnitt N3 und zu einem Ausgangssignal mit dem Wert "0" an den Abschnitten N2, N1 und NO. Das Ausgangssignal am Ausgang N3 des Zählers 418, das mit "Zeichen vollständig" bezeichnet ist, wird über das ODER-Gatter 419 einem Eingang des UND-Gatters 420 zusammen mit einem gattergesteuerten Verschiebeimpuls zugeführt, der über die Verzögerungsleitung 413 verzögert worden ist, um einen Impuls zu bilden, der als "Abtastimpuls¹¹ bezeichnet ist. Der sich ergebende Impuls am Ausgang des Gatters 420 ist als "Zeichenende-Impuls" bezeichnet.

Der Zeichenzähler 424 war zuvor auf den Binärwert "0" bei der Ankunft des Hinweiszeichens in der zuvor beschriebenen Weise zurückgestellt worden. Seine Ausgänge NO und N1 geben Signale mit dem Wert ⁿ0" aus, so daß das Ausgangssignal des UND-Gatters 423 ebenfalls den Wert "0" aufweist. Das Ausgangssignal des Inverters 422 besitzt den Wert "1", wodurch das UND-Gatter 421

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vorbereitet v/ird, so 'daß der Zeichenende-Impuls das Gatter 421 durchläuft und den Zeichenzähler 424 axif einen Zählstand von 1 fortschaltet. Der Zeichenende-Impuls v/ird ebenfalls dem Takteingang C des 8 Bit-Parallelregisters 426 zugeführt. Dieser ruft die Speicherung der in dem Schieberegister 409 enthaltenen Daten in dem Register 426 hervor. Diese Daten sind jedoch noch nicht gültig. Das Zeichen-Bereitschafts-Flip-Flop 425, das ebenfalls von dem Zeichenende-Impuls getaktet wird, wird nicht gesetzt, da sein Dateneingang an den Ausgang des Gatters 423 angeschlossen ist, der zu diesem Zeitpunkt den Wert "0" aufweist. Somit vrird dem Computer das Auslesen der Daten im Register 426 nicht signalisiert.

Nachdem der Zeichonende-Impuls erzeugt worden ist, wird der Rückstellimpuls von der Verzögerungsleitung 414 an das UND-Gatter 415 angelegt. Er durchläuft dieses Gatter, da der Ausgang N3 des Bitzählers 418 den Wert "1" besitzt. Der sich ergebende Impuls am Ausgang des UND-Gatters 415 wird über das ODER-Gatter 417 dem Rückstelleingang des Bitzählers 418 zugeführt, worauf dieser auf den Zählstand "0" zurückgestellt wird«

Das Taktdiagramm gemäß Fig. 6 veranschaulicht die Zeitbeziehung zwischen den verschiedenen kritischen Signalen. Das Diagramm zeigt die gattergesteuerten Verschiebeimpulse, die die Schieberegister und den Bitzähler takten. Das Diagramm 603 zeigt die durch die Verzögerungsleitung 413 zwecks Bildung der Abtastimpulse verzögerten Verschiebeimpulse. Das Diagramm 604 zeigt die Abtastimpulse, die durch die Verzögerungsleitung 414 zwecks Bildung der Rückstellimpulse verzögert werden. Das Diagramm zeigt das Zeichen-Vervollständigungssignal, das ausgelöst wird, wenn der Bitzähler auf einen Zählstand von 8 fortgeschritten ist, und das beendigt wird durch den nächsten Rückstellimpuls.

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Das Diagramm 606 zeigt den Zeichenende-Impuls, welcher ein durch das Zeichen-Vervollständigungssignal gesteuerter Abtastjmpuls ist. In der gerade beschriebenen Weise wird der Zeichenzähler beim Empfang eines jeden neuen Zeichens nach dem Empfang des Anfangs-Hinweiszeichens um 1 erhöht. Der Zeichenzähler besitzt einen Zählstand von 1, nachdem das Adressenzeichen in dem Register 406 aufgenommen worden ist. Er besitzt einen Zählstand von zwei, nachdem das Adressenzeichen in das Register 407 verschoben worden ist und das Steuerzeichen in dem Register 406 aufgenommen worden ist. Er wird auf einen Zählstand von drei fortgeschaltet, nachdem das Adressenleichen in das Register 408 verschoben worden ist, das Steuerzeichen sich in dem Register 407 befindet, und das erste Datenbyte in das Register 406 eingeschoben worden ist. Wenn der Zeichenzähler 424 den binären Xählstand von drei erreicht, ao weisen seine zwei am wenigsten signifikanten lit« NO und M1 4en Wert "1" auf, und das Auefangssignal des UND-Gatters 423 und das Dateneingangssignal des leichen-lereitschafts-Flip-Flops 425 besitzen den Wert "1". Nachdem t zusätzliche Datenbits empfangen worden sind, wird ein anderer Zeichenende-Impuls erzeugt. Zu diese« Zeitpunkt ist das Adressenzeichen vom Register 408 in das Register 409 verschoben worden. Der Zeichenende-Inpuls lädt das Parallelrefist er 426 mit den AdreSzeichen vom Register 409 und setzt das Zeichen-Bereitschafts-Flip-Plop 425. Da der Ausgang des UND-Gatters 423 den Binärwert "1" aufweist, besitzt das Ausgangssignal des Inverters 422 den Binärwert "O" und sperrt das UND-Gatter 421. Der Xeichenende-Impuls erhöht daher nicht den Zeichenzähler 421, der auf dem Zählstand von drei beharrt und über das UND-Gatter 423 das Zeichen-Bereitschafts-Flip-Flop vorbereitet, welches gesetzt wird, wenn nachfolgende Zeichen empfangen werden.

Das Zeichen-Bereitschaftssignal zeigt dem Computer an, daß ein Zeichen zum Auslesen bereit ist. Der Computer liest das Zeichen auf den Ausgangsleitungen des Parallelregisters 426 und sendet

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sodann ein Rückstellsignal an den Rückstellanschluß R des Zeichen-Bereitschafts-Flip-Flops 425.

Dieses Verfahren zum Empfang von Zeichen setzt sich fort in der beschriebenen Art bis das Ende-Hinweiszeichen in das Register 406 eingeschoben wird. Wenn dies der Fall ist, befinden sich die beiden Bandsprossen-Prüffolgezeichen, die dem Ende-Hinweiszeichen vorangehen, in den Registern 407 und 408, in welchen sie geprüft werden können» Das letzte Datenzeichen der Bandsprosse befindet sich im Register 409 und wird unmittelbar beim Auftritt des Zeichenende-Impulses in dem Register 426 gespeichert. Das festgestellte Hinweiszeichensignal des UND-Gatters 412 weist den Wert "1" auf und der Rückstellimpuls wird durch das UND-Gatter 416 und das ODER-Gatter 417 hindurchgeschaltet, wodurch der Bitzähler 418 und der Zeichenzähler zurückgestellt werden, wie dies im Zusammenhang mit dem Anfangshinweiszeichen beschrieben wurde. Der Empfänger befindet sich nun im gleichen Zustand wie bei der Ankunft des Anfangs-Hinweiszeichens. Tatsächlich kann bei einem HDLC-System das End-Hinweiszeichen ebenfalls als Anfangs-Hinweiszeichen für die nächste Bandsprosse dienen.

Bei der Beschreibung der Wirkungsweise eines bekannten HDLC-Empfängers gemäß Fig. 4 ist angenommen worden, daß der Informationsteil der Bandsprosse aus einer Anzahl von Zeichen gleicher Länge (8 Bit) zusammengesetzt ist. Ein Teilbyte am Ende kann auftreten, wenn das in das Register 409 eingeschobene Datenzeichen bei der Feststellung des End-Hinweiszeichens Im Register 406 nicht vollständig ist, das heißt keine 8 Bit aufweist. Die bekannte HDLC-Empfangseinrichtung gemäß Fig. 4 sieht die Peststellung eines solchen Teilbytes nicht vor, und si· sieht ferner keinen Hinweis für den Computer hinsichtlich dieses Teilbytes bzw. der Anzahl von Bits in dem letzten Datenbyte vor.

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Fig. 5 zeigt eine, modifizierte HDLC-Empfangseinrichtung, die in der Lage ist, Teilbytes zu verarbeiten. Die Einrichtung gemäß Fig. 5 ist im wesentlichen mit derjenigen in Fig. 4 identisch mit der Ausnahme, daß das letzte Schieberegister 409 gemäß Fig. 4 in Fig. 5 durch die innerhalb der gestrichelten Linie dargestellte Logik 537 ersetzt worden ist. Um diese Logik zu beschreiben, ist es zunächst erforderlich, die Wirkungsweise zweier zusätzlicher logischer Elemente zu beschreiben, die aus einen Decodierer 529 und einer adressierbaren 8 Bit-Verriegelung 509 bestehen.

Fig. 1OA zeigt das Schaltungsdiagramm des Decodierers und Fig. 1OB zeigt das entsprechende logische Symbol. Der Decodierer ist ein herkömmlicher binärer 3 Bit-1 aus 8-Decodierer mit einem Freigabeeingang. Im Betrieb weisen die 8 Ausgangsleitungen D0-D7 alle den Binärwert "0" auf, wenn der Freigabe-Eingangsanschluß E mit einem "O"-Signal beaufschlagt wird. Wenn der Freigabeeingang mit einem "!"-Signal beaufschlagt wird, so werden die drei binären Eingangsleitungen NO, N1 und N2 decodiert, so daß eine der acht Ausgangsleitungen D0-D7 den Binärwert "1" und die anderen sieben Ausgangsleitungen Binärwerte "0" aufweisen. Eine Ausgangsleitung wird für jede der acht möglichen binären Kombinationen der Eingangsleitungen decodiert, das heißt der Ausgang DO weist den Wert "1" auf, wenn die drei Eingangsleitungen NO, N1 und N2 alle den Wert "0" aufweisen; der Ausgang D1 weist den Wert "1" auf, wenn die Eingangsleitungen NO, N1 und N2 die Werte "1", "0" und "0" entsprechend aufweisen; usw. Die in Klammern angegebenen Zahlen an den Ausgangsleitungen in Fig. 1OA zeigen die Binärwerte der Eingangsleitungen an, die einen Binärwert "1" auf dieser Leitung erzeugen.

Fig. 8A zeigt die Schaltung der adressierbaren 8 Bit-Verriegelung und Fig. 8B zeigt das entsprechende Symbol. Der Schaltkreis enthält. 8 Flip-Flops 810-817. Daten von dem Dateneingangsanschluß

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DI sind an den D-Eingang aller acht Flip-Flops angeschlossen. Diese Daten werden in eines der Flip-Flops durch einen Impuls-Steuermechanismus eingetaktet/ der aus dem Decodierer 801 und den UND-Gattern 802-809 aufgebaut ist. Der Decodierer 801 besitzt einen Freigabeeingang E, der mit dem Binärwert "1" fest verdrahtet ist, wodurch der Schaltkreis permanent vorbereitet ist. Eine Binärziffer an den drei Eingangsleitungen N0_f N1 und N2 setzt eine der acht Ausgangsleitungen D0-D7 des Decodierer» auf den Binärwert "1". Hierdurch wird eines der acht UND-Gatter 802-809 vorbereitet. Ein Impuls auf der Taktleitung C wird durch das vorbereitete UND-Gatter hindurchgereicht und taktet die Eingangsdaten in das entsprechende Flip-Flop. Somit können Daten an dem Dateneingangsanschluß DI in irgendeines der acht Flip-Flops eingetaktet werden, was durch die Eingänge NO₇ N1 und N2 ausgewählt wird. Anhand von Fig. 5 sei nun die Wirkungsweise der HDLC-Empfangseinrichtung mit der Möglichkeit eines Teilbyte-Empfangs beschrieben. Die aus dem Register 5Oi herausgeschobenen Daten werden an den Dateneingangsanschluß DI der adressierbaren 8 Bit-Verriegelung 509 angelegt und die gattergesteuerten Verschiebeimpulse werden dem Takteingang C dieser Verriegelung zugeführt. Die Auswahleingänge NO, N1 und N2 sind an die entsprechenden Ausgänge NO, N1 und N2 des Bitzählers 51t angeschlossen. Wenn das erste Bit eines 8 Bit-Zeichens aus dem Register 508 herausgeschoben wird, weisen die Ausgänge des Bitzählers 518 den Binärwert "0" auf. Dies veranlaßt die Eingabe des Datenbits in die Stufe QO der adressierbaren Verriegelung 509 über den zuvor beschriebenen Impuls-Steuermechanismus. Wenn das nächste zweite Bit des Zeichens aus dem Register 508 herausgeschoben wird, weisen die Ausgänge NO, N1 und N2 des Bitzählers entsprechend einem binären Zählstand von 1 die Binärwerte "1", "0" und "0" auf, wodurch das Datehbit in die Stufe Q1 der adressierbaren Verriegelung 509 eingesteuert wird. Auf diese Weise werden die aus dem Register 508 herausgeschobenen Datenbits" Bit für Bit von rechts nach links in der Verriegelung 509 gespeichert, wobei mit dem ersten Bit in der Stufe QO begonnen und mit dem letzten Bit

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in der Stufe Ql geendet wird. Wenn die 8 Bit in der.Verriegelung 509 gespeichert worden sind, so weist das Zeichen-Vervollständigungssignal des Bitzählers 518 den Binärwert "1" auf. Dieses Signal sperrt, invertiert durch den Inverter 528, den Decodisrer 529 und gibt den Binärwert ¹¹O" auf den Dateneingangsanschiuß D des Flip-Flops 527. Der Zeichenende-Impuls, der während des Zeichen-Vervollständigungssignales auftritt, wird an die Takteingänge des Flip-Flops 527 und des Parallelregisters 526 angelegt. Das Flip-Flop 527, das das Teilbyte-Flip-Flop darstellt, wird nicht gesetzt, da der Inverter 528 den Dateneingang des Flip-Flops auf dem Binärwert "0" hält. Daten von der Verriegelung 509 v/erden über die ODER-Gatter 530-536 auf die Eingangsleitungen 10-17 des Registers 526 gegeben. Der Decodierer 529 sendet keine Bits zu irgendeinem der ODER-Gatter 530-536, da der Inverter 528 den Freigabeeingang des Decodierers auf dem Binärwert "0" hält. Der Zeichenende-Impuls überträgt das nichtmodifizierte Zeichen von der Verriegelung 509 zu dem Register 526. Der gleiche Impuls stellt, verzögert durch die Verzögerungsleitung 538, die Verriegelung 509 zurück. Bei der Speicherung eines vollständigen 8 Bit-Zeichens arbeitet daher die Logik innerhalb der gestrichelten Linie 537 in gleicher Weise wie das Schieberegister 409 gemäß Fig. 4, indem es Daten seriell sammelt und diese unverändert zu einem Parallelregister weiterschiebt.

Wenn das letzte Datenbyte der Bandsprosse ein Teilbyte ist (siehe Byte 123 in Fig. 1c), so weist die Logik eine unterschiedliche Wirkungsweise auf. Ein Teilbyte tritt auf, wenn das End-Hinweiszeichen in dem Register 506 festgestellt wird und ein vollständiges 8 Bit-Zeichen in der Verriegelung 509 nicht gesammelt worden ist. Dies wird durch einen Zählstand kleiner als acht in dem Bitzähler 518 angezeigt, wenn das End-Hinweiszeichen im Register 506 festgestellt wird. Wenn dies der Fall ist, so weist das Zeichen-Vervollständigungssignal den Binärwert "0" auf und der Ausgang des Inverters 528 gibt ein "1"-Signal aus. Hierdurch wird c;in "!"-Signal dem Dateneingangsanschluß des Teilbyte-

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Flip-Plops 527 zugeführt und ferner der Decodierer 529 vorbereitet:. Der Decodierer 529 gibt ein Bit mit dem Binärwert "1" an eines der ODER-Gatter 530-536 ab, wodurch ein Hinweisbit mit dem Wert "1" in das Datenzeichen bei der Übertragung von der Verriegelung 509 in das Register 526 eingesetzt wird. Die Position des Hinweisbits hängt von dem Zählstand in dem Bitzähler ab und wird so angeordnet, daß das Hinweisb.it immer über eine ODER-Verknüpfung in das Datenzeichen unmittelbar links von dein letzten empfangenen Datenbit eingefügt wird. Das aus dem Hinweiszeichen von dem Gatter 512 abgeleitete Signal durchläuft das ODER-Gatter 519 und bereitet das UND-Gatter 520 vor, wodurch ein Zeichenende-Impuls durchgeschaltet wird. Dieser Impuls setzt das Teilbyte-Flip-Flop 527 und taktet das empfangene Teilbyte zusammen mit dem angefügten Hinweisbit in das Register 526. Fig. 3a zeigt ein Teilbyte mit zwei Bits, die in dem Computerspeicher gespeichert sind und denen eine Folge von vollständigen Bytes folgt. Fig. 3b zeigt alle möglichen Teilbyte-Konfigurationen mit einer Länge von ein bis sieben Bit. Die durch X bezeichneten Bitstellen in den Fig. 3a und 3b sind Datenbits und können den Wert "1" oder "0" aufweisen.

Dem Computer wird durch das Signal von dem Teilbyte-Flip-Flop mitgeteilt, daß das letzte Byte der Bandsprosse ein Teilbyte ist. Er ist ferner in der Lage, festzustellen, welches die gültigen Datenbits sind, indem er von links nach rechts in dem Eyte sucht bis das erste Bit mit dem Wert "1" angetroffen wird. Alle Bits rechts von dem Bit mit dem Wert "1" sind gültige Datenbits.

Gemäß Fig. 2 ist ein Senderegister dargestellt, welches in der Lage ist, ein Teilbyte vom Speicher zu empfangen und dieses an eine andere Stelle zu senden. Ein Register 200, das in ähnlicher Weise im Handel von der Firma Texas Instrument Corporation erhältlich ist und mit der Typ-Nr. SN54166, SN74166 und SN54198 bezeichnet ist, wird typischerweise von dem Hauptspeicher 300

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gemäß Fig. 3 mit Daten parallel geladen, die ein Teilbyte 6 gemäß Fig. 3 enthalten können. Die Daten werden sodann seriell nach rechts aas dem Register 200 herausgeschoben. Beim Herausschieben der Daten aus dem Register 200 werden Bits mit dem Wert "0" in dieses hereingeschoben. Wenn die zwei Bits des angenommenen Teilbytes herausgeschoben worden sind, so weist der Inhalt des Registers 200 den in Fig. 2 dargestellten Inhalt auf. Wird dieses Bitmuster an die Eingänge des NAND-Gatters 202 angelegt, so wird dieses freigegeben und gibt ein Ausgangssignal mit dem Wert "0" aus. Das Ausgangssignal kann invertiert werden und benutzt werden, um anzuzeigen, daß die Übertragung des Teilbytes vollständig ist.

Gemäß Fig. 11 ist das schematische logische Blockdiagrainm einer Schaltungsanordnung dargestellt, die die Möglichkeit aufweist, Bytes beliebiger Größe zu senden bzw. zu empfangen.

Eine Nachricht, beispielsweise in Fig. 1d dargestellt, wird zum Beispiel empfangen und temporär Bandsprosse für Bandsprosse im Empfängerregister 1101 gespeichert. Zu dem Augenblick, zu dem ein Text-Steuerbyte TCB (Format gemäß Fig. 1e)~ sich im Register 1101 befindet, überträgt eine herkömmliche übertragungs- und Fortschaltelogik das Text-Steuerbyte TCB in das Register 1103. Wenn das letzte Oktett des logischen Steuerfeldes LCF sich im Register 1101 befindet, so ist das nachfolgende Bit C ein solches, das das Flip-Flop 1102 setzt und den 1 aus 2-Auswahlschalter 1104 auf den variablen Bytemodus umschaltet. Der Zähler 1106, der durch das vorangegangene Ausgangssignal 1109 auf den Wert "0" gesetzt worden war, zählt bis ein erfüllter Vergleich mit den Eingangssignalen der festverdrahteten 8 Bit-Bytegröße 1108 festgestellt wird. Bei einem erfüllten Vergleich wird der Zähler 1106 zurückgestellt und ist für den nächsten Zyklus bereit.

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Es sei nun beispielsweise angenommen, daß das an das TCB-Register 1103 gelieferte Text-Steu'erbyte TCB bei dem richtigen Taktimpuls den Code 101 aufweist, der auf ein 5 Bit-Byte verweist. Ferne]: sei angenommen, daß das letzte Oktett des logischen Steuerfeldes LCF in dem Empfangsregister 1101 aufgenommern worden ist und daß dieses Oktett den Binärwert "1" in der signifikantester Bitposition aufweist. Dieser Binärwert "1" wird durch eine herkömmliche Zeitsteuer- und Übertragungslogik dem Flip-Flop 1102 zugeführt und setzt den Ausgangsanschluß Q auf den Binärwert "1", wodurch der 1 aus 2-Auswahlschalter 1104 aktiviert wird, so daß er die Signale von dem TCB-Register 1103 an den Vergleicher 1105 anlegt. Wenn der Zähler 1106 angestoßen wird, so beginnt er zu zählen, bis das logische Signal lOl beim fünften Zählstand erreicht ist. Zu diesem Zeitpunkt liegt ein erfüllter Vergleich in dem Vergleicher 1105 vor, dem das logische Signal 101 über den Schalter 1104 von dem TCB-Register 1103 zugeführt wird. Demgemäß nimmt das Ausgangssignal 1109 den Binärwert "1" ein, und dieses wird benutzt, um ein Byte von 5 Bits in ein Register oder in den Speicher mit wahlfreiem Zugriff eines Computers zeitgesteuert einzugeben. Das Ausgangssignal 1109 wird ebenfalls benutzt, um den Zähler 1106 zurückzustellen und einen weiteren Zyklus zu gestatten.

Es ist somit ersichtlich, daß irgendeine beliebige Bytegröße beim Empfang oder bei der übertragung behandelt werden kann. Beim Aufbau der erfindungsgemäßen Einrichtung gemäß Fig. 11 können handelsüblich verwendete Komponenten verwendet werden. Die nachstehende Tabelle I listet die Komponenten und ihre Bezugsquellen auf:

Tabelle I

Namo und Bezugsziffer	Hersteller	(1104)	Typ-Nr.'
der Komponente	Fairchild Semicond.	Texas Instruments Corp.	9300
Empf angsregititer (1101)	Il Il	Fa.irchild Semicond.	9300
TCB-Register (1103)		9322
1 aus 2-Aur.wahJIschalter	TI74193
Bitzähler (110C)	9324
Vergleiche!- (1105)

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Claims

HONEYWELL INFORMATION SYSTEMS INC. 12. Mai 1978

Smith Street

Waltham, Mass., USA . · . 52 025 97 Ge

Digitales Dialogsystem

Patentansprüche:

/Iy In einem variablen Bytemodus arbeitende Anordnung für ein mit einem festen Bytemodus arbeitendes digitales Dialogsystem, gekennzeichnet durch:

a) Eine erste Einrichtung zur Speicherung der empfangenen Informationsbytes;

b) eine zweite an die erste Einrichtung angeschlossene Einrichtung zur Speicherung codierter Signale, die die Anzahl der Bytes in den empfangenen Informationsbytes anzeigen; und

c) eine dritte an die zweite Einrichtung angeschlossene Einrichtung zur Bildung eines Ausgangssignales aufgrund der Anzahl von Informationsbits pro Byte der empfangenen Information .
2. Anordnung nach Anspruch !,dadurch gekennzeichnet, daß die dritte Einrichtung eine Schalteinrichtung zur Umschaltung des digitalen Dialogsystems zwischen dem festen und dem variablen Bytemodus aufweist.
3. Anordnung nach Anspruch 2, gekennzeichnet durch ferner einen Zähler in der dritten Einrichtung zur Bildung codierter Zählsignale zwecks Anzeige einer Dezimalzahl von t bis n.

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ORIGINAL INSPECTED
4. Anordnung nach Anspruch 3, ge.kenn ζ e i chne t durch eine an die Schalteinrichtung und den Zähler angeschlossene Vergleichseinrichtung zum. Vergleich der codierten Zahlstandssignale mit den in der zweiten Einrichtung gespeicherten codierten Signalen.
5. Anordnung nach Anspruch 4,dadurch gekennzeichnet / daß die Vergleichseinrichtung ein elektrisches Ausgangssignal mit hohem Pegel liefert, wenn ein erfüllter Vergleich zwischen den codierten Zählstandssignalen und den in der zweiten Einrichtung gespeicherten codierten Signalen festgestellt wird, wobei η dem Wert 8 entspricht.

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