DE3050848C2

DE3050848C2 -

Info

Publication number: DE3050848C2
Application number: DE3050848A
Authority: DE
Inventors: Mutsuo Ogawa; Yuji Koseki; Yuichi Saitoh; Shingo Yamaguchi; Shigeru Tokio/Tokyo Jp Katsuragi
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1979-07-09
Filing date: 1980-07-09
Publication date: 1989-03-23
Also published as: DE3026018A1; GB2055270B; JPS5610774A; US4297727A; DE3026018C2; GB2055270A; JPS6346628B2

Description

Die Erfindung betrifft ein Faksimile-Gerät gemäß dem Oberbegriff des Anspruchs 1.

Aus der US-PS 40 54 911 ist bereits ein Faksimilegerät mit einer Abtasteinrichtung zur Erzeugung von digitalen Bildsignalen bekannt, die punktweise einer zu übertragen den Vorlage entsprechen können. Das bekannte Faksimile gerät besitzt eine Aufzeichnungseinrichtung für die emp fangenen Bildsignale und auch verschiedene Speicher mit wahlfreiem Zugriff für die digitalen Bildsignale, wobei die Steuerung des Betriebes des Faksimilegerätes mit Hilfe eines Mikrocomputers durchgeführt wird, wobei der Mikro computer Speichermittel enthält, um Steuerdaten zu spei chern, welche die Arbeitsweise des Gerätes betreffen. Zwischen dem Mikrocomputer einerseits, der Abtasteinrich tung und der Videosignale verarbeitenden Einrichtung und auch der Aufzeichnungseinrichtung andererseits sind Schnitt stellen vorgesehen. Die Arbeitsgeschwindigkeit dieses be kannten Faksimilegerätes hängt entscheidend von der Daten verarbeitungsgeschwindigkeit des Mikrocomputers ab.

Aus der DE-OS 23 34 867 ist eine Interface-Schaltung be kannt, um eine erste Geräteeinrichtung mit einer zweiten Geräteeinrichtung zu koppeln, die normalerweise mit der ersten Geräteeinrichtung nicht kompatibel ist. Diese be kannte Interface-Schaltung dient dazu, zwei Geräteein richtungen miteinander zu koppeln, wobei die eine Gerä teeinrichtung einen Computer bzw. Prozessorabschnitt, spe ziell einen Sigma-Computer enthält, während die andere Geräteeinrichtung aus einem LDX-Faksimile-Gerät besteht.

Aus der US-PS 35 58 811 ist eine Interface-Kopplungsein heit bekannt, um graphische Faksimile-Informationssignale direkt einer zentralen Prozessoreinheit oder einem Compu ter zuführen zu können. Bei diesem bekannten System ist der Mikrocomputer nicht in das Faksimilegerät integriert und es ist somit für den Einsatz und die Verwendung des Computers immer eine Interface-Kopplungseinheit erfor derlich.

Aus der Literaturstelle SIEPMANN, Richard: Relais als Bausteine in Mikrocomputersystemen, In: Siemens Bauteile Report, 1977, H. 4, Seiten 133 bis 135 ist es in Verbin dung mit Prozessoreinrichtungen bekannt, eine Interrupt- Verarbeitung durchzuführen.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Faksimile-Gerät der angegebenen Gattung zu schaffen, bei dem trotz Verwendung eines Mikrocomputers mit einer normalen vergleichsweise geringen Arbeitsgeschwindigkeit eine sehr schnelle Datenverarbeitung realisiert werden, wie sie bei einer Faksimileübertragung erforderlich ist.

Diese Aufgabe wird erfindungsgemäß durch die im Kenn zeichnungsteil des Anspruchs 1 aufgeführten Merkmale ge löst.

Während bei den bekannten Faksimilegeräten nur eine rela tiv langsame Faksimile-Übertragungsgeschwindigkeit reali siert werden kann, die der zentralen Datenverarbeitungs anlage angepaßt ist, kann erfindungsgemäß trotz Verwen dung einer relativ langsam arbeitenden Datenverarbeitungs anlage bzw. Mikrocomputers eine vergleichsweise sehr schnelle Datenverarbeitung realisiert werden.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Ansprüchen 2 und 3.

Im folgenden wird die Erfindung anhand von Ausführungs beispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigt:

Fig. 1(a) und 1(b) ein Blockschaltbild zur Erläuterung eines herkömmlichen Faksimile- Übertragungssystems wobei in Fig. 1(a) ein Block schaltbild eines Senders und in Fig. 1(b) ein Block schaltbild eines Empfängers dargestellt sind;

Fig. 2 ein Blockschaltbild eines Faksimile-Gerätes mit Merkmalen nach der Erfindung;

Fig. 3 eine verwendbare Ausführungsform eines in Fig. 2 dargestellten Abtastabschnittes I;

Fig. 4(a) eine ausführbare Anordnung eines Bilddaten-Eingabe abschnittes II;

Fig. 4(b) ein Impulsdiagramm zur Erläuterung der Arbeitsweise des Abschnittes II;

Fig. 5(a) eine ausführbare Anordnung eines in Fig. 2 darge stellten Ausgabeabschnittes III für ein empfangenes Bild;

Fig. 5(b) ein Impulsdiagramm zur Erläuterung der Arbeits weise des Abschnittes III;

Fig. 6(a) eine Anordnung eines Aufzeichnungsabschnittes IV der Fig. 2 für ein empfangenes Bild;

Fig. 6(b) eine verwendbare Anordnung eines in Fig. 6(a) dar gestellten Heizelements SE;

Fig. 7 eine verwendbare Anordnung eines in Fig. 2 darge stellten Mikroprozessors (CPU) V;

Fig. 8 eine verwendbare Anordnung eines ein Zeitsteuer signal erzeugenden Abschnittes VI in Fig. 2;

Fig. 9 eine anwendbare Anordnung eines Steuerprogramm- Speicherabschnittes VII in Fig. 2;

Fig. 10 eine anwendbare Anordnung eines Datenspeicherab schnittes VIII in Fig. 2;

Fig. 11(a) eine verwendbare Anordnung eines Übertragungsda ten-Eingabe/Ausgabe-Abschnittes IX in Fig. 2;

Fig. 11(b) ein Impulsdiagramm zur Erläuterung der Arbeits weise des Eingabe/Ausgabeabschnittes der Fig. 11(a) bei einem Datensendebetrieb;

Fig. 11(c) ein Impulsdiagramm zur Erläuterung der Arbeits weise der Eingabe/Ausgabeeinheit bei einem Daten empfangsbetrieb;

Fig. 12 eine verwendbare Anordnung eines Steuersignalein gabeabschnittes X in Fig. 2;

Fig. 13 eine verwendbare Anordnung eines Steuersignalaus gabeabschnittes XI in Fig. 2;

Fig. 14 ein Ablaufdiagramm, das den Gesamtbetrieb eines Faksimile-Geräts mit Merkmalen nach der Erfindung bei Sende betrieb wiedergibt;

Fig. 15 ein Ablaufdiagramm des Gesamtbetriebs eines Fak similegeräts mit Merkmalen nach der Erfindung;

Fig. 16 Wege für einen Bilddatenfluß bei Sendebetrieb eines Faksimile-Geräts mit Merkmalen nach der Erfindung;

Fig. 17 ein Impulsdiagramm, das Abläufe A bis E darstellt, welche der Mikroprozessor-Abschnitt in Fig. 7 während eines Sendebetriebs durchführt;

Fig. 18(a) ein Flußdiagramm eines Ablaufes B, welchen der Abschnitt V durchführt, um einen für eine ver tikale Abtastung vorgesehenen Impulsmotor des Abtastabschnittes I um einen Schritt weiterzu schalten;

Fig. 18(b) ein Muster zur Phasenerregung des Impulsmotors bei dem Ablauf B;

Fig. 18(c) Phasen-Erregungssignale, die tatsächlich dem Im pulsmotor zugeführt worden sind;

Fig. 19(a) ein Flußdiagramm einer den Ablauf D einschlie ßenden Arbeitsweise, welche der Mikroprozessor abschnitt V durchführt, und zum Übertragen von Bilddaten, die in den Abtastabschnitt I von dem Bilddaten-Eingabeabschnitt II ausgelesen sind, an den Datenspeicherabschnitt VIII;

Fig. 19(b) eine Randomspeicher-Anordnung, in welcher ver schiedene Bereiche eines Randomspeichers des Speicherabschnittes VIII erläutert sind, dessen Inneres entsprechend der Art der darin zu spei chernden Daten aufgeteilt ist;

Fig. 20(a) und 20(b) Flußdiagramme, die einen Teil des Ablaufes D wiedergeben, in welchem Bilddaten vorläufig verarbeitet und an den Speicherabschnitt VIII übertragen werden;

Fig. 21 ein Flußdiagramm, das einen Teil des Ablaufes E zeigt, bei welchem Bilddaten aus dem RBF-Bereich des Randomspeichers (RAM) ausgelesen werden, um eine "weiße" Spurlänge zu erhalten;

Fig. 22(a) und 22(b) Flußdiagramme, die einen Teil des Ablaufs E wiedergeben, bei welchem eine Tabelle auf der Basis der "weißen" Spurlänge beachtet wird, um einen weißen Kode für Übertragungen an den FIFO- Bereich aufzunehmen;

Fig. 23 ein Flußdiagramm, das eine Arbeitsweise in dem Ablauf E wiedergibt, um eine "schwarze" Spur länge zu erhalten;

Fig. 24(a) und 24(b) Flußdiagramme, die eine Arbeitsweise bei dem Ablauf E wiedergeben, um die Tabelle auf der Basis der "schwarzen" Spurlänge zu befragen, um einen schwarzen Kode zur Übertragung an den FIFO-Bereich aufzunehmen;

Fig. 25 ein Ablaufdiagramm, das eine Arbeitsweise in dem Ablauf E zum Erzeugen eines Synchronisier- Kodes und zum Übertragen von Daten an den FIFO- Bereich wiedergibt;

Fig. 26 ein Ablaufdiagramm, das eine Arbeitsweise in dem Ablauf C wiedergibt, um kodierte Bilddaten von dem FIFO-Bereich an den Dateneingabe/Ausgabeab schnitt IX zu übertragen:

Fig. 27 Wege, welchen Bilddaten während eines Datenempfangs folgen;

Fig. 28 ein Impulsdiagramm, das Abläufe F bis I zeigt, welche der Mikroprozessorabschnitt V während des Datenempfangs durchführt;

Fig. 29 ein Flußdiagramm des Ablaufs G, bei welchem ko dierte Daten von dem Dateneingabe/Ausgabeabschnitt IX an den FIFO-Bereich übertragen werden;

Fig. 30(a) ein Flußdiagramm, das eine Arbeitsweise beim Ab lauf I wiedergibt, um einen Spurlängenkode durch Befragen der Tabelle auf der Basis von Daten zu erhalten, die aus dem FIFO-Bereich entladen würden;

Fig. 30(b) bis 30(d) eine Ausführung der Tabelle;

Fig. 31 ein Flußdiagramm, das ein Unterprogramm FIFO- Lesen in Fig. 30(a) darstellt;

Fig. 32 ein Flußdiagramm eines Unterprogramms "Spurlängen Speichern" in Fig. 30(a);

Fig. 33 ein Flußdiagramm einer Arbeitsweise zum Speichern der Abschlußbildelementdaten in dem Bereich RBF;

Fig. 34 ein Flußdiagramm, das ein Verfahren zum Übertragen von Bildelementdaten von dem Bereich RBF an den für einen Empfang des Bild vorgesehenen Ausgabe abschnitt III wiedergibt;

Fig. 35 Bilddaten-Verarbeitungswege gemäß einer weiteren Ausführungsform mit Merkmalen nach der Erfindung; und

Fig. 36 ein Impulsdiagramm, das die Arbeitsweise der in Fig. 35 dargestellten Ausführungsform wiedergibt.

Ein herkömmliches Faksimilesystem mit einem Mikrocomputer ist in Form eines Blockschaltbilds in Fig. 1(a) und 1(b) dargestellt. Daten werden durch für diesen Zweck exclusiv zugeteilte Hardwareteile verarbeitet, während ein Mikrocom puter µ-COM nicht mehr ist als ein Baustein zum Steuern der Folge der Hardwareteile über einzelne Kopplungseinrichtungen I/F. Daher wird auch noch, obwohl ein Faksimilesystem so ausgelegt werden kann, daß verschiedene Teile sowohl zum Senden als zum Empfangen verwendet werden, ein Puffer BUF benötigt, welcher einen Speicher, wie ein Schiebere register oder einen Randomspeicher, einen Zähler, verschie dene Verknüpfungs- und Zeitsteuerglieder zum Steuern von Flip-Flops usw. aufweist.

Bei dem System ist auch noch eine Übertragungssteuereinheit CCU erforderlich, welche eine Verzögerungsschaltung zum Vor bereiten eines HDLC-Formats und zum Dekodieren des Formats während eines Datenempfangs, Generatoren und Detektoren für Fehlerkennzeichen und Fehlerprüfkodes sowie eine Anzahl Zähler, Flip-Flops, Schieberegister und Verknüpfungsglie der aufweist.

Für eine Datenübertragung muß das System mit einem Kodierer DCR ausgestattet sein, das einen Zähler zum Zählen von Spurlängen, ein Flip-Flop und exclusiv-ODER-Glieder zum Feststellen von Durchlauf-Übergangsstellen, einen Festwert speicher zum Auswählen von den Spurlängen entsprechenden Kodes, einen FIFO-Pufferspeicher zum Anpassen der System frequenz an die Zeilenfrequenz, indem der Ausgang des Festwertspeichers zeitweilig gespeichert wird, einen Zähler zum Übertragen des Kodes ans den FIFO-Pufferspeicher, einen Zähler zum Erzeugen von Füllbits, die notwendig sind, um die minimale Übertragungszeit auszugleichen, um mit hohen Verdichtungsraten fertig zu werden, und zahlreiche Flip- Flops und Verknüpfungsschaltungen aufweist.

Ferner benötigt das System zum Datenempfang einen Dekodierer DCR _II, welcher aufweist einen FIFO-Pufferspeicher zum Um setzen der Frequenz der empfangenen, von der Übertragungs steuereinheit CCU angekoppelten Bilddaten, eine Schaltung zum Feststellen von FOL-(Synchronisier-)Kodes und von Füllbits, um sie aus den empfangenen Bilddaten zu entfernen, ein Schie beregister und Bitzähler zum Aufnehmen von Kodes, einen Fest wertspeicher zum Auswählen von binären, numerischen Spurlän genwerten, die den verarbeiteten Kodes entsprechen, einen Spurlängenzähler zum Übertragen von Spurlängen mit Bits, die den binären Spurlängenwerten entsprechen, an einen Puffer, welcher dem Spurlängenzähler folgt, einen Gesamtzähler zum Überprüfen von Fehlern beim Zählen einer Bitzeile, und zahl reiche Flip-Flops und Verknüpfungsschaltungen zum Steuern von Taktimpulsen, die für die Fehlerprüfung erforderlich sind. In Fig. 1(a) und 1(b) sind auch ein Abtaster SCN, ein Modem MDM, ein Plotter PL, ein Kopierblatt CO, ein Mikroprozessor CPU, ein Festwertspeicher ROM, ein Randomspeicher RAM und eine Sammelleitung BUS dargestellt. Der Mikroprozessor CPU, der Festwertspeicher ROM und der Randomspeicher RAM bilden einen Mikrocomputer.

Der Mikrocomputer ersetzt in einem herkömmlichen Faksimile- Übertragungssystem somit nur eine begrenzte Anzahl von Teilen, wie beispielsweise eine Systemsteuereinrichtung; ein Großteil des Systems stützt sich auf verschiedene Logik- und festver drahtete Anordnungen. Das Ergebnis ist eine Ausführung, wel che noch sehr sperrig und teuer ist.

Durch die Erfindung soll daher ein kompaktes und preiswertes Fak simile-Gerät geschaffen werden, in welchem ein Mikrocom puter alle Hardwareteile außer einer minimalen Anzahl von not wendigen Teilen einschließlich einer Abtasteinrichtung, eines Plotters und eines Modems ersetzt. Um dies zu erreichen, wird bei einem Faksimile-Gerät gemäß der Erfin dung ein interner Mikrocomputer zum Kodieren von zu übertragenden Bild daten und/oder zum Dekodieren von empfangenen Bilddaten ver wendet.

Bevor eine bevorzugte Ausführungsform im einzelnen beschrie ben wird, werden zuerst charakteristische Merkmale der Erfin dung aufgezählt:

1) Nachdem eine Abtasteinrichtung Bilddaten gelesen hat, führt ein Mikrocomputer verschiedene Operationen vom Zählen von Spurlängen bis zum Kodieren und Vorbereiten eines Sende formats durch.
2) Nachdem empfangene Daten an den Mikrocomputer übertragen sind, übernimmt dieser verschiedene Operationen vom Dekodieren der empfangenen Daten bis zum Umsetzen der dekodierten Daten in Bilddaten und zum Übertragen der Bilddaten an eine Auf zeichnungseinrichtung.
3) Der Mikrocomputer legt das Ein- und Ausschalten einer eine Vorlage beleuchtenden Lichtquelle in der Abtasteinrich tung, das Starten und Stoppen eines Vorlagenzuführmechanis mus, das An- und Abschalten eines Modems und/oder einer Schaltungssteuereinheit fest.
4) Der Mikrocomputer führt ein Protokoll bei einem Handbe trieb mit einer entfernten Gegenstation und die Betriebsart einstellung des eigenen Geräts durch.
5) Der Mikrocomputer informiert die Außenstation von seinem eigenen Gerät zugeteilten Funktionen und/oder stellt die Be triebsart der Gegenstation ein.
6) Der Mikrocomputer überprüft Fehler in empfangenen Bild daten und befaßt sich mit Bilddaten betreffende Fehler.
7) Der Mikrocomputer steuert das Starten und Stoppen eines Blattförderers in der Aufzeichnungseinrichtung und die Auf zeichnungszeitsteuerung.
8) Der Mikrocomputer schaltet Anzeigelampen in einem Be dienungsabschnitt an und ab und erhält Betriebssignale.
9) Alle vorerwähnten Vorgänge können mittels eines einzigen Mikrocomputers durchgeführt werden, wenn sie zeitlich ent sprechend bemessen sind.
10) Eine Datenzuführung von der Abtasteinrichtung liegt inner halb einer kürzeren Zeitperiode und endet als eine Bilder integration durch einen Bildsensor, so daß das System der höchsten Geschwindigkeit des Mikrocomputers folgen kann.
11) Eine vorbereitende Bearbeitung von Bilddaten wird gleich zeitig mit einer Anzahl Bits durchgeführt.
12) Eine Sammelfeststellung von Übergangsstellen einer An zahl Bits findet zuerst statt, um so ein schnelles Kodieren von Bildsignalen zu fördern.
13) Beim Feststellen einer Übergangsstelle ändert sich der Feststellungsmodus in einen Bit-für-Bit-Modus.
14) Während einer Verarbeitung werden Operationssignale wirksam in den Mikrocomputer geladen, wodurch ein Rattern von Schaltern vermieden ist.

Bei der in den Zeichnungen dargestellten und nachstehend be schriebenen Ausführungsform sind Intel-Bausteine 8212, 8085, 8316, 8101A4 usw. für die Kopplungseinrichtung, den Mikrocomputer, den Festwert- bzw. den Randomspeicher ver wendet. Jedoch stellt dies keine Einschränkung dar, sondern dient nur der Darstellung der Erfindung, die anhand der anliegenden Zeichnungen im einzelnen beschrieben wird.

In Fig. 2 ist ein Blockschaltbild der Gesamtanordnung eines Faksimile-Geräts mit Merkmalen nach der Erfindung darge stellt. Das System weist einen Abtastabschnitt I, mit dem eine Vorlage während einer Datenübertragung gelesen und ein Bildsignal erzeugt werden kann, und einen Bildsignal-Ein gabe-Abschnitt II auf, welcher einen seriellen Datenausgang des Abtastabschnittes I in parallele 8-Bit-Daten umformt und sie einem Mikrocomputer µ-COM zuführt. Diese Datenmode-Um setzung ist vorgesehen, um ein sehr schnelles Verarbeiten des Bildsignals für ein Kodieren in dem Mikrocomputer zu fördern. Das System weist ferner einen Bildausgabeabschnitt III, um ein mittels des Mikrocomputers µ-COM dekodiertes Bildsignal während eines Datenempfangs abzugeben, und einen Aufzeich nungsabschnitt VI für ein empfangenes Bild auf, welcher mit dem Bildsignal von dem Abschnitt III versorgt wird, um eine Ko pie einer Vorlage zu schaffen.

Der Mikrocomputer µ-COM hat verschiedene Funktionen, wie Kodieren und Dekodieren von Bildsignalen und Steuern ver schiedener Betriebsabschnitte des Systems, und setzt sich zu sammen aus einem Mikroprozessorabschnitt V, einem Zeitsteuer signale erzeugenden Abschnitt VI, einem Steuerprogramm-Speicher abschnitt VII und einem Datenspeicher VIII. Ferner ist in dem System ein Dateneingabe/Ausgabeabschnitt IX vorgesehen, wel cher während einer Übertragung ein Modem MDM mit parallelen Daten von jeweils 8 Bits versorgt und von dem Mikrocomputer kodiert wird, um sie dadurch in serielle Daten umzuwandeln, während beim Empfang er von dem Modem MDM mit kodierten seriel len Daten versorgt wird und sie an den Mikrocomputer abgibt, damit sie in parallele 8-Bit-Daten umgeformt werden. Natür lich dient der Dateneingabe/Ausgabeabschnitt IX nicht nur dem Empfang und der Abgabe von Bilddaten, sondern hat auch die Aufgabe, notwendige Daten zu empfangen und zuzuführen, wenn ein Protokoll oder etwas ähnliches gefordert wird.

Ein Steuersignal-Eingabe-Abschnitt X erhält Signale von dem Abschnitt I und VI, dem Modem MDM und einem Schaltungssteuer abschnitt NCU und läßt sie zu dem Mikrocomputer µ-COM durch. Ein Steuersignal-Ausgabeabschnitt XI kann die entsprechenden Abschnitte mit vorbestimmten Steuersignalen versorgen. Das vorstehend im Aufbau kurz beschriebene Faksimile-Gerät wird nunmehr im einzelnen anhand von Fig. 3 aufwärts bezüglich seiner Anordnung und Arbeitsweise beschrieben. Das Modem MDM, die Schaltungssteuereinheit NCU und ein Betriebs anzeigeabschnitt IOP können bereits bekannte Teile aufweisen und sind im Hinblick auf die Erfindung nicht unmittelbar von Bedeutung, so daß ihre Einzelheiten in der folgenden Be schreibung weggelassen sind. Im folgenden bezeichnen große Buchstaben im Prinzip Sammelleitungen und Signalleitungen, während kleine Buchstaben darauf anliegende Signale bezeich nen.

Abtastabschnitt I (siehe Fig. 3)

Der Abtastabschnitt I ist in Fig. 3 von einer strichpunktier ten Linie eingeschlossen. In diesem Abschnitt I sind vorge sehen ein Impulsmotor PM, um vertikal eine Vorlage zuzufüh ren, ein Paar von dem Impulsmotor PM angetriebener Vorlagen- Förderrollen R, eine erste Lichtquelle L₁ zum Feststellen einer Vorlage, eine zweite Lichtquelle L₂ zum Beleuchten einer Vorlage und erste und zweite Vorlagenfühler SL₁ und SL₂.

Wenn eine Bedienungsperson eine Vorlage, wie durch einen Pfeil angezeigt, entweder von Hand oder über eine Vorlagenzuführ einrichtung in einen Einlaß einführt, wird der erste Vorla genfühler SL₁ betätigt. Der Zustand des Fühlers SL₁ wird periodisch von dem Mikrocomputer µ-COM überwacht. Bei Betäti gen des Fühlers SL₁ gibt der Mikrocomputer über die Steuer signalausgabeeinheit XI einen Anschaltbefehl an eine Licht quellen-Ansteuerschaltung OLD ab, wodurch dann die Licht quelle L₂ zum Beleuchten der Vorlage angeschaltet wird. Gleichzeitig gibt der Mikrocomputer ein Ansteuersignal an die Impulsmotor-Ansteuerschaltung PMD ab, worauf sich dann der Impulsmotor PM dreht. Der Impulsmotor PM treibt wiederum die Rollen R an, wodurch die Vorlage weiterbefördert wird, wie durch einen Pfeil angezeigt ist.

Wenn das vordere Ende der Vorlage die Stelle erreicht, an welcher der zweite Fühler SL₂ angeordnet ist, informiert dieser (SL₂) den Mikrocomputer µ-COM über die Steuersignal eingabeeinheit X von der Ankunft der Vorlage. Der Mikrocom puter hält dann die Drehbewegung des Impulsmotors PM an und bereitet ihn für eine vertikale Zuführung der Vorlage vor, die zu deren Abtastung erforderlich ist. Ein Bildmuster auf der Vorlage wird dann mittels einer Glasplatte CG, eines Spiegels M und eines Objektivs L auf einem Bildsensor IS scharf eingestellt. Die Bilddaten-Eingabe-Einheit II erzeugt dann Elementtaktimpulse elck und Zeilensynchronisierimpulse ss. Synchronisiert mit den Taktimpulsen werden Bildsignale von dem Bildsensor IS über einen Verstärker A und eine Binär schaltung B Bit für Bit in serieller Form der Bilddatenein gabeeinheit II zugeführt.

Bilddateneingabeabschnitt II (siehe Fig. 4(a) und Fig. 4(b))

Der in Fig. 4(a) durch eine strichpunktierte Linie einge schlossene Bilddateneingabeabschnitt II weist einen Zähler CT₁, ein Schieberegister SR₁ und einen Puffer TB mit drei Zuständen auf. In dem Abschnitt II wird der serielle Bild datenausgang der Binärschaltung B in parallele Bilddaten umgewandelt, welche an Datensammelschienen D₀ bis D₇ ange koppelt werden.

Ein bekanntes Verfahren zum Umsetzen von seriellen in paralle le Daten benutzt zwei Schieberegister und nimmt parallele Daten von einem von ihnen auf, während das andere serielle Da ten erhält. Im Unterschied dazu benutzt die dargestellte Aus führungsform ein einziges Schieberegister, da die Taktfre quenz so festgelegt ist, daß das Schieberegister mit den nächsten Daten während des Zeitabschnitts aufgefüllt wird, während welchem der Mikrocomputer µ-COM parallele Daten ver arbeitet.

Der Zähler CT₁ weist einen voreinstellbaren, synchronen Bit-Binärzähler auf, damit bei Eintreffen eines Leseabtast impulses rs₀ von dem Mikrocomputer, wie beschrieben, der Zähler der Reihe nach 8 Elementtaktimpulse elck erzeugen kann. Solange der Zähler CT₁ einen logischen Eingang "1" an seinem Anschluß L erhält, wird er durch die Vorderflanke jedes Taktimpulses an seinem Anschluß CP inkrementiert, das heißt schrittweise weitergeschaltet. Wenn der Eingang an dem Anschluß L eine logische "0" ist, erscheint eine an Anschlüs sen α, β und δ des Zählers angekoppelte Logik an Ausgangs anschlüssen Q _α bis Q _δ. Wenn ein Eingang "0" an dem Anschluß R anliegt, wird der Zähler asynchron mit den Taktimpulsen rückgesetzt.

Der Zähler CT₁ erzeugt einen Ausgang "1" an seinem Anschluß C₀, wenn alle Ausgänge Q _α bis Q _δ "1" sind, wodurch eine 16- Bit-Zahl F gebildet ist. Ein Ausgang C₀ und ein Ausgang _δ werden über ein NOR-Glied an den Anschluß L des Zählers CT₁ angelegt. Folglich erscheint eine logische "0" an dem An schluß L, wenn der Wert in dem Zähler CT₁ 0-7 und eine 16 Bit- Zahl F wird. Die Setzanschlüsse α und β sind immer "0", der Anschluß γ ist der Ausgang Q _γ und der Anschluß w ist der Ausgang _δ. Hieraus folgt, daß der Eingang an dem Anschluß δ "1" ist und daß er an dem Anschluß δ "0" ist, wenn der Wert des Zählers CT₁ 4-7 oder eine 16-Bit-Zahl CF ist, und sie sind "0" bzw. "1", wenn der Wert des Zählers 0-3 oder 8-14 ist. Folglich wird "4" gesetzt, wenn der Wert des Zählers CT₁ 4-7 oder F ist, und wird "8", wenn er 0-3 ist, und zwar jedes mal bei der Vorderflanke des nächsten Taktimpulses, welcher an den Anschluß CP angelegt wird.

Der Ausgang Q _δ des Zählers CT₁ wird an ein UND-Glied ange legt, um so die Erzeugung und Unterbrechung der Elementtakt impulse zu steuern. Das Schieberegister SR₁ ist ein Schiebe register mit einem seriellen 8-Bit-Eingang und einem parallelen Ausgang. Der Puffer TB versorgt 8 Datensammelleitungen D₀ bis D₇ des Mikrocomputers µ-COM mit 8 Bits von in das Schiebe register SR₁ geschobene Daten, solange der Leseimpuls rs₀ wirksam ist.

Die Arbeitsweise der Bilddateneingabeeinrichtung wird nunmehr anhand des in Fig. 4(b) dargestellten Impulsdiagramms be schrieben. Ein Leseimpuls sr₀ (ein negativer Impuls) von dem Mikrocomputer µ-COM wird über eine Signalleitung rs₀ zu einem Anschluß G des Puffers TB durchgelassen, wodurch Daten in dem Schieberegister SR₁ parallel an die 8 Daten sammelleitungen D₀ bis D₇ abgegeben werden. Gleichzeitig wird der Leseimpuls rs₀ an den Anschluß R des Zählers CT₁ angesetzt, und setzt ihn mit seiner Rückflanke zurück.

Die parallelen Daten auf den Datenleitungen werden in einen Akkumulator des Mikrocomputers µ-COM eingegeben. In diesem Fall kann der Leseimpuls rs₀ mit irgendeiner zeitlichen Steuerung vorliegen und kann eine gewünschte Impulsbreite haben. Die Taktimpulse clk können auch mit irgendeiner Periode vorliegen, solange mindestens neun von ihnen während des Zeitabschnitts von dem Zeitpunkt an, an welchem der Mikrocomputer durch Abgeben eines Leseimpulses rs₀ Daten auf nimmt, bis zu dem Zeitpunkt anliegen, an welchem er einen weiteren Leseimpuls rs₀ erzeugt, um die nächsten Daten auf zunehmen. Sollte die Anzahl Taktimpulse clk, die in dem vor erwähnten Zeitabschnitt anliegen, kleiner sein als neun, dann würde das Schieberegister SR₁ nicht mehr mit 8-Bit-Daten gefüllt werden und folglich würde die normale Funktion außer Betrieb gesetzt werden. Wenn der Zähler CT₁ rückgesetzt wird, wird sein Ausgang Q _α bis Q _δ "0000".

Folglich wird der Eingang L "0" und der Eingang α bis w wird "0001"; wenn der nächste Taktimpuls clk den Zähler CT₁ er reicht, wird der Ausgang Q _µ bis Q _δ auf "00001" oder "8" bei der Rückflanke des Taktimpulses gesetzt. Wenn der Zähler CT₁ dann auf "8" gesetzt ist und der Ausgang Q _δ "1" wird, um das UND-Glied zu öffnen, geht ein Taktimpuls durch das UND-Glied hindurch und wird als ein Elementtaktimpuls elck dem Bildsen sor IS zugeführt. Gleichzeitig wird der Taktimpuls als ein Schiebetaktimpuls SFCK an das Schieberegister SR₁ angelegt. Wenn er beispielsweise eine ladungsgekoppelte Einrichtung (CCD) aufweist, gibt der Bildsensor IS ein Videosignal in serieller Form synchron mit den Elementtaktimpulsen ab. Dieses Videosignal wird dem Schieberegister SR₁ über den Ver stärker A und die Binärschaltung B zugeführt, wie oben be schrieben ist und wird Bit für Bit synchron mit den ebenfalls an das Schieberegister angekoppelten Schiebtaktimpulsen sfck eingeleitet.

Der Ausgang "1" an dem Anschluß Q _δ macht den Eingang L "1", so daß der Wert des Zählers CT₁ synchron mit den Taktimpulsen clk jeweils um eins inkrementiert wird. Bei Eintreffen des siebten Taktimpulses clk wird der Wert des Zäh lers CT₁ F, was "1111" ist, und folglich wird der Ausgang C₀ "1", und der Eingang L wird wieder "0". Der Eingang α bis δ wird andererseits "0010". Folglich setzt der nächste Taktim puls clk den Zähler CT₁ mit seiner Rückflanke auf "4", wodurch das UND-Glied geschlossen wird. Während dieses Zeitabschnitts gibt das UND-Glied insgesamt acht Taktimpulse ab. Das Schiebe register SR₁ hat aufgrund der acht Taktimpulse serielle 8-Bit- Daten D₀ bis D₇ erhalten.

Danach wird der Zähler CT₁ wiederholt synchron mit den Taktim pulsen clk auf "4" gesetzt, während das Schieberegister SR₁ die 8-Bit-Daten d₀ bis d₇ hält. Wenn der Mikrocomputer µ-COM einen weiteren Leseimpuls rs₀ liefert, werden die 8-Bit-Daten in dem Schieberegister SR₁ an die acht Datenleitungen D₀ bis D₇ abgegeben, und der Zähler CT₁ wird rückgesetzt, wodurch die oben beschriebene Arbeitsweise wiederholt wird.

Der Mikrocomputer µ-COM nimmt auf diese Weise eine horizontale Datenzeile auf. Wenn der Mikrocomputer so ausgelegt ist, daß er eine Datenzeile aus 2048 Bits von einer Vorlage eines For mats B4 aufnimmt, wiederholt er den vorbeschriebenen Ablauf 256mal jeweils mit 8 Bits, oder gleichzeitig mit 8 Bits. Der Mikrocomputer µ-COM kodiert die eingebrachten Bilddaten Zeile für Zeile und überträgt sie mittels der Dateneingabe/-ausgabe einheit V, des Modems MDM und der Schaltungssteuereinheit NCU an eine Empfängerstation. Bevor diese Vorgänge im einzelnen beschrieben werden, wird nachstehend der Ausgabeabschnitt III für ein empfangenes Bild und der Bildaufzeichnungsabschnitt IV beschrieben, mit welchem Daten aufgezeichnet werden, welche der Mikrocomputer durch Dekodieren von Daten geschaffen hat, die an ihn von der Empfangsstation aus übertragen worden sind. Hierbei sollte beachtet werden, daß bei der dargestellten Aus führungsform ein wärmeempfindliches Aufzeichnungssystem be nutzt ist und folglich die Schaltungsanordnungen der zwei Ab schnitte III und IV entsprechend ausgelegt sind, um sie dem Aufzeichnungssystem anzupassen. Jedoch ist die Erfindung mit geringfügigen Abänderungen auch bei verschiedenen anderen Auf zeichnungssystemen anwendbar.

Ausgabeabschnitt III für ein empfangenes Bild (siehe Fig. 5(a) und Fig. 5(b))

Wie aus Fig. 5(a) zu ersehen, weist dieser Abschnitt 33 Bit- Schieberegister SFR₁ bis SFR₈, NAND-Glieder NAND₁ bis NAND₈, Leistungsschalttransistoren Tr₁ bis Tr₈, einen monostabilen Multivibrator M und Inverter N auf, welche so, wie dargestellt, miteinander verbunden sind. Die Datenleitungen D₀ bis D₈ sind mit einzelnen Eingangsanschlüssen IN der Schieberegister SFR₁ bis SFR₈ verbunden, während Ausgangsanschlüsse O₁ dieser Schie beregister SFR₁ bis SFR₈ mit den einzelnen NAND-Gliedern NAND₁ bis NAND₈ und Ausgangsanschlüsse O₂ bis O₇ mit Signaleingangs leitungen B₁ bis B₂₅₆ eines thermischen Elements des Bildauf zeichnungsabschnitts IV, wie beschrieben, verbunden. Ausgangs anschlüsse der Leistungsschalttransistoren Tr₁ bis Tr₈ sind mit entsprechenden Segmentauswahl-Eingangsleitungen EG₁ bis EG₈ des thermischen Elements verbunden.

Die Arbeitsweise des Abschnitts III wird nunmehr anhand des Impulsdiagramms in Fig. 5(b) beschrieben. Während eines Daten empfangs dekodiert der Mikrocomputer µ-COM empfangene Daten und gibt die dekodierten Bilddaten in paralleler Form von je weils acht Bits an die Datenleitungen D₀ bis D₇ ab. In diesem Fall legt der Mikrocomputer einen Schreibimpuls ws₀ an eine Signalleitung WS₀ synchron mit jeder der parallelen 8 Bit-Da ten an. Durch die Schreibimpulse ws₀ werden die parallelen 8 Bit-Daten nacheinander an die einzelnen Schieberegister SFR₁ bis SFR₈ angekoppelt und in diese eingeschrieben. Wenn folg lich 32 Datenbits vollständig an jedes der Schieberegister SFR₁ bis SFR₈ übertragen sind, d. h. wenn Bildelementdaten von insge samt 256 Bits vollständig an den Bilddatenausgabeabschnitt III übertragen sind, stoppt der Mikrocomputer µ-COM zeitweilig die Datenübertragung und gibt schließlich zusammen mit einem Schreibimpuls ws₀ Daten ssd ab, um entsprechende Segmente des thermischen Elements auszuwählen. Die Daten ssd werden dann über die Datenleitungen D₀ bis D₇ in das 33ste Bit der einzel nen Schieberegister SFR₁ bis SFR₈ geschoben. Die Segmentaus wähldaten werden zu den jeweiligen Bilddaten von 256 Bits hin zuaddiert, und folglich wird der Ausgang O₁ der Schieberegi ster SFR₁ bis SFR₃ in der Folge jedesmal dann "1", wenn die Daten in den Schieberegistern geändert werden, wie noch be schrieben wird.

Sobald vorher ausgewählte Daten von dem Mikrocomputer µ-COM in den Schieberegistern SFR₁ bis SFR₈ des Bilddatenausgabeab schnitts III gespeichert werden, gibt der Mikrocomputer einen Leseimpuls rs₂ an den monostabilen Multivibrator M desselben Abschnitts III ab.

Der monostabile Multivibrator M erzeugt dann ein Energierfrei gabesignal für einen vorher ausgewählten Zeitabschnitt und koppelt ihn an die NAND-Glieder NAND₁ bis NAND₈ an. An dem an deren Eingangsanschluß erhalten die NAND-Glieder die Segment auswähldaten ssd von den Ausgangsanschlüssen O₁ bis O₈ der Schieberegister SFR₁ bis SFR₈ über die Signalleitungen G₁ bis G₈. Folglich erzeugt dann ein ganz bestimmtes der NAND-Glieder einen Ausgang "0"; wenn das erste Segment auf eine Leitung aufzuzeichnen ist, macht beispielsweise das NAND-Glied NAND₁ seinen Ausgang "0", und der entsprechende Transistor Tr₁ wird angeschaltet, um eine Verbindung zwischen der Signalleitung EG₁ des thermischen Elements SE des Abschnitts IV und der Energiequelle herzustellen.

Bildaufzeichnungsabschnitt IV (siehe Fig. 6(a) und 6(b))

Wie in Fig. 6(a) dargestellt, weist der Aufzeichnungsabschnitt IV einen Impulsmotor PM zum vertikalen Zuführen eines wärme empfindlichen Aufzeichnungsblattes, ein von dem Impulsmotor PM angetriebenes Förderrollenpaar R zum Weiterbefördern des Aufzeichnungsblattes, eine Andrückrolle RO, ein thermisches Element SE, eine Rolle Aufzeichnungspapier PR und einen Blatt fühler SP auf.

Wie in Fig. 6(b) dargestellt, weist das thermische Element SE eine Anordnung von wärmeerzeugenden Widerstandselementen R₁ bis R₂₀₄₈ auf, die den 2048 Bits auf einer Leitung entspre chen, um Information auf Blättern des Formats B 4 aufzuzeichnen. Diese Widerstandselemente R₁ bis R₂₀₄₈ sind in acht Segmente oder Abschnitte mit jeweils 256 Bits aufgeteilt, und alle Elemente in einem Abschnitt sind mit ihrem einen Ende gemein sam mit einer der Segmentauswählleitungen EG₁ bis EG₈ verbun den. Die anderen Enden der Elemente sind mit dem gemeinsamen Thermoelement zugeordneten Eingangsleitungen B₁ bis B₂₅₆ in der angegebenen Reihenfolge in den einzelnen Segmenten verbun den. Dioden D, die den einzelnen Widerstandselementen zugeord net sind, sind vorgesehen, um das Anschalten eines Stroms zu verhindern.

Der Aufzeichnungsabschnitt arbeitet folgendermaßen: Wenn, wie ausgeführt, Bilddaten des ersten 256 Bits-Segments von dem Mikrocomputer µ-COM und Segmentauswahldaten an den in Fig. 5(a) dargestellten Bildausgabeabschnitt III angelegt werden und ein Schreibpuls ws₂ zugeführt wird, werden an die einzelnen Wider standselemente R₁ bis R₂₅₆ des thermischen Elements die Span nund von der Energiequelle über die Segmentauswahlsignallei tung EG₁ und die Bildsignale über die Signalleitungen B₁ bis B₂₅₆ angelegt. Dann werden die Bildsignale in dem ersten Seg ment auf das Aufzeichnungsblatt aufgezeichnet. Die Aufzeich nungszeit wird durch die Ausgangshaltezeit τ des monostabilen Multivibrators M festgelegt.

Wenn ein Datensegment vollständig auf dem Blatt aufgezeichnet ist, liefert der Mikrocomputer µ-COM Bilddaten des nächsten Segments und Segmentauswähldaten an den Bildausgabeabschnitt III. Dann werden entsprechend einem Schreibimpuls ws₂ die Wi derstandselemente R₂₅₇ bis R₅₁₂ angeschaltet, um Bildsignale des zweiten Segments aufzuzeichnen. Dieser Vorgang wiederholt sich achtmal, um eine Zeile oder 2048 Bits von Bildsignalen auf dem Aufzeichnungsblatt aufzuzeichnen.

Inzwischen versorgt der Mikrocomputer µ-COM den Steuersignal ausgangsabschnitt XI mit Impulsmotor-Ansteuerdaten, was spä ter beschrieben wird, wodurch dann der Impulsmotor PM angetrie ben wird, um das Aufzeichnungsblatt vertikal zuzuführen. Der Mikrocomputer überprüft periodisch den Zustand des Blattfüh lers SP, und wenn das Blatt ausgetragen wird, führt er eine vorbestimmte Tätigkeit durch. Wie bereits ausgeführt, besteht der Mikrocomputer µ-COM bei dieser Ausführungsform aus dem MikroprozessorabschnittV, dem Zeitsteuerungssignal-Generator abschnitt VI, einem Steuerprogramm-Speicherabschnitt VII und einem Datenspeicherabschnitt VIII. Die Ausführungen dieser Ab schnitte des Mikrocomputers werden nacheinander beschrieben.

Mikroprozessorabschnitt V (siehe Fig. 7)

In dieser Ausführungsform weist der Mikroprozessorabschnitt V, wie in Fig. 7 dargestellt, Intel-Bausteine 8085 CPU auf. Der Baustein 8085 CPU hat insgesamt 16 Anschlüsse für Adressen und Daten. Bei einer ersten Zeitsteuerung liegen Adressensignale a₀ bis a₁₅ von 16 Bits, welches die oberen und unteren acht Bits sind, an den 16 Anschlüssen an. Bei einer zweiten Zeit steuerung liegen Adressensignale a₈ bis a₁₅ von oberen acht Bits und ein 8 Bit-Datensignal d₀ bis d₇ an denselben 16 An schlüssen an. Folglich muß das untere 8 Bit-Adressensignal a₀ bis a₇, welches bei der ersten Zeitsteuerung angelegen hat, gesperrt werden, so daß das obere und untere 16 Bit-Adressen signal a₀ bis a₇ erzeugt werden kann, wenn das Datensignal d₀ bis d₇ vorgesehen ist. Hierzu weist der Mikroprozessor V eine Sperrschaltung RCH₁ auf, welche mit acht Ausgangsanschlüssen des Bausteins 8085 CPU verbunden ist, an welchem das untere 8 Bit-Adressensignal a₀ bis a₇ und ein 8 Bit-Datensignal d₀ bis d₇ an, das bei einer Zeitsteuerung aus dem Adressensignal ab geleitet worden ist.

Der Baustein 8085 CPU gibt dann ein Signal ale synchron mit dem Adressensignal a₀ bis a₇ ab, welches bei der ersten Zeit steuerung anliegt. Das Signal ale wird als ein Sperrimpuls an die Sperrschaltung RCH₁ angelegt, um das untere 8-Bit-Adressen signal a₀ bis a₇ zu sperren.

Die Anzahl Anschlüsse an dem Baustein 8085 CPU die für das Ab geben von Signalen an ihn und von ihm zur Verfügung steht, ist ziemlich begrenzt. Um jedoch den Aufbau eines Faksimile-Gerätes zu vereinfachen und eine vorteilhafte Arbeits weise zu fördern, muß eine größere Anzahl von Signalleitungen zwischen der Zentraleinheit (CPU) und der ihr zugeordneten Ein-/Ausgabeeinheit vorgesehen werden, damit eine größere An zahl Signale an die und von der Zentraleinheit (CPU) abgege ben werden kann. Um dieser Forderung zu genügen, weist die dargestellte Ausführungsform zusätzlich Dekodierer DCD₁ bis DCD₃ auf, um dadurch die Anzahl der verfügbaren Signalleitun gen zu erhöhen.

Dem Dekodierer DCD₁ wird das 14te bis 16te Bit (a₁₃ bis a₁₅) der oberen Adresse zugeführt, um die Signalleitungen um acht zu erhöhen; dem Dekodierer DCD₂ wird das fünfte bis achte Bit (a₄ bis a₇) der unteren Adresse zugeführt, um die Signalleitun gen um 16 zu erhöhen, und dem Dekodierer DCD₃ wird das zweite bis vierte Bit (a₁ bis a₃) der unteren Adresse zugeführt, um die Signalleitungen um acht zu erhöhen. Da in dieser Ausfüh rungsform nicht notwendig ist, alle diese Signalleitungen zu benutzen, benutzt der Dekodierer DCD₁ nur zwei von acht Leitun gen und der Dekodierer DCD₂ nur sechs von 16 Signalleitungen. Der Prozessor CPU gibt ein Signal bei Eingabebetrieb ab, wobei er ein Adressen-Daten- und ähn liche Signale aufnimmt, während er bei einem Ausgabebetrieb ein Signal erzeugt. Diese Signale werden über ein Verknüpfungs glied G an die Dekodierer DCD₁ und DCD₂ angekoppelt. Von dem Prozessor (8085 CPU) wird an den Dekodierer DCD₁ (Nicht- Anschluß) und an den Dekodierer DCD₂ ein Signal io/ angekop pelt, welches festlegt, welche Speicherdaten und welche Daten von der Ein-/Ausgabeeinrichtung an die Datenleitung anzukop peln sind.

Wenn es die Speicherdaten sind, die die Datensammelleitung zu empfangen hat, wird der Dekodierer DCD₁ gewählt und gibt ein Signal ms₄ oder ms₀ an eine Speicherauswahlsignalleitung MS₄ oder MS₀ entsprechend einem Adressensignal a₁₃ bis a₁₅ ab, wel ches dann angelegt wird. Wenn Daten der Ein-/Ausgabeeinheit an die Datensammelleitung anzulegen sind, wird der Dekodierer DCD₂ gewählt und gibt eines der Signale ios₀ bis ios₄ und ios₇ an eine der E/A-Auswahlleitungen IOS₀ bis IOS₄ und IOS₇ ent sprechend einem zu diesem Zeitpunkt angelegten Adressensignal a₄ bis a₇ ab. Insbesondere wenn das Signal ios₄ auf der E/A- Auswahlleitung IOS₄ erzeugt wird, wird der Dekodierer DCD₃ zu sätzlich ausgewählt und ein Lese- oder Schreibimpulssignal rs₀ bis rs₂ bzw. ws₀ bis ws₄ liegt an den Signalleitungen RS₀ bis RS₂ oder an den Signalleitungen WS₀ bis WS₄ in Abhängigkeit von dem zu diesem Zeitpunkt angekoppelten Adressensignal a₁ bis a₃ an.

Ferner ist mit dem Prozessor (8085 CPU) eine Signalleitung INT verbunden, über die er Unterbrechnungssignale int _a bis int _d er halten kann, wie nachstehend noch beschrieben wird. Bei dem vorstehend beschriebenen Aufbau ist der Prozessor V gemäß die ser Ausführungsform mit acht oberen Adressensammelleitungen A₈ bis A₁₅, acht Datensammelleitungen D₀ bis D₇, einer Schreibim pulssignalleitung W₇, acht unteren Adressensammelleitungen A₀ bis A₇, zwei Speicherauswahlsignalleitungen MS₄ und MS₀, fünf E/A-Auswahlsignalleitungen IOS₇ und IOS₀ bis IOS₃, drei Lese impulssignalleitungen RS₀ bis RS₂, fünf Schreibimpulssignal leitungen WS₀ bis WS₄ und einer Unterbrechnungsanforderungssig nalleitung INT verbunden. Dies ist jedoch nur eine Ausführungs form gemäß der Erfindung und sie kann natürlich abgewandelt werden, wenn ein anderer Mikroprozessor verwendet wird.

Von den verschiedenen Signalleitungen ist beispielsweise die Leseimpulssignalleitung RS₀ mit dem Dateneingabeabschnitt II verbunden, wie bereits in Verbindung mit Fig. 4(a) beschrieben ist, und die Schreibimpulssignalleitungen WS₀ und WS₂ sind mit dem Datenausgabeabschnitt III der Fig. 5(a) verbunden. Die üb rigen Sammel- und Signalleitungen sind mit verschiedenen Tei len verbunden, wie nachstehend noch beschrieben wird.

Zeitsteuerungssignalgenerator VI (siehe Fig. 8)

Der Signalsteuerungsgenerator ist in Fig. 8 dargestellt und weist eine Quarzoszillatorschaltung mit einem Quarzschwinger QCO und einer Frequenzteilerschaltung DIV auf, mit welcher die Frequenz der von dem Quarzoszillator abgegebenen Taktimpulse geteilt wird. Der Zeitsteuerungssignalgenerator gibt Taktim pulse clk, die an den Dateneingabeabschnitt II der Fig. 4(a) angelegt werden, ein Zeilensynchronisiersignal ss, Zeitsteue rungssignale s₁ bis s₄, was beschrieben wird, usw. ab.

Steuerprogramm-Speicherabschnitt VII (siehe Fig. 9)

Der Steuerprogramm-Speicherabschnitt VII weist zwei 4k-Byte- Festwertspeicher ROM₁ und ROM₂ auf, wie in Fig. 9 dargestellt ist, und dient dazu, Abläufe für verschiedene beschriebene Vorgänge und für nachstehend zu beschreibende Vorgänge sowie eine Kodeumsetztabelle zu speichern, die noch behandelt wird.

Mit jedem dieser Festwertspeicher ROM₁ und ROM₂ sind 13 Adres sensammelleitungen A₀ bis A₁₁, eine Speicherauswahlsignallei tung MS₀ und Datensammelleitungen D₀ bis D₇ verbunden. Wenn der Prozessor, wie bereits erwähnt, ein Speicherauswahlsignal ms₀ auf der Signalleitung MS₀ erzeugt, wird eine Abgabe von Speicherdaten an die Datensammelleitungen freigegeben. Dann wählt ein Adressensignal a₁₂ auf der Adressenleitung A₁₂ den Festwertspeicher ROM₁ oder ROM₂ aus, und zwölf Bits eines Adressensignals a₀ bis a₁₁ auf den Adressenleitungen erzeugen auf den Datenleitungen D₀ bis D₇ acht Bits von Speicherdaten d₀ bis d₇, die in einer ausgewählten Adresse des Speichers gespeichert sind.

Datenspeicherabschnitt VIII (siehe Fig. 10)

Wie in Fig. 10 dargestellt, weist dieser Abschnitt VIII zwei 1k×4-Bit-Randomspeicher RAM₁ und RAM₂ auf, und dient dazu, zeitweilig Daten zu speichern, welche benötigt werden, wenn die Zentraleinheit (CPU) ein vorgegebenes Programm ausführt. Diese Randomspeicher RAM₁ und RAM₂ sind mit zehn Adressensam melleitungen A₀ bis A₉, einer Speicherauswahlsignalleitung MS₄, einer Schreibimpulssignalleitung WS und Datensammelleitungen D₀ bis D₇ versehen. Von diesen acht Datenleitungen sind die Datenleitungen D₀ bis D₄ mit dem Randomspeicher RAM₁ und die übrigen Leitungen D₄ bis D₇ mit dem Randomspeicher RAM₂ ver bunden.

Bei dieser Anordnung wählt ein von der Zentraleinheit abgege benes Speicherauswahlsignal ms₄ auf der Signalleitung MS₄ einen der Randomspeicher RAM₁ und RAM₂ aus, während ein auch von der Zentraleinheit abgegebenes Schreibimpulssignal ws auf der Signalleitung den ausgewählten Randomspeicher für eine Schreib- oder Leseoperation konditioniert. Gleichzeitig wäh len zehn Bits des Adressensignals a₀ bis a₂ auf den Leitungen A₀ bis A₉ vorgegebene Adressen der Randomspeicher aus, worauf Daten d₀ bid d₇ auf den Leitungen D₀ bid D₇ jeweils durch 4 Bits (4 Bits gleichzeitig) in die ausgewählten Adressen der zwei Randomspeicher eingegeben werden oder Daten jeweils von 4 Bits an die Datenleitungen D₀ bis D₇ abgegeben werden.

Dateneingabe/Ausgabeabschnitt IX (siehe Fig. 11(a) und 11(b))

Dieser Abschnitt IX weist Sperrschaltungen RHC₂ bis RHC₄, ein Schieberegister SR₂, einen 8 Bit-Zähler CT₂, ein Flip-Flop FF und Verknüpfungsglieder GT₂ bis GT₆ auf. Diese Auswahl hat den Zweck, an die Empfangsstation parallele Daten von jeweils 8 Bit, die jeweils von dem Mikrocomputer µ-COM während einer Übertragung geschaffen worden sind, oder parallele Daten von jeweils 8 Bit zu übertragen, die auch von dem Mikrocomputer während eines Protokolls dadurch geschaffen worden sind, daß die parallelen 8 Bit-Daten seriell einem Modem zugeführt werden. Dieser Abschnitt hat auch die Aufgabe während des Emp fangs serielle von der Empfängerstation zugeführte Daten in parallele Daten von jeweils 8 Bit umzusetzen, bevor sie den Mikrocomputer µ-COM erreichen.

Die Sperrschaltung RCH₂ hat acht Datensammelleitungen D₀ bis D₇ und eine Schreibimpulssignalleitung WS₁; wenn ein Schreib impuls ws₁ auf der Signalleitung WS₁ von der Zentraleinheit CPU anliegt, sperrt er Daten d₀ bis d₇ auf den Datenleitungen D₀ bis D₇ und koppelt sie an acht Eingangsanschlüsse P₀ bis P₇ des Schieberegisters SR₂ an.

Mit dem Schieberegister SR₂ sind eine Signalleitung RXD, um empfangene Daten rxd von dem Modem aufzunehmen, eine Signal leitung CLKM, um Übertragungstaktimpulse clkm ebenfalls von dem Modem aufzunehmen, und eine Signalleitung verbunden, auf welcher ein paralleles Ladesignal pl von dem Verknüpfungs glied GT₃ angelegt wird. Ein paralleler Datenausgangsanschluß Q₇ des Schieberegisters SR₂ ist mit dem Modem durch eine Si gnalleitung RXD verbunden, um an diese Übertragungsdaten txd ab zugeben. Wenn ein paralleles Ladesignal pl an das Schiebere gister SR₂ im Falle einer Datenübertragung angelegt wird, wer den die Daten d₀ bis d₇ in der Sperrschaltung RCH₂ bei der Vorderflanke von Übertragungstaktimpulsen in das Schieberegister aufgenommen, und diese Daten werden serielle von dem An schluß Q₇ aus synchron mit Übertragungstaktimpulsen dem Modem zugeführt.

Die Sperrschaltung RCH₃ weist einen Ausgang auf, der drei Zustände aufweisen kann und ist mit Leseimpulse signalleitung RS₁, Datenleitungen D₀ bis D₇ und einer Signal leitung verbunden, über welche ein Sperrimpuls rc von dem Ver knüpfungsglied GT₂ zugeführt wird. Während eines Datenempfangs und wenn ein Sperrimpuls rc zugeführt wird, nimmt die Sperr schaltung RCH₃ 8 Bit-Daten d₀ bis d₇ von dem Schieberegister SR₂ bei Vorderflanke des Sperrimpulses auf. Entsprechend einem Leseimpuls rs₁ gibt dann die Sperrschaltung RCH₃ die Daten d₀ bis d₇ an die Datenleitungen D₀ bis D₇ ab. Die Sperrschaltung RCH₄ setzt entsprechend einem Schreibimpuls ws₂ Signale d₀ und d₁, die dann auf den Datenleitungen D₀ und D₁ erscheinen und gibt sie an die einzelnen Verknüpfungsglieder GT₃ und GT₄ ab.

Der Zähler CT₂ koppelt ein Übertragsignal c an die Verknüp fungsglieder GT₂ und GT₃ und ein Flip-Flop FF jedesmal dann an, wenn er acht Übertragungstaktimpulse clkm zählt. Nach der Abgabe des Übertrags c wird das Flip-Flop FF durch die Vor derflanke des nächsten Übertragungstaktimpulses clkm gesetzt und gibt ein Signal r ab, um dadurch ein Unterbrechungsanfor derungssignal int _c oder int _g zu schaffen, wie noch beschrie ben wird. Das Verknüpfungsglied GT₄ versorgt die Zentralein heit CPU mit dem Unterbrechungsanforderungssignal int _c oder int _g entsprechend dem Signal r, während die Sperrschaltung RCH₄ ein Unterbrechungsfreigabesignal i liefert.

Die Zentraleinheit CPU erhält Unterbrechungsanforderungssig nale von anderen Ein-/Ausgabeeinheiten über die einzelne Sig nalleitung INT. Das Verknüpfungsglied GT₆ ist vorgesehen, um die Unterbrechungsanforderung von dem Ein-/Ausgabeabschnitt IX von denen der anderen E/A-Einrichtungen zu unterscheiden. Insbesondere gibt die Zentraleinheit CPU periodisch einen Le seimpuls rs₂ ab, um das Signal r über die Datenleitung D₀ ein zugeben und um dadurch festzulegen, daß die zu diesem Zeit punkt vorliegende Unterbrechungsanforderung die von dem Ein-/Ausgabeabschnitt IX ist. Infolgedessen ist dieses Verknüp fungsglied GT₆ überflüssig, wenn einzelne Signalleitungen den einzelnen Unterbrechungsanforderungen zugeordnet werden.

Die Arbeitsweise des Ein-/Ausgabeabschnitts 9 wird nunmehr an hand von Fig. 11(b) und 11(c) beschrieben, in welchen einzeln ein Sende- und ein Empfangsbetrieb dargestellt sind. Bei einem Sendebetrieb werden Signale d₀ und d₁ von der Zentraleinheit CPU auf den Datenleitungen D₀ und D₁, wie in Fig. 11(b) darge stellt ist, durch die Sperrschaltung RCH₄ entsprechend einem Schreibimpuls ws₂ gesperrt. Die Sperrschaltung RCH₄ gibt dann ein Sendesignal -tx/ (=logische "1") und ein Unterbrechungs freigabesignal i (=logische "1") ab. Der Zähler CT₂ zählt acht Übertragungstaktimpulse clkm, und wenn der Zählerstand "7" erreicht ist, gibt er einen Übertrag c ab.

Das den Übertrag c erhaltende Flip-Flop FF wird mit der Vor derflanke des nächsten Übertragungstaktimpulses clkm gesetzt und gibt ein Signal r an das UND-Glied GT₄ ab. Dann läßt das UND-Glied GT₄ ein Unterbrechungsanforderungssignal int _c zu der Zentraleinheit CPU durch. Der Übertrag c von dem Zähler wird über das Verknüpfungsglied GT₃ auch an das Schieberegister SR₂ als ein paralleles Ladesignal pl angelegt. Das parallele Ladesignal pl bewirkt, daß das Schieberegister SR₂ Daten d₀ bis d₇ von der Sperrschaltung RCH₂ bei der Vorderflanke des nächsten Übertragungstaktimpulses clkm aufnimmt. Die Daten d₀ bis d₇ werden durch die Übertragungstaktimpulse clkm gescho ben und serielle Bit für Bit von dem Anschluß Q₇ an das Modem abgegeben.

Entsprechend der Unterbrechungsanforderung int _c liefert die Zentraleinheit CPU die nächsten 8 Bit-Daten d₀ bis d₇ auf den Datenleitungen D₀ bis D₇, während ein Schreibimpuls ws₁ an die Signalleitungen WS₁ angekoppelt wird. Folglich sperrt die Sperrschaltung RCH₂ die Daten d₀ bis d₇ bei der Vorderflanke des Schreibimpulses ws₁. Gleichzeitig wird das Flip-Flop FF rückgesetzt.

Beim Eintreffen des achten Übertragungstaktimpulses clkm werden alle Daten d₀ bis d₇ an das Modem übertragen. Der Zähler CT₂ liefert einen weiteren Übertrag c, so daß ein paralleles Ladesignal pl anliegt, um die Daten in der Sperrschaltung RCH₂ in das Schieberegister SR₂ zu verschieben, welches sie dann Bit für Bit in der beschriebenen Weise an das Modem abgibt. Folglich transformiert der Datenein-/-ausgabeabschnitt 9 einen parallelen 8 Bit-Datenausgang des Prozessors CPU in serielle Daten und gibt die seriellen Daten fortlaufend an das Modem ab.

Die Zentraleinheit CPU wird nur benötigt, um 9 Bit-Daten auf den Datenleitungen D₀ bis D₇ zusammen mit einem Schreibim puls ws₁ während des Zeitraums von dem Augenblick an, an wel chem es ein Unterbrechungsanforderungssignal int _c erhält bis zu dem Augenblick zu erzeugen, an welchem der Zähler CT₂ den nächsten Übertrag c schafft. Inzwischen kann die Verriege lungsschaltung RCH₂ weggelassen werden, wenn die Verarbei tungsfrequenz des Prozessors CPU so hoch ist, daß er nach dem Empfang eines Unterbrechungsanforderungssignals int _c Da ten d₀ bis d₇ und einen Schreibimpuls ws₁ innerhalb eines Bits eines Übertragungstaktimpulses clkm erzeugen kann. Hier aus ist zu ersehen, daß die dargestellte Anordnung wirksam ist, wenn die Übertragungstaktimpulse clkm mit einer sehr ho hen Frequenz anliegen oder wenn die Verarbeitungsrate des Prozessors CPU sehr niedrig ist.

Bei einem Datenempfang erzeugt die Sperrschaltung RCH₄ ein Empfangssignal tx/ (=logische "0") und ein Unterbrechungs freigabesignal i (=logische "1") entsprechend den Signalen d₀ und d₁ und dem Schreibimpuls ws₂ von dem Zentralprozessor CPU. Wie bei der Datenübertragung zählt der Zähler CT₂ acht Über tragungstaktimpulse clkm und wenn er den Zählerstand "7" er reicht, gibt einen Übertrag c ab, wie in Fig. 11(c) dargestellt ist. Dieser Übertrag c wird an das Verknüpfungsglied GT₂ und das Flip-Flop FF angelegt. Folglich gibt das Verknüpfungs glied GT₂ einen Sperrimpuls rc bei der dargestellten Zeitsteu erung ab. Bei der Vorderflanke des Sperrimpulses werden die in dem Schieberegister SR₂ verschobenen Daten in der Sperr schaltung RCH₃ gesperrt. Synchron mit den Übertragungstaktim pulsen clkm versorgt das Modem ständig das Schieberegister SR₂ fortlaufend Bit für Bit.

Nachdem die Daten in dem Schieberegister SR₂ in der Sperr schaltung RCH₃ gesperrt worden sind, werden die nächsten Daten d₀ bis d₇ nacheinander in dem Schieberegister SR₂ syn chron mit den Übertragungstaktimpulsen clkm verschoben. Nach dem die Daten d₇ in dem Schieberegister SR₂ verschoben worden sind, gibt der Zähler CT₂ einen Übertrag c zu dem Zeitpunkt ab, wenn Daten d₀ bis d₇ an den Ausgangsanschlüssen Q₀ bis Q₇ anliegen. Dann gibt das Verknüpfungsglied GT₂ einen Sperr impuls rc ab, um dadurch die Daten d₀ bis d₇ in der Sperr schaltung RCH₃ zu sperren. Zu diesem Zeitpunkt wird dann das Flip-Flop FF gesetzt, um ein Unterbrechungsanforderungssignal int _g an den Prozessor CPU anzukoppeln. Bei Empfang dieses Signals int _g erzeugt der Prozessor CPU wieder einen Leseim puls rs₁, um so die Daten d₀ bis d₇ von der Sperrschaltung RCH₃ aufzunehmen. Auf diese Weise werden dann in dem Ein-/Aus gabeabschnitt IX die von dem Modem angelegten seriellen Daten umgesetzt und dem Prozessor CPU zugeführt. Zusammen mit dem Schreibimpuls ws₁ beim Sendebetrieb kann zu irgendeinem Zeit punkt der Leseimpuls rs₁ anliegen, wenn er innerhalb des Zeit abschnittes vor dem nächsten Sperrimpuls rc erzeugt wird.

Obwohl der Ein-/Ausgabeabschnitt IX in Verbindung mit zwei Sperrschaltungen RH₂ und RH₃ dargestellt und beschrieben wor den ist, sind diese Sperrschaltungen nicht immer notwendig. Bei einer anderen Auslegung des Zentralprozessors CPU sind die Datenleitungen D₀ bis D₇ unmittelbar mit den Anschlüssen P₀ bis P₇ des Schieberegisters SR₂ und mit Anschlüssen Q₀ bis Q₇ desselben Registers verbunden. Bei einem Sendebetrieb liefert der Prozessor CPU Daten d₀ bis d₇ und einen Schreibimpuls ws₁ nach dem Empfang eines Unterbrechungsanforderungssignals int _c innerhalb eines Bits eines Übertragungstaktimpulses clkm. Bei einem Empfangsbetrieb erzeugt der Prozessor CPU nach dem Emp fang eines Unterbrechungsanforderungssignals int _g einen Lese impuls innerhalb eines Bits eines Übertragungstaktimpulses clkm und nimmt dadurch die Daten d₀ bis d₇ auf.

Bei dieser anderen Ausführung des Zentralprozessors CPU kön nen Daten d₀ bis d₇ unmittelbar ohne die Zwischenschaltung der Sperrschaltungen RH₂ und RH₃ von dem Prozessor CPU an das Schieberegister und umgekehrt abgegeben werden. Wie in dem vorerwähnten Fall werden dann kodierte parallele 8 Bit-Daten von dem Prozessor CPU durch das Schieberegister SR₂ in seri elle Daten umgesetzt und Bit für Bit an das Modem abgegeben, während kodierte serielle Daten, die von dem Modem Bit für Bit zugeführt worden sind, durch das Schieberegister SR₂ in parallele 8 Bit-Daten umgesetzt und in den zentralen Prozes sor CPU eingegeben werden.

Ferner ist die Sperrschaltung RCH₃ nicht notwendig, wenn die Verarbeitungsgeschwindigkeit des Prozessors so hoch ist, daß er nach dem Empfang eines Unterbrechungsanforderungssignals int _g einen Leseimpuls rs₁ innerhalb eines Bits eines Über tragungstaktimpulses erzeugen kann. Hieraus kann folglich ge schlossen werden, daß die dargestellte Anordnung wirksam wird, wenn die Übertragungstaktimpulse mit einer ziemlich hohen Frequenz anliegen oder wenn die Verarbeitungsgeschwin digkeit des verwendeten Prozessors sehr niedrig ist.

Steuersignal-Eingabeabschnitt X (siehe Fig. 12)

Wenn ein Multiplexer vorgesehen ist, kann der Steuersignal Eingabeabschnitt X dem Prozessor CPU verschiedene Feststell- und Zustandssignale zuführen, die von dem Abtastabschnitt I, dem Aufzeichnungsabschnitt IV, dem Modem MDM, dem Schaltungs steuerabschnitt NCU, dem Anzeigeabschnitt IOP und ähnlichen Ein-/Ausgabeeinheiten zugeführt werden. Dieser Abschnitt X ist mit dem Zentralprozessor über Datenleitungen D₀ und D₁, Adressenleitungen A₀ und A₁ und eine Signalleitung IOS₇ ver bunden. Der Prozessor CPU versorgt periodisch den Multiplexer mit einem E/A-Auswählsignal ios₇ und Adressensignalen a₀ und a₁, während der Multiplexer ein Signal, das am Eingangsan schluß anliegt, der durch die Signale ios₇ und a₀ und a₁ aus gewählt worden ist, an die Datenleitung D₀ oder D₁ ankoppelt.

Steuersignal-Ausgabeabschnitt XI (siehe Fig. 13)

Dieser Abschnitt XI besteht aus Sperrschaltungen RCH₅ und RCH₆, um den Impulsmotor der Abtasteinrichtung I und den der Aufzeichnungseinrichtung IV mit phasenerregenden Signalen zu versorgen und aus einer adressierbaren Sperrschaltung ARCH, um Operationssignale, Anzeigesignale und andere Signale der Abtasteinrichtung I, der Aufzeichnungseinrichtung IV, dem Mo dem MDM, der Schaltungssteuerung NCU, der Betriebsanzeige IOP usw. zuzuführen. Adressenleitungen A₀ bis A₄ und A₆ sowie Sig nalleitungen WS₃ und WS₄ und IOS₀ verbinden diesen Abschnitt XI mit dem Zentralprozessor CPU.

Wenn die Sperrschaltung RCH₅ mit einem Schreibimpuls ws₃ von dem Prozessor CPU versorgt wird, sperrt sie Signale a₀, a₂, a₄ und a₆ auf den Adressenleitungen und gibt sie an den Abtast abschnitt I ab, um dadurch den zugeordneten Impulsmotor phasen zuerregen. Entsprechend einem Schreibimpuls ws₄ von dem Pro zessor CPU sperrt die Sperrschaltung RCH₆ Signale a₀, a₂, a₄ und a₆, die auf den Adressenleitungen anliegen, und erregt die Phase des dem Aufzeichnungsabschnitt IV zugeordneten Impulsmo tors.

Wenn der Prozessor CPU ein E/A-Auswählsignal ios₀ abgibt, sperrt die adressierbare Sperrschaltung ARCH das Signal a₀ auf der Adressenleitung A₀ und koppelt das gesperrte Signal von dem Ausgangsanschluß aus, welcher anhand der Signale a₁ bis a₃ auf den Adressenleitungen ausgewählt ist, an eine ausgewählte E/A-Einheit an.

Ein Faksimile-Gerät gemäß der Erfindung ist so, wie oben beschrieben, ausgeführt. Mittels des Zentralprozes sors CPU wird bei einer Datenübertragung die Verarbeitung durchgeführt, die durch ein Ablauf- oder Flußdiagramm in Fig. 10 dargestellt ist, während bei einem Datenempfang die Verarbei tung entsprechend einem Flußdiagramm in Fig. 15 durchgeführt wird. Einzelheiten der Operationen werden nunmehr anhand des Sende- und Empfangsbetriebs beschrieben.

Sendebetrieb

Bei einer praktischen Durchführung der in Fig. 15 dargestellten Arbeitsweise muß der Prozessor CPU die Zeit für Operationen oder Abläufe A bis E, die beschrieben werden, zuteilen, und er führt dann die Abläufe A bis E entsprechend verschiedenen Un terbrechungsanforderungssignalen auf einer Zeitmultiplexbasis aus. An den Prozessor CPU wird ein auf einem Synchronisiersig nal s₁ beruhendes Unterbrechungsanforderungssignal int _a ange legt, und von dem Zeitsteuersignalgenerator VI werden ein auf einem Synchronisiersignal s₂ beruhendes Unterbrechungsanforde rungssignal int _b und zusätzlich zu einem Unterbrechungsanfor derungssignal int _c von dem Ein-/Ausgabeabschnitt IX ein auf einem Synchronisiersignal s₃ beruhendes Unterbrechungsanforde rungssignal int _d zugeführt. Die Abläufe a bis d, die von dem Prozessor CPU entsprechend den Unterbrechungsanforderungssig nalen int _a bis int _d durchgeführt werden, haben die Prioritäts reihenfolge, die mit A<B<C<D ausgedrückt ist. Üblicherweise führt der Prozessor CPU den Ablauf E durch. Die Abläufe A bis E, welche der Prozessor ausführt, werden nunmehr kurz an hand von Fig. 16 beschrieben.

Ablauf A

Der Prozessor CPU führt den Ablauf A entsprechend dem Unter brechungsanforderungssignal int _a durch. Beim Ablauf A setzt der Prozessor CPU das Kennzeichen ("Flag") MEF _I und MEF _II "Speicher leer" zurück, wenn es in einem Arbeitsbereich (WK- Bereich) des Speichers mit wahlfreiem Zugriff ("RANDOM-Spei cher") RAM des Datenspeicherabschnittes VIII gesetzt worden ist; die Kennzeichen MEF _I und MEF _II "Speicher leer" würden anzeigen, daß die Zeilenpufferbereiche (RBF-Bereiche) I und II des RANDOM-Speichers, der die Bilddaten speichert, leer sind. Gleichzeitig setzt der Prozessor CPU ein Datenschreib- oder Empfangs-Kennzeichen DRF _I oder DRF _II. Wenn außerdem das Kennzeichen MEF _I oder MEF _II "Speicher leer" zurückgesetzt wird, stellt der Prozessor CPU auch die Datenempfangs-Kennzei chen DRF _I oder DRF _II zurück.

Ablauf B

Wenn dem Prozessor CPU das Unterbrechungs-Anforderungssignal int _b zugeführt wird, erhält er (CPU) es nur, wenn das Daten empfangskennzeichen DRF _I oder DRF _II gesetzt ist, und führt dann den Ablauf B durch, um den für eine vertikale Abtastung vorge sehenen Impulsmotor einen Schritt weiterzuschalten; die Zeit steuerung, mit welcher der Prozessor CPU den Ablauf B durch führt, unterscheidet sich etwas von einer vertikalen Abtast zeilendichte zur anderen. Wenn die Dichte der vertikalen Ab tastzeilen 7,7 Zeilen/mm ist, erhält der Prozessor CPU jedes zweite Unterbrechungsanforderungssignal int _b, um eine vertikale Abtastung von 8 Schritten für eine Zeile durchzuführen. Bei einer Zeilendichte von 3,85 Zeilen/mm erhält der Prozessor CPU jedes Anforderungsunterbrechungssignal int _b, während das Kenn zeichen DRF eingestellt wird, und führt dadurch eine vertikale Abtastung von 16 Schritten für eine Zeile durch. Einzelheiten des Ablaufs B werden später noch erläutert. Als nächstes werden nunmehr die Abläufe D und E vor einer Behandlung des Ablaufs C beschrieben.

Ablauf D

Der Prozessor CPU führt den Ablauf D entsprechend dem Unter brechungsanforderungssignal int _d durch. Der Ablauf D besteht, wie in Fig. 16 dargestellt ist, darin, von dem Abtaster I ge lesene Bilddaten in dem Zeilenpufferbereich (RBF-Bereich) I oder II des Randomspeichers RAM des Datenspeicherabschnittes VIII mittels des Prozessors CPU auf einer 8 Bit-Basis zu speichern, wenn das Datenempfangskennzeichen DRF _I oder DRF _II gesetzt ist. Die vorstehende Beschreibung des Ablaufs D bezieht sich auf eine vertikale Abtastzeilendichte von 7,7 Zeilen/mm. Bei einer Abtastzeilendichte von 3,85 Zeilen/mm erhält der Prozessor CPU Unterbrechungsanforderungssignale int _d′; eine Datenzeile wird zusammen mit den Signalen int _d′ aufgenommen, und eine wei tere Datenzeile wird dann zusammen mit den Signalen int _d′ auf genommen, wodurch dann die zweite Datenzeile zusammen mit der ersten Datenzeile bearbeitet wird, wobei dann die Daten in dem Zeilenpufferbereich (RBF-Bereich) I oder II gespeichert sind. Nach einem vollständigen Empfang der Daten setzt der Prozessor ein Zeichen "Speicher voll" MFF _I oder MFF _II.

Ablauf E

Der Ablauf E wird im allgemeinen von dem Prozessor durchge führt, indem, wenn das Zeichen "Speicher voll" MFF _I oder MFF _II gesetzt ist, er rückgesetzt wird und die in dem Zeilenpuffer bereich beim Ablauf D gespeicherten Daten in den Prozessor auf einer 8 Bit-Basis eingebracht werden, wie in Fig. 16 dargestellt ist. Diese Daten werden dann durch den Prozessor kodiert und in einem Bereich FIFO des Datenspeicherabschnittes VIII gespei chert, wie noch beschrieben wird. Wenn das Kodieren einer Da tenzeile beendet ist, setzt der Prozessor das Zeichen "Speicher leer" MEF _I oder MEF _II.

Ablauf C

Der Prozessor führt den Ablauf C durch, wenn er eine durch das Signal int _c vorliegende Unterbrechungsanforderung erhält. Der Ablauf C besteht darin, den Daten-E/A-Abschnitt IX mit kodier ten Daten zu versorgen, die in dem FIFO-Abschnitt nacheinander durch 8 Bits gespeichert sind.

In Fig. 17 ist ein Impulsdiagramm dargestellt, das als Beispiel eine Beziehung zwischen den Abläufen A bis E bei einer ange nommenen vertikalen Abtastzeilendichte von 3,85 Zeilen/mm wiedergibt. Der Prozessor soll auf Synchronisiersignalen s₁ und s₃ beruhende Unterbrechungsanforderungssignale int _a und int _b erhalten haben, während der Ablauf E durchgeführt wird, um Da ten aus dem Zeilenpufferbereich (RBF-Bereich) bei 8 Bits auf zunehmen und zu kodieren. Der Prozessor setzt dann das Daten empfangszeichen DRF _I oder DRF _II oder setzt es zurück, führt den Ablauf A durch und schaltet dann beim Ablauf B den Impuls motor um einen Schritt weiter, worauf er dann den Ablauf E durchführt. Inzwischen gibt dann der Daten-E/A-Abschnitt IX kodierte Daten seriell an das Modem ab, und ein Unterbrechungsanforderungs signal int _c liegt jedesmal dann an, wenn 8 Datenbits wie erwähnt an dem Modem eintreffen.

Wenn das Unterbrechungsanforderungssignal int _c angelegt wird, unterbricht der Prozessor den Ablauf E und führt den Ablauf C durch, um die kodierten 8 Bit-Daten in dem FIFO-Bereich ein zustellen, worauf er wieder den Ablauf E aufnimmt. Bei Empfang eines auf einem Synchronisiersignal s₂ beruhenden Unterbrechungs anforderungssignal int _d führt der Prozessor den Ablauf D durch, bei welchem durch die Abtasteinrichtung I gelesene Bilddaten in dem Zeilenpufferbereich (RBF) durch jeweils 8 Bit gespeichert werden; der Ablauf E wird unterbrochen, bis eine Bilddatenzeile vollständig in dem Zeilenpufferbereich (RBF) gespeichert ist. Natürlich dauert der Ablauf C sogar noch in dem vorerwähnten Zeitabschnitt an, um kodierte Daten an den Daten-E/A-Abschnitt IX abzugeben, so daß das Modem MDM ohne Unterbrechung mit Daten versorgt wird.

Die Kapazität des FIFO-Bereichs hängt von der Kodier- und der Abtaster-Geschwindigkeit sowie von der Modemfrequenz ab und weist eine Anzahl Bits auf, die groß genug ist, sicherzustel len, daß während eines minimalen Zeitabschnitts fortlaufend Daten dem Modem zugeführt werden. Bei dieser Ausführungsform ist die Kapazität des FIFO-Bereichs auf 256 Bits festgelegt, wobei ein gewisser Randbereich in Betracht gezogen ist.

Nach Beendigung des Ablaufs D, welcher vorübergehend ist, nimmt der Prozessor wieder den Ablauf E auf. Wenn ein auf einem Synchronisiersignal s₂ beruhendes Unterbrechungsanforderungs signal int _d′ an dem Prozessor eintrifft, führt dieser den Ab lauf D durch, indem er, wenn von der Abtasteinrichtung I ge schaffene Bilddaten in dem Zeilenpufferbereich (RBF) gespei chert sind, gleichzeitig die vorher gespeicherten Bilddaten ausliest und ihre logische Summe in dem Zeilenpufferbereich (RBF) speichert.

Anhand von Fig. 18 aufwärts werden nunmehr die verschiedenen Abläufe im einzelnen beschrieben. Fig. 18(a) zeigt die Vorgänge bei dem Ablauf B, bei welchem der Impulsmotor der Abtastein richtung I um einen Schritt weitergeschaltet wird. Dieser Ab lauf B findet aufgrund eines Synchronisiersignals s₂ statt, welches mit einer vorbestimmten Frequenz anliegt, wenn eine Datenabgabe in den Zeilenpufferbereich (RBF) freigegeben wird, wie bereits beschrieben ist. Der Prozessor, der ein Unter brechungsanforderungssignal int _b erhält, unterbricht den Ab lauf D oder E und schiebt die Daten, die in den entsprechenden Zählern, Registern u.ä. des Prozessors vorhanden sind, in ei nen Arbeitsbereich (WK-Bereich) des Randomspeichers. Dann wird ein Impulsmotor-Anregungsmuster aus dem Arbeitsbereich (WK) in den Prozessor eingebracht und in diesem gesetzt.

In der dargestellten Ausführungsform wird ein 1-2-Phasenan regungssystem für den Impulsmotor verwendet. Wie in Verbindung mit dem Steuersignal-Ausgabeabschnitt XI in Fig. 13 erwähnt, dienen die Adressensignale a₀, a₂, a₄ und a₆ als Signale für die Phasenerregung des Impulsmotors. Folglich wird ein derartiges Impulsmotor-Phasenerregungsmuster, wie "11100000" in dem Arbeitsbereich (WK) des Randomspeichers beim Starten des Systems eingestellt. Jedesmal wenn der Ablauf B durchgeführt ist, wird das Muster in den Prozessor eingeführt und nach einem Umlauf bit wird es dem Steuersignal-Ausgangssignalabschnitt XI über Adressenleitungen A₀, A₂, A₄ und A₆ zugeführt, während es wieder zu dem Arbeitsbereich (WK) zurückkehrt.

Somit läuft das Impulsmotor-Phasenerregungsmuster Bit für Bit immer dann um, wenn der Ablauf B durchgeführt wird, wie in Fig. 18(b) dargestellt ist, und sein Ausgang a₀, a₂, a₄ und a₆ ändert sich so, wie in Fig. 18(c) dargestellt ist, wodurch dann der Impulsmotor schrittweise angetrieben wird. Nach Beendi dung des Ablaufs B nimmt der Prozessor den Ablauf wieder auf, welchen er vorher durchgeführt hat.

Fig. 19(a) zeigt ein Flußdiagramm, um Bilddaten, die von der Abtasteinrichtung I ausgelesen sind, von dem Bildeingabeab schnitt II an den Zeilenpufferbereich (RBF) des Datenspeicher abschnitts VIII zu übertragen. In diesem Flußdiagramm fehlt die 2 Zeilen-ODER-Verarbeitung, welche beschrieben worden ist. Da die dargestellte Ausführungsform für eine Verarbeitung von Blättern des Formats B 4 ausgelegt ist, sollen die Bildelement daten 2048 Bits auf einer Zeile aufweisen, obwohl dies in keiner Weise eine Beschränkung darstellt. 2048 Bits sind 8 Bit/Byte und infolgedessen kann dies als 2056 Bytes ausgedrückt werden.

Der Zeilenpufferbereich (RBF) belegt Adressen "16384" bis "16896" der zwei 1K×4 Bit-Randomspeicher RAM (d. h. eines in Fig. 10 dargestellten 1K×8 Bit-Randomspeichers). Bei Ver wendung eines Hexadezimalkodes belegt der Zeilenpuffer- oder RBF-Bereich I Adresse 4000 bis Adressen 40 FF, während der RBF-Bereich II Adressen 4100 bis 41 FF belegt. Auch die Adressen 4200 bis 42 FF des Randomspeichers RAM sind dem FIFO-Bereich und die Adressen 4300 bis 43 FF dem Arbeits- oder WK-Bereich zugeordnet. Der WK-Bereich wird zum Speichern verschiedener Kennzeichen, von Adressen für Schreib- und Leseoperationen usw. verwendet. In der folgenden Beschreibung wird ein Flußdia gramm angenommen, bei dem bereits verschiedene derartige An fangseinstellungen in dem WK-Bereich vorgenommen und in dem Bereich gespeichert sind.

Der Prozessor beginnt das in Fig. 19(a) dargestellte Programm, indem er die in dem WK-Bereich gespeicherten Kennzeichen über prüft, um festzustellen, ob Daten in den RBF-Bereich I oder II eingegeben werden können. Wenn einer der beiden RBF-Bereiche leer ist und für eine Datenaufnahme bereit ist, wird eine in dem WK-Bereich gespeicherte Adresse, bei welcher Daten in dem RBF-Bereich eingeschrieben werden sollen, in dem Adressenre gister RDF des Prozessors gesetzt.

Dann werden Daten mit jeweils 8 Bits von dem Prozessor CPU über den Bilddaten-Eingabeabschnitt II an diese Adresse des RBF- Bereichs angelegt, um dadurch eine "1" zu dem Adressenregister ADR zu addieren. Indem dieser Vorgang 256mal für eine Zeile wiederholt wird, werden die unteren 8 Bits des 16 Bit-Adressen- Registers "0". Dies bedeutet, daß der RBF-Bereich eine ganze Bilddatenzeile gespeichert hat, und folglich wird ein Zeichen "Speicher voll" MFF, das den vollen Zustand des RBF-Bereichs anzeigt, in dem WK-Bereich gesetzt.

Wenn die Dichte der vertikalen Abtastzeilen 7,7 Zeilen/mm ist, wird eine Bilddatenzeile in dem vorher gewählten RBF-Bereich gespeichert, wie oben ausgeführt ist. Wenn die vertikale Abtast zeilendichte 3,85 Zeilen/mm ist, werden in Fig. 20(a) und 20(b) dargestellte Programme verwendet, um die logische Summe von 2 Bilddatenzeilen zu erzeugen und um sie in einem vorbestimmten RBF-Bereich als eine Bilddatenzeile zu speichern. Das in Fig. 20(a) dargestellte Flußdiagramm betrifft Bilddaten auf ungradzahligen Zeilen. Wie dargestellt, werden Bilddaten auf einer ungradzahligen Zeile in dem RBF-Bereich I beispielsweise in genau derselben Weise wie im Fall der Fig. 19(a) gespeichert. Im Hinblick auf Bilddaten in einer geradzahligen Zeile werden Bilddaten einer ungradzahligen Zeile, die vorher in dem RBF-Bereich I gespeichert worden ist, jeweils durch 8 Bits erzeugt und werden zusammen mit den Daten in der geradzahligen Zeile verarbeitet, und ihre logische Summe wird dann wieder in den RBF-Bereich I eingebracht, wie in Fig. 20(b) dargestellt ist. Auf diese Weise wird eine Zeile von mittels eines ODER-Glieds verarbeiteter Bilddaten in dem RBF-Bereich I gespeichert.

An Hand von Fig. 21 bis 25 wird ein Fluß des Ablaufs E beschrieben, welcher Bilddaten aus dem RBF-Bereich aufnimmt, sie in Spurlängenkodes verarbeitet und sie dann in den FIFO-Bereich speichert. Obwohl ein bekanntes Kodiersystem bei der Erfindung anwendbar ist, ist in der dargestellten Ausführungsform das abgewandelte Huffmann-Kodierverfahren für das Spurlängenkodieren verwendet. Die Abschlußkodes sind die Kodes, die Spurlängen 0 bis 63 entsprechen, wie in der nachstehend wiedergegebenen Tabelle I gezeigt ist. Verarbeitungs-(Makeup)Kodes sind die Kodes, die dem ganzzahligen Vielfachen von 64 entsprechen, wie in Fig. 2 dargestellt ist. Ferner ist der Synchronisierkode EOL der Kode mit einer Reihe von 11 "0" und von "1", die auf die letzte "0" folgen.

Tabelle I

Tabelle II

Tabelle III

Wie aus den vorstehenden Tabellen zu ersehen ist, erscheint jeder Spurlängenkode als ein "weiß" darstellender weißer Kode oder als ein "schwarz" darstellender schwarzer Kode. Wenn die Spurlängen 0 bis 63 zum Vorbereiten eines Abschlußkodes T sind und wenn Spurlängen zum Vorbereiten eines Verarbeitungs kodes 64×M (M=0,1,2,3, . . .) sind, können alle Spurlängen als RL=(64×M)+T ausgedrückt werden.

Dann können Daten Zeile für Zeile spurlängenkodiert werden, indem nacheinander T und M aus jeder Datenzeile aufgenommen werden, ausgewählte kodierte Daten aus einer in dem Festwert speicher ROM gespeicherten Tabelle auf der Basis von T und M erzeugt werden und indem sie anschließend in dem FIFO-Bereich gespeichert werden. In der Tabelle in dem Festwertspeicher ROM besteht ein Datenblock zum Aufnehmen von kodierten Daten aus 3 Bytes. In dem ersten Byte der Tabelle sind Kodelängen mit vier Bits gespeichert, während in den zweiten und dritten Bytes spurlängenkodierte Daten gespeichert sind. Insbesondere sind die Kodelängen voneinander verschieden, wie aus den Tabellen zu ersehen ist. Da der Aufbau so gewählt ist, daß, wenn ein bestimmter Spurlängenkode aus der Tabelle entsprechend den vorgegebenen Werten von T und M erhalten werden muß, Kodelängen in dem ersten Byte zur Kennzeichnung eines wirksamen Teils der zweiten und dritten Bytes dienen.

Die vorerwähnte Anordnung der Tabelle ist nur ein Beispiel. Wie die Tabellen zeigen, ist bei geraden Spurlängenkodes mit mehr als 8 Bits deren neuntes Bit usw. durch eine "0" besetzt. Folglich kann ein Datenblock aus 2 Bytes bestehen, um kodierte Daten in dem ersten Byte und Spurlängenkodes in dem zweiten Byte zu speichern. Bei dieser Ausführungsform kann auch ein vorgegebener Spurlängenkode entsprechend ganz bestimmten Werten von T und M aufgenommen werden.

Im allgemeinen wird, wenn Daten Zeile für Zeile kodiert werden, notwendigerweise ein weißer Kode nach einem Synchronisierkode erzeugt. Mit anderen Worten, eine Bezugsfarbe am Anfang einer Zeile sollte "weiß" sein. Wenn folglich das Kodieren mit einem "schwarzen" Bildelement beginnt, wird zuerst ein weißer Kode einer Nullspurlänge übertragen. Von dem Ablauf E, welchen der Prozessor im allgemeinen durchführt, ist ein Teil, um Bilddaten aus dem RBF-Bereich des Random-Speichers RAM aufzunehmen und die Spurlängen zu erhalten, durch das Flußdiagramm der Fig. 21 dargestellt. Da dieser Ablauf E, wie erwähnt, auf einer Zeilmultiplexbasis durchgeführt wird, nimmt vorher der Pro zessor CPU aus dem WK-Bereich eine Adresse auf, wobei 8 Bit- Bilddaten aus dem RBF-Bereich aufzunehmen sind, und setzt sie in das Adressenregister ADR des Prozessors CPU.

Anschließend setzt der Prozessor CPU einen Zusatz von "96" in einen Gesamtkodelängen-Zähler TCLC, von "8" in einen Bitzähler BTCI, einen Zusatz von "64" in einen T-Zähler und von "0" in einen M-Zähler. Der Gesamtkodelängen-Zähler TCLC weist einen 8 Bit-Zähler auf, welcher wirksam wird, wenn eine Änderungsstelle in den aus dem RBF-Bereich entnommenen 8 Bit- Daten besteht, um die Änderungsstelle durch Verarbeiten von Bits festzulegen. Der T-Zähler ist ein 8 Bit-Zähler, der verwendet wird, um Spurlängen 0 bis 63 beim Hineinschauen in die Abschlußkodetabelle zu erhalten, die einen Zusatz bzw. eine Ergänzung von "64", d. h. von 256 bis 64 aufweist, die in dieser Anfangsstellung eingestellt worden ist. Der M-Zähler ist ein 8 Bit-Zähler zum Zählen von M, wobei eine Verarbeitungs kodetabelle berücksichtigt wird. Der Gesamtspurlängen-Zähler TCLC wird später im einzelnen beschrieben.

Bei dem Programmschritt JST₁ wird als nächstes festgelegt, ob die 8 Bit-Daten, die in einem Akkumulator ACC des Prozessors eingegeben worden sind, alle "0" oder "weiß" sind. Wenn das Ergebnis bei dem Schritt JST₁ nein ist, dann kommt es zu einer Bitverarbeitung. Das heißt, wenn die 8 Bit-Bilddaten in dem Akkumulator ACC "schwarze" Bildelementdaten enthalten, wird der Inhalt des Akkumulators zu dem Akkumulator ACC hinzu addiert, um dadurch die 8 Bit-Bilddaten um ein Bit zu verschie ben.

Bei dem Schritt JST₂ wird dann festgelegt, ob ein Übertrag durch den vorerwähnten Schritt durchgeführt wurde; das heißt, die Übergangsstelle von "weißen" Bildelementdaten auf "schwarze" Bildelementdaten wird geprüft. Wenn das Ergebnis ja ist, wird das Zählen der "weißen" Spurlänge beendet und es folgt ein in Fig. 22 dargestelltes Ablaufdiagramm, bei welchem vor gegebene kodierte Daten aus der Tabelle aufgenommen werden.

Wenn beispielsweise zuerst "schwarze" Bildelementdaten auf einer Leitung anliegen, geht der Prozessor von dem Schritt JST₁ über den Schritt JST₂ auf das in Fig. 22 dargestellte Ablaufdiagramm über, wobei der Zählerstand des T-Zählers auf "0" gehalten wird. Wenn anfangs in den 8 Bit-Bilddaten oder in einem Daten byte an dem Akkumulator ACC "0" erscheint, ist das Ergebnis bei dem Schritt JST₂ nein, und in dem T-Zähler wird "1" hin zuaddiert. Anders ausgedrückt, die "weiße" Spurlänge eines Datenbytes wird gezählt.

Bei dem Schritt JST₃ wird dann festgelegt, ob ein Übertrag von dem T-Zähler angelegen hat, d. h. ob ein Hinzufügen von "1" in dem T-Zähler zu der Gesamtzahl zulässig ist, um 64 Bit zu erreichen. Dieser Schritt JST₃ hat keine Beziehung zu einem Fall, bei welchem die anfängliche "weiße" Spurlänge in einer Zeile gezählt wird, sondern er wird wichtig, wenn danach eine Spurlängenkodierung von "schwarz" in der Praxis durchgeführt wird und darauf wieder ein Zählen einer "weißen" Spurlänge mit demselben Flußdiagramm erfolgt.

Wenn 8 Bit-Bilddaten in dem Akkumulator ACC eine Übergangsstelle einschließen, wird nach dem Zählen des Rests der Daten und durch Einbringen des nächsten eines Bytes aus dem RBF-Bereich selbstverständlich die nächste Spurlänge gezählt. Da somit ein Bruchteil von weniger als 8 Bits in den T-Zähler eingegeben wird, kommt es vor, daß die Gesamtanzahl der in den T-Zähler eingegebenen Bits 64 überschreitet und ein Über trag anliegt, wenn "1" in dem T-Zähler in der Mitte der Bit verarbeitung hinzuaddiert wird.

Wenn der Übertrag bei dem Schritt JST₃ erscheint, wird eine "eins" zu dem M-Zähler hinzuaddiert, um Verarbeitungskodes vorzubereiten, und der T-Zähler wird in seinen Anfangszustand gesetzt, welcher 256-64 ist; hierauf folgt eine Subtraktion von "1" von dem Bitzähler BTCI aus, um dadurch in dem Zähler BTCI zu speichern, daß das Zählen von einem Bit beendet worden ist. Wenn trotz des Hinzufügens von "1" kein Übertrag anliegt, wird eine "1" unmittelbar von dem Bitzähler BTCI sub trahiert. Bei dem 85720 00070 552 001000280000000200012000285918560900040 0002003050848 00004 85601 Schritt JST₄ wird dann festgelegt, ob der Bitzähler BTCI "0" wurde. Wie bei dem Schritt JST₃ ist auch der Schritt JST₄ wichtig, wenn Bruchteile von weniger als 8 Bit verarbeitet werden. Bis die Bruchteilverarbeitung beendet ist, werden die vorerwähnten Vorgänge wiederholt; wenn eine Übergangsstelle vorliegt, wird das Ablaufdiagramm zum Auf nehmen von kodierten Daten gestartet, und wenn insgesamt 64 Bit in den T-Zähler eingegeben sind, wird eine "1" in dem M-Zähler addiert, um den Anfangswert einzustellen, welcher eine Ergänzung von 64 in dem T-Zähler ist.

Wenn das Ergebnis bei dem Schritt JST₄ ja ist, was bedeutet, daß der Bitzähler BTCI "0" geworden ist, kommt es zu einer Byteverarbeitung. Eine Byteverarbeitung wird durchgeführt, wenn das Ergebnis bei dem Schritt JST₁ ja ist. Wenn alle Daten eines Bytes "0" sind, wird "8" in dem T-Zähler addiert, um einen Übertrag zu überprüfen, welcher von dem T-Zähler anliegen kann. Wenn der Übertrag anliegt, wird eine Anfangs einstellung durchgeführt, indem der Bruchteil in dem T-Zähler in Betracht gezogen wird. Das heißt, wenn die unteren drei Ziffern des T-Zählers das gleiche enthalten, wird eine Ergänzung von 64 in den oberen Ziffern eingestellt und in dem M- Zähler wird "1" hinzuaddiert. Wenn kein Übertrag anliegt, wird die Leseadresse in dem RBF-Bereich inkrementiert, um das nächste eine Datenbyte aus dem RBF-Bereich in den Akkumulator ACC zu schieben.

Wie bereits beschrieben, ist eine Bilddatenzeile in den Adressen 4000 bis 40FF oder 4100 bis 41FF des RBF-Bereichs des Random-Speichers RAM gespeichert. Es kann folglich vorkommen, daß eine Datenzeile durchgelaufen ist, wenn das eine Datenbyte aus dem RBF-Bereich entnommen worden ist. Um dies zu überprüfen, wird bei dem Schritt JST₆ festgestellt, ob ein Übertrag von dem Adressenregister erfolgt ist, wenn die Leseadresse des RBF-Bereichs inkrementiert wurde. Wenn das Ergebnis nein ist, werden die vorbeschriebenen Abläufe wiederholt. Wenn es ja ist, dann wird eine Bilddatenzeile vollständig aus dem RBF-Bereich herausgenommen. Wenn es ja ist, bedeutet dies, daß eine Datenzeile vollständig aus dem RBF-Bereich ausgelesen worden ist, und daß dessen Spurlängenkodieren durchgeführt worden ist. Dann kommt es zu einem Ablauf, um einen weißen Kode aus einer Tabelle zu erhalten.

Fig. 22(a) und 22(b) sind Flußdiagramme, um auf der Basis des Ergebnisses des Spurlängenzählers einen weißen Kode aus einer Tabelle aufzunehmen. Zuerst wird festgelegt, ob ein Verarbei tungskode notwendig ist. Hierzu wird der Inhalt des M-Zählers überprüft und beim Schritt JST₇ wird festgestellt, ob M "0" ist. Wenn das Ergebnis ja ist, beginnt der Prozessor CPU un mittelbar damit, einen Abschlußkode vorzubereiten, da ein Verarbeitungskode in diesem Fall nicht notwendig ist. Das heißt, ein vorgegebener Datenblock wird bei Befragen der Tabelle auf der Basis des in dem T-Zähler gespeicherten Wertes T in dem in Fig. 21 dargestellten Flußdiagramm ausgelesen. Wie ausgeführt, hat der auf diese Weise ausgelesene Daten Block 3 Bytes, von denen das erste deren Kodelänge und die zweiten und dritten einen weißen Abschlußkode speichern.

Die Kodelänge wird zuerst in ein Kodelängenregister eingegeben und wird dann an den Gesamtkodelängen-Zähler TCLC angelegt. Der Zähler TCLC ist notwendig, um festzulegen, ob Füllbits erforderlich sind. Für die Übertragung einer Zeile ko dierter Daten muß eine Zeile aus einer vorgegebenen Anzahl Bits, beispielsweise aus 96 Bits bestehen, um eine minimale Übertragungszeit zu gewährleisten. Dementsprechend müssen Füllbits hinzugefügt werden, wenn die Verdichtungsrate einer Bild datenzeile verhältnismäßig hoch ist. Folglich werden jedesmal, wenn kodierte Daten entsprechend der Spurlänge vorbereitet werden, die Kodelängen zusammengezählt, um eine Kodelängenzeile zu überwachen. Bei der praktischen Durchführung des Flußdiagramms der Fig. 21 wird der Zähler TCLC mit einem Zusatz von 96 gesetzt. Wenn das Ergebnis bei dem Schritt JST₈ ja ist, sind keine Füllbits erforderlich, und infolgedessen erscheint ein Zeichen NFF "Nichtauffüllen".

Die kodierten Daten aus der Tabelle werden Bit für Bit in den FIFO-Bereich des Randomspeichers RAM übertragen. Jedesmal wenn 8 Datenbits den FIFO-Bereich erreichen, wird eine Datenabgabe von dem FIFO-Bereich an den E/A-Abschnitt IX freigegeben. Wie bereits erwähnt, belegt der FIFO-Bereich 32 Bytes des Random speichers RAM von der Adresse 4200 an aufwärts. Für den FIFO- Bereich muß ein Schreibadressenregister WAR zum Speichern von Adressen vorgesehen werden, wenn ein Datenbyte in den FIFO- Bereich geschrieben wird; ferner muß ein Leseadressenregister RAR zum Speichern von Adressen, wenn ein Datenbyte gelesen wird, und ein Bitzähler BTC _II vorgesehen sein, welcher, wenn kodierte Daten Bit für Bit eingeschrieben werden, speichert bis zu welchem Datenbit aus dem einen Datenbit eingeschrieben worden ist. Durch diese Koordinationselemente werden kodierte Daten nacheinander in ausgewählte Schreibadressen des FIFO-Bereichs eingeschrieben, während auf diese Weise in dem FIFO-Bereich eingeschriebene Daten aus ausgewählten Leseadressen Byte für Byte in den E/A-Abschnitt IX ausgelesen werden.

Die Schreib- und Leseadressen laufen ständig über 0 bis 32, und Daten werden endlos in den FIFO-Bereich geschrieben und aus ihm gelesen. Jedoch muß zwei Bedingungen genügt werden. (1) Die Schreibadresse darf nicht über die Leseadresse hinaus gehen, und (2) die Schreibadresse darf nicht von der Lese adresse passiert werden. Mit der Bedingung (1) ist verhindert, daß in dem FIFO-Bereich geschriebene Daten verlorengehen, während durch die Bedingung (2) verhindert ist, daß der FIFO- Bereich leer wird. Die Ausführungsform ist sinnlos, wenn nicht diesen zwei Bedingungen genügt ist. Oder anders ausgedrückt, es ist ein wichtiges Merkmal dieser Ausführungsform, daß das System so ausgelegt ist, daß diese zwei Bedingungen immer voll erfüllt sind.

In dem Schritt JST₉ wird festgelegt, ob kodierte Daten in aus gewählten Adressen des FIFO-Bereichs eingeschrieben sind, und wenn dies der Fall ist, wird ein Bit, das am nächsten bei den aus der Tabelle ausgelesenen, kodierten Daten liegt, in den FIFO-Bereich gelesen. Wenn das Ergebnis bei dem Schritt JST₉ ja ist, was dann bedeutet, daß noch keine Bits in diese Adresse geschrieben worden sind, wird bei dem Schritt JST₁₀ überprüft, ob die Lese- und Schreibadressen übereinstimmen. Wenn das Ergebnis ja ist, wodurch die Übereinstimmung zwischen den Lese- und Schreibadressen angezeigt ist, wird verhindert, daß weitere Daten in diese Adresse geschrieben werden, bis Daten aus ihr ausgelesen worden sind, um dadurch einen Verlust an Daten zu vermeiden.

Wenn der FIFO-Bereich bereit ist, Daten aufzunehmen, wird ein Bit von kodierten Daten an den FIFO-Bereich übertragen, indem eine "1" von dem Bitzähler BTC _II substrahiert wird. Bei dem Schritt JST₁₁ wird festgestellt, ob der Bitzähler BTC _II "0" erreicht hat, d. h. ob 8 Datenbits an vorgegebenen Adressen des FIFO-Bereichs eingegeben werden. Bei nein wird eine "1" von dem Kodelängenregister CLLR subtrahiert, um die Anzahl der in den FIFO-Bereich übertragenen Bits zu überwachen.

Bei dem Schritt JST₁₂ wird festgestellt, ob die Kodelänge "0" erreicht hat, d. h. ob die kodierten Daten vollständig an den FIFO-Bereich übertragen wurden. Wenn das Ergebnis nein ist, d. h. wenn die aus der Tabelle ausgelesenen, kodierten Daten noch nicht vollständig an den FIFO-Bereich übertragen worden sind, wird der vorstehend beschriebene Vorgang wiederholt, und die kodierten Daten an den FIFO-Bereich übertragen. Wenn das Ergebnis beim Schritt JST₁₁ ja ist, was bedeutet, daß 8 Bits von kodierten Daten in vorgegebene Adressen des FIFO-Bereichs eingegeben worden sind, wird der Bitzähler BTC _II auf "1" ge setzt, und eine "1" wird zu dem Schreibadressenregister WAR addiert, um die Schreibadressen auf den neuesten Stand zu bringen.

Daten werden, wie vorstehend ausgeführt, unaufhörlich in den FIFO-Bereich geschrieben und aus diesem gelesen. Folglich müssen, wenn Daten in der letzten Adresse des FIFO-Bereichs ein geschrieben worden sind, die nächsten Daten in der vorderen Adresse des FIFO-Bereichs eingeschrieben werden. Wenn die Schreibdaten auf den neuesten Stand gebracht sind, wird ein Überlauf des Schreibadressenregisters WAR beim Schritt JST₁₃ geprüft, und wenn das Ergebnis ja ist, wird die vordere Adresse in dem Schreibadressenregister WAR gesetzt. Bei nein wird eine "1" von dem Kodelängenregister CLR subtrahiert.

Bei dem Schritt JST₁₄ wird unterschieden, ob das kodierte Län genregister CLR "0" erreicht hat, d. h. ob die Übertragung aller kodierten Daten vorüber ist. Wenn das Ergebnis bei diesem Schritt nein ist, wird bei dem Schritt JST₁₀ festgestellt, ob die nächsten Daten eingeschrieben werden können, und der vor stehend beschriebene Vorgang wird wiederholt. Wenn die Über tragung der aus der Tabelle ausgelesenen, kodierten Daten ins gesamt vorüber ist, wird der Anfangswert in dem T-Zähler eingestellt. Dann wird bei dem Schritt JST₁₅ geprüft, ob ein Zeichen "Speicher leer" MEF gesetzt ist.

Bei dem Flußdiagramm der Fig. 13, bei welchem "weiße" Bilddaten aus dem RBF-Bereich herausgenommen und ihre Spurlänge gezählt wird, wird das Zeichen "Speicher leer" MEF gesetzt, wenn eine Bilddatenzeile in dem Augenblick gerade vollständig herausge nommen worden ist, wenn ein Bilddatenbyte ausgelesen worden ist. Wenn somit die letzten kodierten Daten einer Zeile an den FIFO-Bereich übertragen sind, ist das Ergebnis bei dem Schritt JST₁₅ ja, und der Prozessor CPU geht zu dem Flußdiagramm über, um einen Synchronkode EOL zu erzeugen. Wenn das Ergebnis bei dem Schritt JST₁₅ nein ist, werden "schwarze" Bilddaten aus dem RBF-Bereich aufgenommen, um in das Flußdiagramm zum Zählen der Spurlänge einzutreten.

Die vorstehend beschriebenen Vorgänge des Prozessors CPU be treffen den Fall, daß der M-Zähler "0" ist. Wenn der M-Zähler nicht "0" ist, was einen Bearbeitungskode erfordert, schreitet das Flußdiagramm um eins weiter, wie in Fig. 22(b) dargestellt ist, wobei dann die Tabelle mit dem Inhalt M des M-Zählers als eine Adresse aufgesucht wird. Danach arbeitet der Prozessor CPU auf dieselbe Weise wie beim Vorbereiten eines Abschlußkodes. Die Kodelänge wird in dem Kodelängenregister LCR gesetzt, und diese Kodelänge wird an den Gesamtkodelängen-Zähler TCLC ange legt. Wenn dadurch dann ein Übergang anliegt, wird das Zeichen NFF auf "1" gesetzt, und wenn dies nicht der Fall ist, wird der Bitzähler BTC _II überprüft.

Wenn der Bitzähler BTC _II "0" ist und kodierte Daten für die erste Zeit an die Adresse des FIFO-Bereichs zu übertragen sind, ob Daten eingeschrieben werden können, wird diese Adresse über prüft und der Prozessor CPU bleibt in Bereitschaft, bis ein derartiger Zustand hergestellt ist. Wenn kodierte Daten bereits an die Adresse übertragen worden sind, wird das nächste eine Bit unmittelbar an den FIFO-Bereich übertragen.

Inzwischen durch den Bitzähler BTC _II überprüft, ob 8 Datenbits an den FIFO-Bereich übertragen wurden, und wenn alle kodierten Daten zu diesem Zeitpunkt an den FIFO-Bereich übertragen wurden, wird dies durch das Kodelängenregister festgestellt. Wenn 8 Bit von kodierten Daten an den FIFO-Bereich übertragen worden sind, d. h. wenn ein vorgegebenes Datenbyte an einer vor gegebenen Adresse des FIFO-Bereichs gespeichert worden ist, ist die Schreibadresse auf den neuesten Stand gebracht, um kodierte Daten an die nächste Adresse zu übertragen. Wenn die vorher übertragenen Daten sich an der letzten Adresse des FIFO-Bereichs befinden, wird die erste Adresse in dem Schreibadressenregister rückgesetzt, so daß die nächsten Daten in die erste Adresse des FIFO-Bereichs eingegeben werden können. Das vorbeschriebene Verfahren wird wiederholt, bis bearbeitete, kodierte Daten, die aus der Tabelle auf der Basis des Inhalts M des M-Zählers ausgelesen worden sind, vollständig an FIFO-Bereich übertragen sind. Nach der Durchführung dieser Übertragung werden kodierte Abschlußdaten übertragen, wie in Fig. 22(a) dargestellt ist. Im Anschluß an eine derartige Verdichtung von "weißen" Bilddaten wird eine Verdichtung von "schwarzen" Bilddaten durchgeführt.

In Fig. 23 ist ein Flußdiagramm dargestellt, um T- und M durch Zählen von "schwarzen" Spurlängen zu erhalten. Das Fluß diagramm in Fig. 23 wird notwendigerweise durchgeführt, nach dem das Flußdiagramm der Fig. 21 durchgeführt worden ist, und infolgedessen halten die entsprechenden Register und Zähler noch bestimmte auf dem Flußdiagramm basierende Werte. Der T-Zähler hält den Anfangswert, der M-Zähler "0", der Bit zähler BTC _I die restlichen Bruchteile Bits, welche sich aus dem Flußdiagramm der Fig. 21 ergeben, und der Akkumulator ACC des Prozessors CPU hält "schwarze" dem Bruchteile Bits ent sprechende Bilddaten.

Oder genauer ausgedrückt, wenn eine "weiße" Spurlänge in dem Flußdiagramm der Fig. 21 vollständig gezählt wurde, wurde ein Bit von "schwarzen" Daten der 8 Bit-Bilddaten, die von dem RBF-Bereich an den Akkumulator ACC übertragen worden sind, herausgeschoben, und der Rest wurde und wird noch in dem Akkumulator ACC gehalten. Die Anzahl von "schwarzen" Bild elementdaten, welche durch Entfernen von "weißen" Bildelement daten aus den 8 Bit-Bilddaten geschaffen werden, ist in dem Bitzähler BTC _I gespeichert worden.

Wenn das Flußdiagramm der Fig. 23 nach dem der Fig. 22 durch geführt wird, wird zuerst eine "1" zu dem T-Zähler addiert und eine "1" von dem Bitzähler BTC _I subtrahiert. Bei dem Schritt JST₁₆ wird überprüft, ob der Bitzähler BTC _I "0" gemacht ist, um festzustellen, ob die Spurlänge des Bruchteils vollständig gezählt wurde. Wenn dies nicht der Fall ist, wird der Inhalt des Akkumulators ACC zu dem Akkumulator ACC addiert, um ihn um ein Bit zu verschieben. Da in diesem Fall "schwarze" Spurlängen ge zählt werden, wird eine "0" aus dem Akkumulator ACC herausge schoben, wenn irgendeine Übergangsstelle vorhanden ist.

Wenn folglich ein Übertrag beim Schritt JST₁₇ festgestellt wird, wird eine Spurlängenzählung durchgeführt, und im Anschluß daran werden kodierte Daten in den FIFO-Bereich geschrieben. Wenn das Ergebnis bei dem Schritt JST₁₇ nein ist, dann wird eine "1" in dem T-Zähler addiert, und bei dem Schritt JST₁₈ wird unterschieden, ob dieser Wert T "64" überschritten hat. Wenn der Schritt ja ergibt, wird eine "1" zu dem M-Zähler addiert, und der Anfangswert wird in dem T-Zähler eingestellt, worauf dann eine "1" von dem Bitzähler BTC _I subtrahiert wird. Wenn der T-Zähler "64" noch nicht überschritten hat, d. h. das Ergebnis nein ist, wird eine "1" unmittelbar von dem Bit zähler BTC _I subtrahiert.

Bei dem Schritt JST₁₉ wird überprüft, ob der Bitzähler BTC _I "0" gemacht ist, um festzulegen, ob der Bruchteil vollständig verarbeitet wurde. Wenn das Ergebnis nein ist, wird der vor beschriebene Ablauf zum Verschieben des Inhalts des Akkumula tors wiederholt. Wenn das Ergebnis bei dem Schritt JST₁₉ ja ist, wird eine "8" in dem Bitzähler BTC _I gesetzt, und eine "1" wird in dem Leseadressenregister addiert, um dadurch die Leseadresse in dem RBF-Bereich auf den neuesten Stand zu bringen. Ob dabei ein Übertrag von dem Leseregister anliegt, wird bei dem Schritt JST₂₀ festgestellt. Bei ja, was bedeutet, daß die ganze Zeile Bildelementdaten ausgelesen worden ist, wird das Zeichen "Speicher leer" MEF gesetzt und es wird mit der Vorbereitung von kodierten Daten auf der Basis von T und M zu diesem Zeitpunkt begonnen. Bei nein wird ein Datenbyte von dem RBF-Bereich an den Akkumulator ACC des Prozessors CPU ange koppelt, und es wird überprüft, ob die Bildelementdaten alle "1" sind. Bei ja findet Byte für Byte eine Verarbeitung statt. Wenn das Ergebnis nein ist, wodurch das Vorhandensein einer Übergangsstelle in dem einen Datenbyte angedeutet wird, wird die vorerwähnte Verarbeitung Byte für Byte wiederholt, um den Inhalt des Akkumulators zu dem Akkumulator ACC hinzuzuaddieren. Im Falle einer Verarbeitung Byte für Byte wird eine "8" zu dem T-Zähler addiert, und bei dem Schritt JST₂₂ wird fest gestellt, ob ein Übertrag gesetzt war, um herauszufinden, ob der T-Zähler "64" überschritten hat. Wenn der T-Zähler "64" überschritten hat, wenn eine "8" hinzuaddiert wird, ist das Verhältnis über "64" hinaus gleich dem in der Anfangsstufe dieses Ablaufdiagramms verarbeiteten Bruchteils, und sein Wert wird unmittelbar in dem T-Zähler gesetzt. Hieraus folgt, daß, wenn der Anfangswert, welcher die Ergänzung von "64" ist, in den oberen Ziffern eingestellt wird, wobei die unteren drei Ziffern unverändert sind, um den Bruchteil zu belassen, der T-Zähler den Zählerstand des verarbeiteten Bruchteils speichert.

Als nächstes wird eine "1" zu dem M-Zähler addiert und dann wird eine "1" zu dem Leseadressenregister addiert, um die nächsten Datenbyte in den Prozessor CPU zu lesen, um dadurch die Leseadresse auf den neuesten Stand zu bringen. Nachdem die T- und M-Zähler auf diese Weise das Ergebnis der "schwarzen" Spurlängenzählung erhalten haben, wird die Tabelle bezüglich der Werte T und M als eine Adresse befragt, und "schwarze" ko dierte Daten werden an den FIFO-Bereich übertragen. Dies ist in den Flußdiagrammen der Fig. 24(a) und (b) dargestellt. Die Flußdiagramme in Fig. 24(a) und (b) sind genau dieselben, wie die Flußdiagramme der Fig. 22(a) und (b) außer daß die aus der Tabelle ausgelesenen Werte "schwarze" kodierte Daten sind. Infolgedessen braucht auf Einzelheiten dieser Flußdiagramme nicht eingegangen zu werden.

Wenn eine Zeile des Kodiervorgangs beendet ist, wenn die Fluß diagramme der Fig. 24(a) und (b) durchgeführt worden sind, wird die Operation zu dem in Fig. 25 wiedergegebenen Flußdiagramm verschoben, um einen Synchronkode EOL vorzubereiten. Wenn dies nicht durchgeführt ist, kehrt die Operation zu dem Flußdiagramm der Fig. 21 zurück, da dann wieder ein Kodieren von "weißen" Daten stattfindet.

Fig. 25 zeigt ein Flußdiagramm zum Vorbereiten eines Synchron kodes EOL. Wie beschrieben, ist der Synchronkode aus 11 "0'en" geschlossen und aus "1'en" geschlossen gebildet und hat seine mittels eines 11-Bit-Zählers gezählten 11 "0'en" geschlossen. Der Anfangswert "11" wird in den 11 Bit-Zähler gesetzt. Wenn eine Datenzeile kleiner ist als eine vorbestimmte Zahl müssen Füllbits dem Synchronkode EOL vorausgehen, und hierzu wird festgestellt, ob das Zeichen "Nicht auffüllen" NFF gesetzt ist. Wenn das Zeichen "Nicht auffüllen" NFF gesetzt worden ist, wenn die kodierten Daten eine vorbestimmte Zahl über schritten haben, wenn das Flußdiagramm der Fig. 22 oder das der Fig. 24 ausgeführt ist. Wenn folglich der Schritt JST₃₀ ja ergibt, wird unmittelbar mit der Vorbereitung des Synchronkodes begonnen.

Als erstes wird eine "0" an den FIFO-Bereich übertragen und eine "1" wird von dem 11 Bit-Zähler subtrahiert, worauf bei dem Schritt JST₃₁ überprüft wird, ob die Anzahl der an den FIFO-Bereich übertragenen "0'en" geschlossen eine "11" erreicht hat. Wenn das Ergebnis nein ist, wird eine "1" von dem Bit- Zähler BTC _II subtrahiert, um bei dem Schritt JST₃₂ zu über prüfen, ob ein Datenbyte an den FIFO-Bereich übertragen wurde. Wenn das Ergebnis nein ist, wird wiederum ein Bit "0" an den FIFO-Bereich übertragen. Wenn ein Byte an den FIFO-Bereich übertragen worden ist, wird eine "8" in dem Bitzähler BRC _II gesetzt, und eine "1" in dem Schreibadressenregister WAR addiert wird, um die Schreibadresse auf den neuesten Stand zu bringen. In diesem Fall wird dann bei dem Schritt JST₃₃ fest gestellt, ob ein Übertrag von dem Schreibadressenregister vor gelegen hat. Bei ja wird der Anfangswert in dem Register WAR gesetzt.

Bei dem Schritt JST₃₄ wird eine Übereinstimmung zwischen den Schreib- und Leseadressen überprüft, um festzustellen, ob Da ten in den FIFO-Bereich eingeschrieben werden können. Falls dies möglich ist, wird die Übertragung eines Bits "0" an den FIFO-Bereich wiederholt. Wenn das Ergebnis bei dem Schritt JST₃₀ "0" ist, wodurch die Notwendigkeit für Füllbits ange zeigt wird, wird bei dem Schritt JST₃₅ festgestellt, ob es eine Schreibadresse oder die Schreibadresse ist, die teilweise mit Daten geladen ist und die Füllbits oder "0'en" zu versehen ist. Wenn es die neue Adresse ist, wird bei dem Schritt JST₃₆ festgestellt, ob die neue Adresse Füllbits aufnehmen kann. Wenn dies möglich ist, werden "0'en" an den FIFO-Bereich über tragen.

In diesem Fall wird dann eine "1" zu dem Gesamtkodelängen- Zähler TCLC hinzuaddiert, und bei dem Schritt JST₃₇ wird ge prüft, ob er Zähler TCLC die vorgegebene Anzahl Bits erreicht hat. Wenn das Ergebnis nein ist, wird eine "1" von dem Bit zähler BTC _II subtrahiert, und bei dem Schritt JST₃₈ wird un terschieden, ob ein Datenbyte in die vorbestimmte Adresse des FIFO-Bereichs eingegeben worden ist. Bei nein wird eine Über tragung von "0" an diese Adresse wiederholt. Wenn die Abgabe eines Bytes an diese Adresse durchgeführt ist, wird eine "8" in dem Bitzähler BTC _II gesetzt und eine "1" wird in dem Schreibadressenregister WAR addiert.

Bei dem Schritt JST₃₉ wird festgestellt, ob dann ein Übertrag vorgelegen hat. Durch das Vorliegen eines Übertrags wird die Datenübertragung an die letzte Adresse des FIFO-Bereichs vor geschlagen. Die nächsten Datenbyte müssen dann der ersten Adresse des FIFO-Bereichs zugeführt werden. Auf diese Weise wird dann der Anfangswert, welcher die erste Adresse ist, in dem Schreibadressenregister gesetzt. Auf diese Weise werden Füllbits, welche "0'en" sind, Bit für Bit an den FIFO-Bereich übertragen, bis die gesamte Kodelänge die vorbestimmte Länge erreicht. Dann ergibt sich bei dem Schritt JST₃₇ ja. Danach werden 11 "0'en", wie ausgeführt, an den FIFO-Bereich über tragen, um den Synchronkode EOL zu addieren. Das Ergebnis bei dem Schritt JST₃₁ wird daher ja, und es wird eine "1" von dem Bitzähler BTC _II subtrahiert.

Ob ein Byte an die festgelegte Adresse des FIFO-Bereichs über tragen wurde, wird dann wieder überprüft, und wenn dem so ist, wird in den folgenden Schritten JST₄₀ bis JST₄₂ festgestellt, ob diese Adresse auf die erste Adresse rückgesetzt werden muß, für den Fall, daß die Adresse auf den neuesten Stand ge bracht wird, und ob die auf den neuesten Stand gebrachte Schreibadresse des FIFO-Bereichs die nächsten Daten aufnehmen kann. Nach der auf diesen Ergebnissen beruhenden Verarbeitung wird die letzte "1" des Synchronkodes an den FIFO-Bereich übertragen.

Danach wird eine "1" von dem Bitzähler BTC _II subtrahiert, und dann wird beim Schritt JST₄₃ festgestellt, ob eine "8" in den Zähler BTC _II gesetzt werden muß, und bei dem Schritt JST₄₄ wird festgestellt, ob die Schreibadresse bei der ersten Adresse des FIFO-Bereichs gesetzt werden muß. Nach der auf diesen Ergebnissen beruhenden Verarbeitung geht der Betrieb auf das Flußdiagramm der Fig. 21 zurück, um so die nächste eine Kodierzeile durchzuführen. Die in dem RBF-Bereich ge speicherten Daten werden auf diese Weise Byte für Byte aus dem Prozessor ausgelesen, verdichtet und in dem FIFO-Bereich gespeichert.

In Fig. 26 ist der Ablauf C dargestellt, bei welchem kodierte in dem FIFO-Bereich gespeicherte Daten Byte für Byte an den Daten-E/A-Abschnitt IX übertragen werden. Wie oben ausgeführt, wird der Ablauf C entsprechend einem Unterbrechungsanforderungs signal int _c durchgeführt, welches an dem E/A-Abschnitt IX jedesmal dann anliegt, wenn die an den Abschnitt übertragenen 8 Bit-Daten seriell an den Modem abgegeben werden. Das Unterbrechungsanforderungssignal int _c liegt mit der Frequenz 8/4800 s=1,6 ms für den Fall an, daß die Übertragungsfrequenz beispielsweise 4800 Bit/s ist.

Bei der Erzeugung des Signals int _c schiebt der Prozessor CPU den Ablauf D oder E auf, welchen er gerade durchgeführt hat, und schiebt die in den entsprechenden Zählern und Registern des Prozessors gespeicherten Daten in den WK-Bereich des Randomspeichers RAM. Dann liest der Prozessor die Leseadresse in dem FIFO-Bereich aus den WK-Bereich und setzt sie in dem Leseadressenregister RAS des Prozessors. Ein Datenbyte wird von dieser Adresse des FIFO-Bereichs an den Daten-E/A-Abschnitt IX abgegeben, während eine "1" in dem Register RAR addiert wird, um die Leseadresse zu erneuern. Folglich erzeugt die beim Einschreiben von Daten in den FIFO-Bereich das Register RAR einen Übertrag. Dann wird wie beim Einschreiben von Daten in dem FIFO-Bereich diese Adresse in dem WK-Bereich gespeichert, nachdem der Anfangswert in dem Register RAR gesetzt ist, wenn das Register RAR einen Übertrag erzeugt, um die letzte Adresse des FIFO-Bereichs zu überschreiben. Die Adresse wird dann direkt in dem WK-Bereich gespeichert, wenn der Übertrag nicht anliegt. Dann nimmt der Prozessor wieder den Ablauf D oder E auf, wobei die wieder kodierten Daten zurück in den Prozessor kehren. Bei Sendebetrieb kodiert das System Bildelementdaten und überträgt sie von dem Modem aus an die Empfangsstation auf der Basis der dem Prozessor zugeordneten Abläufe.

In der vorbeschriebenen Ausführungsform speichert der den Ablauf D durchführende Prozessor CPU zeitweilig in dem LBF- Bereich des Datenspeicherabschnitts VII die parallelen 8 Bit- Bildelement-Daten, die von dem Bilddaten-Eingabeabschnitt II zugeführt worden sind; die gespeicherten Daten werden dann wieder dem Prozessor zugeführt und werden dadurch kodiert, wenn der Prozessor den Ablauf E ausführt. Wenn dagegen eine ODER-Verarbeitung auch im Fall der vertikalen Abtastzeilen dichte von 3,85 Zeilen/mm zulässig ist, können die parallelen Bildelementdaten jeweils 8 Bits, die von dem Bilddaten-Eingabe abschnitt II aus eingegeben worden sind, unmittelbar, wie aus geführt, zum Kodieren verarbeitet und dann in dem FIFO-Bereich gespeichert werden. Bei dieser Anordnung wird der LBF-Bereich überflüssig; somit ist die erforderliche Kapazität des Daten speicherabschnitts VIII auf ein Minimum herabgesetzt, und die Kosten des Faksimilegeräts liegen niedriger. Da ferner die Arbeit des Prozessors, Bildelementdaten bei jeweils 8 Bits in und aus dem LBF-Bereich abzugeben, entfallen kann, kann der Prozessor CPU eine Sonderzeit erarbeiten, die bei einer anderen Verarbeitung verwertbar ist. Ein Zuteilen von Zeit für die verschiedenen Abläufe des Prozessors wird bei diesem Entwicklungsstand ziemlich leicht.

Empfangsbetrieb

Bei dem Empfangsbetrieb führt der Prozessor CPU verschiedene Vorgänge durch, welche im allgemeinen an Hand von Fig. 15 be schrieben worden sind. Der Prozessor ist so ausgelegt, daß er die folgenden Abläufe F bis I auf einer Zeitmultiplexbasis entsprechend den verschiedenen angelegten Unterbrechungsanfor derungssignalen durchführt.

Während eines Datenempfangs erhält der Prozessor ein auf einem Synchronsignal s₁ beruhendes Unterbrechungsanforderungssignal int _f und von dem Zeitsteuerungssignalgenerator VI ein auf einem Synchronsignal s₂ beruhendes Unterbrechungsanforderungs signal int _h sowie ein Unterbrechungsanforderungssignal int _g von dem Daten-E/A-Abschnitt IX, wie an Hand von Fig. 11 ausge führt ist, und zwar jeweils über die gemeinsame Signalleitung INT. Die Prioritätsreihenfolge der Abläufe F, G und H, welche der Prozessor entsprechend den Unterbrechungsanforderungssig nalen int _f bis int _h durchführt, ist F<G<H. Üblicherweise führt der Prozessor auch den Ablauf I aus. Die Abläufe F bis I werden nachstehend an Hand der Fig. 27 erläutert, die ein Flußdiagramm für eine Datenverarbeitung zeigt.

Ablauf F

Entsprechend einem Unterbrechungsanforderungssignal int _f führt der Prozessor den Ablauf F durch. Wenn beim Ablauf F das Zeichen "Speicher voll" MFF _I oder MFF _II gesetzt worden ist, wo durch angezeigt wird, daß eine Zeile dekodierter Bildelement daten in dem RBF-Bereich I oder II des Randomspeichers RAM gespeichert worden ist, setzt der Prozessor das Zeichen "Speicher voll" zurück und setzt ein Datenlesezeichen I oder II. Wenn das Zeichen "Speicher voll" MFF _I oder MFF _II rückgesetzt worden ist, dann setzt der Prozessor das Datenlesezeichen DRF _I oder DRF _II. Dieses Datenlesezeichen DRF _I oder DRF _II wird für den Fall erwähnt, daß der Prozessor CPU den Ablauf H durchführt.

Ablauf G

Der Prozessor führt den Ablauf G entsprechend einem Unter brechungsanforderungssignal int _g durch. Das Signal int _g liegt an, wenn 8 Bits von empfangenen Bilddaten von dem Modem MDM an den Daten-E/A-Abschnitt IX angekoppelt werden. Der Ablauf G des Prozessors besteht darin, auf dieses Signal int _g anzu sprechen und die 8 Bit- oder 1 Byte-Daten an den FIFO-Bereich zu übertragen und ihn an eine vorher ausgewählte Adresse ein zuschreiben. Bei dem nächsten Ablauf I werden die an den FIFO-Bereich übertragenen Bilddaten in Bildelementdaten dekodiert und an den RBF-Bereich übertragen und dort gespeichert.

Ablauf I

Dies ist der Ablauf, welchen der Prozessor im allgemeinen durch führt. Wenn das Zeichen "Speicher leer" MFF _I oder MFF _II ge setzt worden ist, setzt es der Prozessor zurück und nimmt Bilddaten von dem FIFO-Bereich auf. Die Bilddaten in dem Pro zessor werden dekodiert und nacheinander an den RBF-Bereich übertragen, in dem sie gespeichert werden. Zu diesem Zeitpunkt ist dann eine Bilddatenzeile vollständig dekodiert, der Pro zessor sucht nach Fehlern in den empfangenen Bilddaten und, wenn keine Fehler vorhanden sind, setzt er das Zeichen "Speicher voll" MFF _I oder MFF _II.

Ablauf H

Wenn ein Unterbrechungsanforderungssignal int _h angelegt wird, erhält der Prozessor die Aufforderung und führt den Ablauf H nur dann durch, wenn das Datenlesezeichen DRF _I oder DRF _II ge setzt worden ist. Der Ablauf H besteht darin, den Impulsmotor der Aufzeichnungseinrichtung IV um einen Schritt weiter zuschalten und den empfangenen Bildausgabeabschnitt III mit 256 Bits der dekodierten Bilddaten mit jeweils 8 Bits zu zuführen. Die Zeitsteuerung, welche der Prozessor bei dem Ablauf H durchführt, ist von einer Abtastzeilendichte zur anderen unterschiedlich. Wenn die vertikale Abtastzeilendichte 7,7 Zeilen/mm ist, schaltet der Prozessor, wenn das Zeichen DRF gesetzt ist, den Impulsgenerator entsprechend jedem Unter brechungsanforderungssignal int _h um einen Schritt weiter und gibt eine Zeile Bilddaten nach einer achtmaligen Unterbrechung an den Abschnitt III ab. Bei einer vertikalen Abtastzeilen dichte von 3,85 Zeilen/mm erhält der Prozessor, wenn das Zeichen DRF gesetzt ist, jedes zweite Unterbrechungsanforderungssignal int _h, um den Impulsmotor einen Schritt weiterzuschalten, und gibt eine vollständige Zeile von Bilddaten kontinuierlich zweimal entsprechend den 16 Unterbrechungsanforderungs signalen int _h an den Abschnitt III ab.

In Fig. 28 ist ein Impulsdiagramm dargestellt, das als Beispiel eine Beziehung zwischen den Abläufen F bis I bei einer vertikalen Abtastzeilendichte von 3,85 Zeilen/mm zeigt. Der Prozessor CPU soll sich in dem Ablauf I befinden, bei welchem Bilddaten dem Prozessor bei jeweils 8 Bits von dem FIFO-Bereich zugeführt werden und anschließend dem Zeilenpuffer oder dem RBF-Bereich als dekodierte Bilddaten zugeführt werden. Wenn ein auf dem Synchronsignal s₁ oder s₂ beruhendes Unterbrechungsanforderungs signal int _f oder int _h an den Prozessor angelegt wird, setzt dieser zuerst das Datenlesezeichen DRF oder setzt es zurück, führt den Ablauf F durch, und schaltet dann den Impulsmotor um einen Schritt weiter, während der Ausgabeabschnitt III für empfangene Daten mit den dekodierten Bilddaten von dem RBF- Bereich beim Ablauf H versorgt wird. Inzwischen gibt das Modem MDM empfangene Bilddaten seriell an den Daten-E/A-Abschnitt IX ab und wie bereits ausgeführt, erzeugt der E/A-Abschnitt IX ein Unterbrechungsanforderungssignal int _g jedesmal dann, wenn die Eingabedaten 8 Bit erreichen.

Entsprechend dem Signal int _g unterbricht der Prozessor den Ablauf H oder I und führt den Ablauf G durch, wobei er die 8 Bit-Daten von dem E/A-Abschnitt IX an den FIFO-Bereich über trägt. Nach der Durchführung des Ablaufs G nimmt der Prozessor wieder den Ablauf H oder I auf. Wenn eine Bilddatenzeile an den Abschnitt III durch 8 Unterbrechungsanforderungen durch die Signale int _h angekoppelt wird, versorgt der Prozessor den Ab schnitt II wieder mit derselben einen Bilddatenzeile entsprechend einem anderen Unterbrechungsanforderungssignal int _h. Folglich schreibt der Aufzeichnungsabschnitt IV die Bilddaten zweimal.

Die Vorgänge für die verschiedenen Abläufe werden nun im ein zelnen an Hand der Fig. 29 aufwärts beschrieben. In Fig. 29 ist ein Flußdiagramm des Ablaufs G dargestellt, während welchem 8 Bit-Daten, die in den E/A-Abschnitt IX eingegeben worden sind, an den FIFO-Bereich übertragen werden. Wie bereits ausgeführt, liegt ein Unterbrechungsanforderungssignal int _g an, wenn 8 Bit-Daten in dem Abschnitt IX von dem Modem MDM eintreffen. Wie bei dem Sendebetrieb liegt das Signal int _g mit einer Fre quenz von 8/4800 s=1,6 ms an, wenn die Sendegeschwindigkeit beispielsweise 4800 Bit/s ist. Beim Empfang des Signals int _g leitet der Prozessor den Ablauf G nach Unterbrechen des Ablaufs H oder I ein.

Der Prozessor überträgt zuerst den Inhalt der Zähler, Register usw. des vorhergehenden Programms an den WK-Bereich des Ran domspeichers RAM, damit sie wieder verwendet werden können, wenn der Prozessor zu dem Programm zurückkehrt. Der Prozessor bringt dann die Schreibadresse in den FIFO-Bereich von dem WK- Bereich aus ein, und setzt sie in dem Adressenregister des Prozessors. Der Prozessor nimmt dann 8 Bits von Daten, die an den Daten-E/A-Abschnitt IX angelegt worden sind, gibt sie an den FIFO-Bereich ab und schreibt sie in ihre Adresse. Nach dem Übertragen wird eine "1" zu dem Adressenregister ADR addiert, um das Vorhandensein eines Übertrags zu überprüfen. Wenn ein Übertrag angelegen hat, zeigt dies an, daß das vor erwähnte eine Datenbyte in die letzte Adresse des FIFO-Bereichs eingeschrieben worden ist, und folglich müssen die nächsten Daten in die erste Adresse des FIFO-Bereichs einge schrieben werden. Der Anfangswert wird infolgedessen in dem Adressenregister ADR eingeschrieben und in dem WK-Bereich ge speichert. Ohne irgendeinen Übertrag wird die Schreibadresse unmittelbar in dem WK-Bereich gespeichert. Der Prozessor setzt dann die vorhergehenden Inhalte wieder in dem Prozessor, um den vorherigen Ablauf wiederaufzunehmen. Auf diese Weise werden in den FIFO-Bereich gespeicherte, kodierte Daten bei dem nächsten Ablauf I dekodiert.

In Fig. 30 ist ein Flußdiagramm für den Ablauf I zum Auslesen einer Spurlänge (einer Binärzahl) durch Heranziehen der Tabelle auf der Basis der empfangenen, kodierten Daten dargestellt. Wenn dieses Flußdiagramm eingegeben wird, führt der Prozessor zuerst Anfangseinstellungen an den Registern und den zugeordneten Elementen durch und überprüft, ob kodierte Daten aus dem FIFO-Bereich ausgelesen werden können. Wenn Daten in dem FIFO-Bereich gespeichert sind und aus ihm ausgelesen werden können, speichert der Prozessor 8 Datenbits in seinem Datenregister DR₁. Der Prozessor befragt dann die Tabelle auf der Basis der kodierten Daten und nimmt eine den kodierten Daten entsprechende Spurlänge auf. In diesem Augenblick werden bei dieser Ausführungsform die weißen und schwarzen in Fig. 1 und 2 dar gestellten Kodes in Gruppen bezüglich des Falls, daß das vor dere Bit von kodierten Daten "1" ist, des Falls, daß das vordere Bit "0" ist, wenn eine "1" als das zweite Bit anliegt, des Falls, daß die ersten und zweiten Bits "0" sind, wobei eine "1" als drittes Bit anliegt, usw. Die Tabelle ist dann so angeordnet, daß eine einem ganz bestimmten Kode entsprechende Spurlänge aufgenommen werden kann.

Folglich ist es in dieser Stufe notwendig, zu überprüfen, wie viele "0"-Bits in dem vorderen Teil der von dem FIFO-Abschnitt in das Datenregister DR₁ eingegebenen, kodierten Daten vorhanden sind. Hierzu ist ein 0-Zähler vorgesehen. Wie aus den oben wiedergegebenen Tabellen zu ersehen ist, ist die Anzahl von "0'en" welche an dem vorderen Endteil der kodierten Daten anliegen, maximal 7 Bits. Ein Kode mit 8 Bits oder mehr "0'en" an seinem vorderen Teil ist ein Synchronkode. In dieser Hinsicht wird daher anfangs eine "8" in dem Null-Zähler eingestellt.

Dann werden die kodierten Daten in dem Datenregister DR₁ an den Akkumulator ACC übertragen, um dadurch ein Bit zu verschieben. Hierbei ist zu prüfen, wie viele "0"-Bits am Anfang der kodierten Daten in dem Datenregister DR₁ addiert werden. Der sich ergebende Übertrag wird in einem 1 Bit-Speicher ge speichert. Die um ein Bit verschobenen, kodierten Daten werden wieder in das Datenregister DR₁ zurückgebracht und dort ge speichert, so daß sie nacheinander in einer späteren Stufe überprüft werden können. Zu diesem Zeitpunkt muß gespeichert werden, bis zu welchem Bit die kodierten Daten herausgenommen wurden. Hierzu wird eine "1" von "8" subtrahiert, was anfangs in dem Bitzähler BCT _II eingestellt wurde. Wenn alle die kodierten 8 Bitdaten aus dem Datenregister DR₁ ausgelesen worden sind, müssen die nächsten kodierten 8 Bitdaten in das Daten register DR₁ eingegeben werden. In einem solchen Fall wird das in Fig. 31 dargestellte Unterprogramm FIFO Lesen durchge führt.

Danach wird festgestellt, ob ein Übertrag, der sich aus der vorherigen Verschiebung um ein Bit ergeben hat, "0" oder "1" ist. Wenn er "1" ist, dann geht der Prozessor in dem Flußdia gramm entsprechend der Tabelle weiter, um eine Spurlänge auf zunehmen. Wenn er "0" ist, wird eine "1" von dem "0"-Zähler subtrahiert. Wenn der sich ergebende Zählerstand "7" oder kleiner ist, werden die kodierten Daten wieder verschoben, um "0'en" zu zählen. Wenn 8 Bits von "0'en" fortlaufend an dem Anfangsteil der kodierten Daten anliegen, läßt eine Sub traktion von "1" von den 0-Zählern eine "0" übrig, wodurch angezeigt wird, daß die kodierten Daten ein Synchronkode sind. Dieser dient dazu, Fehler in empfangenen Daten zu überprüfen und Rücklaufmarken festzustellen.

Wenn ein Übertrag "i" als Ergebnis des Verschiebens der kodierten Daten anliegt, wird ein Programmschritt ST₅ entsprechend einer ersten Tabelle T₁ mit dem Inhalt des 0-Zählers als Adresse durchgeführt.

Die Tabellen sind in zwei Arten von Tabellen aufgeteilt: eine zum Aufnehmen einer Spurlänge, welche den "weißen" kodierten Daten entspricht, und die andere, die "schwarzen" kodierten Daten entspricht. Diese Tabellen haben im wesentlichen einen gemeinsamen Aufbau. In Fig. 30(b) ist eine Tabellenanordnung für "weiße" kodierte Daten dargestellt. Wie dargestellt, be steht die Tabelle aus einer ersten Tabelle T₁ und einer zweiten Tabelle T₂, die in einem vorher ausgewählten Bereich des Festwertspeichers ROM angeordnet sind. Die erste Tabelle T₁ hat Adressen 1 bis 8, an welchen WH₇ bis WH₀ gespeichert sind, um die vorderen Adressen der zweiten Tabelle anzuzeigen. Die zweite Tabelle T₂ ist dagegen in Mehrfachblocks bezüglich der Anzahl von "0" Bits unterteilt, welche an den vorderen Teilen von kodierten Daten anliegen. Jeder der Blocks speichert Daten, die notwendig sind, um eine den kodierten Daten entsprechende Spurlänge aufzunehmen.

In Fig. 30(c) ist ein Teil der zweiten Tabelle T₂ dargestellt, welche von einer Adresse WH₁ bis WH₂ verläuft und einem Fall entspricht, bei welchem nur ein vorderes Bit der kodierten Daten "0" ist. Der in Fig. 30(a) dargestellte Programmschritt ST₅₀ wird in Verbindung mit den in Fig. 30(b) und (c) wieder gegebenen Tabellen beschrieben und als Beispiel wird ein Satz von kodierten Daten mit einer "0" nur an dem vorderen einen Bit genommen. Wenn der Schritt ST₅₀ erreicht ist, sind die kodierten Daten um 2 Bits "0,1" verschoben worden, und der Inhalt des Nullzählers und des Bit-Zählers BTC _II ist "7" bzw. "6" geworden. Infolgedessen können bei dem Schritt ST₅₀ Da ten WH₁ aus der Adresse 7 der ersten Tabelle T₁ ausgelesen werden. Auf Grund dieser Daten nimmt dann der Prozessor Daten 2 von der Adresse WH₁ der zweiten Tabelle T₁ bei den Schritten ST₅₁ und ST₅₂ und lädt ein Datenregister DR₃ mit den Daten 2.

Warum eine "2" in der Adresse WH₁ der zweiten Tabelle T₂ vorliegt, ist der folgenden Beschreibung zu entnehmen. In diesem Zusammenhang reicht es aus anzuführen, daß wie die Tabellen 1 und 2 deutlich zeigen, kodierte Daten mit "0, 1" in ihrem vorderen Teil immer zwei in der Folge zwei oder mehr Bits haben, und zwar deswegen, da kodierte Daten, die mit "0, 1" beginnen, vier oder mehr Bits haben. Bei dem Schritt ST₅₃ wird das Datenregister DR₂ gelöscht, um ausgewählte Daten in einem nachfolgenden Schritt aufzunehmen.

Bei dem Schritt ST₅₄ wird der Inhalt des Datenregisters DR₁ als nächstes an den Akkumulator OCC übertragen und geschoben. Die geschobenen Daten werden wieder in das Datenregister DR₁ zurückgebracht und bei dem Schritt ST₅₆ werden die geschobenen 1 Bit-Daten in das vorher gelöschte Datenregister DR₂ geladen. Die kodierten Daten in dem Datenregister DR₁ werden dann bis zu 3 Bits verschoben. Um dies zu speichern wird eine "1" von dem Inhalt des Bitzählers BTC₁₁ subtrahiert. Das Ergebnis bei einem Beurteilungsschritt JST₅₈ ist nein, so daß der Pro zessor zu dem Schritt ST₅₉ übergeht und eine "1" von dem In halt "2" des Datenregisters DR₃ subtrahiert.

Hierdurch wird der Inhalt des Datenregisters DR₃ "1" und das Ergebnis bei einem Beurteilungsschritt JST₆₀ ist nein. Dann geht der Prozessor auf den Schritt ST₅₄, worauf die Schritte ST₅₄ bis ST₅₉ wiederholt werden. Dementsprechend ist, wenn der Schritt ST₅₉ zum zweiten Mal durchgeführt wird, das Daten register DR₁ mit den übrigen vier Bits der kodierten Daten ge laden worden, und das Datenregister DR₂ ist mit den dritten und vierten Bits der kodierten Daten geladen worden. Der Bitzähler BTC _II hat dann "4" erreicht und das Datenregister DR₃ "0". Das Ergebnis bei einem Schritt JST₆₀ ist infolgedessen ja, so daß der Prozessor zu dem Schritt ST₆₁ übergeht.

Bei dem Schritt ST₆₁ wird der Inhalt des Datenregisters DR₂ zu der zweiten Tabellenadresse WH₁ addiert und bei den folgenden Schritten ST₆₂ und ST₆₃ wird eine "1" zu der Summe addiert, worauf dann die zweite Tabelle befragt wird. Wenn beispiels weise die dritten und vierten Bits der kodierten Daten "0,0" d. h. "0" sind, werden Daten a von einer Adresse WH ₁₊₀₊₁ auf gezogen. In ähnlicher Weise werden, wenn die dritten und vierten Bits "0,1" sind, Daten b aus einer Adresse WH ₁₊₁₊₁ er zeugt, während, wenn sie "1,0" sind, Daten c aus einer Adresse WH ₁₊₂₊₁ aufgenommen werden. Ferner werden, wenn die dritten und vierten Bits der kodierten Daten "1,1" sind, Daten von einer Adresse WH ₁₊₃₊₁ aufgenommen. Kodierte Daten sind zu diesem Zeitpunkt "0,1,1,0", was, wie aus Tabelle I zu ersehen ist, kodierte Daten mit einer Spurlänge von "2" sind.

Folglich speichert die Adresse WH ₁₊₃₊₁ die Spurlänge "2", ein Symbol T="0", das zeigt, daß die Spurlänge die eines Ab schlußkodes ist, und ein Symbol "1", was zeigt, daß die Spur länge festgestellt worden ist, d. h. das Kodieren beendet ist.

Im allgemeinen speichert eine ausgewählte Adresse in der zweiten Tabelle wie aus Fig. 30(d) zu ersehen ist, eine Spurlänge (Binärzahl) RUN (in einem Fall, wo die kodierten Daten ein Verarbeitungskode sind, eine Zahl durch Teilen der entsprechenden Spurlänge durch 64 gegeben ist), ein Symbol T/M, das an zeigt, daß die Spurlänge die eines Abschlußkodes oder die eines Verarbeitungskodes ist, und ein Symbol "1", das die Durchführung der Kodierung anzeigt. Diese Symbole werden in aufeinanderfolgenden Programmschritten verwendet.

Bei dem Schritt ST₆₄ werden die Daten aus der Tabelle um ein Bit verschoben, um festzustellen, ob die Kodierung vorüber ist, und bei dem Schritt JST₆₅ wird geprüft, ob ein Übertrag "1" angelegen hat. Wenn beispielsweise Daten von einer Adresse WH ₁₊₃₊₁ infolge der dritten und vierten Bits aufgenommen werden, welche "1,1" sind, liegt ein Übertrag "1" an. Dann wird ein Unterprogramm "Spurlänge speichern" durchgeführt, wobei Bildelementdaten mit jeweils einem Bit an den RBF-Bereich auf der Basis der Spurlänge übertragen werden. Wenn die dritten und vierten Bits der kodierten Daten "0,0" sind, und Daten a aus einer Adresse WH ₁₊₀₊₁ in das Register ADR geladen werden, ist ein Übertrag "0", so daß der Betrieb auf den Schritt ST₅₂ zurückgeht.

Bei diesem Schritt ST₅₂ wird dann die zweite Tabelle auf der Basis des Inhalts des Registers ADR befragt, so daß eine "1" in dem Datenregister DR₃ gesetzt wird. Dementsprechend wird bei dem Schritt ST₅₆ das fünfte Bit der kodierten Daten in das Datenregister DR₂ eingegeben, und bei dem Schritt ST₆₃ werden die in der Adresse a+0+1 oder a+1+1 ge speicherten Daten in das Register AD entsprechend dem Inhalt des fünften Bits geladen.

Derselbe Vorgang wird danach wiederholt. Wenn während dieser Periode alle 8 Bits der in dem Datenregister DR₁ gespeicherten Daten herausgeschoben werden, wird das Ergebnis bei dem Schritt JST₅₈ ja. Dann werden die nächsten Daten von dem FIFO-Bereich an das Datenregister DR₁ übertragen, was dann als ein Unterprogramm FIFO "lesen" bezeichnet wird.

In Fig. 31 ist ein Flußdiagramm des Unterprogramms FIFO "Lesen" dargestellt. Wenn dieses Flußdiagramm eingegeben wird, werden durch den Prozessor CPU zuerst verschiedene in ihm gespeicherte Daten zurückgezogen. Hierauf werden dann Daten aus dem FIFO-Bereich ausgelesen. Wie in Verbindung mit dem Sendebetrieb ausgeführt, muß die Abgabe von Daten in dem und aus dem FIFO-Bereich 2 Bedingungen genügen: (1) die Lese adresse sollte nicht vor der Schreibadressse durchlaufen, damit die in dem FIFO-Bereich eingeschriebenen Daten nicht verlorengehen, und (2) die Leseadresse sollte nicht von der Schreibadresse passiert werden, so daß verhindert ist, daß der FIFO-Bereich geleert wird. Infolgedessen gilt dies nicht, bis geprüft wird, ob die Lese- und Schreibadressen in dem FIFO-Bereich einander gleich sind; die Daten werden dann von dem E/A-Abschnitt IX an den FIFO-Bereich übertragen, und das Ergebnis bei dem Schritt JST₆₆ wird nein, so daß Daten aus gelesen werden können.

Wenn der Schritt JST₆₆ nein ergibt, wird der Anfangswert "8" in dem Bitzähler BTC _II gesetzt, um ihn für eine Betriebsrück führung auf das in Fig. 30(a) dargestellte Flußdiagramm vor zubereiten. Dann wird ein Byte kodierter Daten aus dem FIFO-Bereich ausgelesen und in dem Datenregister DR₁ gespeichert, und die Leseadresse in dem FIFO-Bereich wird auf den neuesten Stand gebracht. Zu diesem Zeitpunkt wird dann bei dem Schritt JST₆₇ beurteilt, ob die Leseadresse auf die erste Adresse rückgesetzt werden muß. Wenn dies nicht notwendig ist, bleibt die Voraussetzung unverändert. Wenn es jedoch notwendig ist, wird der Anfangswert in dem Leseadressenregister gesetzt, und dann werden die Daten in dem Prozessor, welche zurückgezogen wurden, in den Ausgangszustand zurückgebracht, wobei dann das in Fig. 30(a) dargestellte Flußdiagramm wiederaufgenommen wird. Das Unterprogramm "Spurlängen Speichern" ist in dem Flußdiagramm der Fig. 32 dargestellt.

Zuerst werden verschiedene Daten in dem Prozessor in dem WK- Bereich geschützt, während Daten, die zur Durchführung dieses Flußdiagramms notwendig sind, aus dem WK-Bereich aufgenommen werden, um dadurch Anfangswerte verschiedener Daten zu setzen. Hierauf wird die Spurlänge, die um ein Bit verschoben und in dem Register ADR bei dem Schritt ST₆₄ gespeichert worden ist, wenn das Flußdiagramm der Fig. 30(a) ausgeführt wurde, wieder um ein Bit verschoben, um festzustellen, ob die Spurlänge einem Abschluß- oder einem Verarbeitungskode entspricht. Hier durch wird T="0" verschoben, und wenn dann kein Übertrag "1" anliegt, ergibt der Schritt JST₆₈ nein, was bedeutet, daß die in dem Register ADR gespeicherte Spurlänge die eines Ab schlußkodes ist. Daher kommt es dann zu einem Fluß, bei welchem Bildelementdaten, die der Spurlänge entsprechen erzeugen und an den RBF-Bereich übertragen werden.

Inzwischen hat das Register ADR eine Verarbeitungs- Spurlänge M gespeichert, welche, wie ausgeführt, ein numerischer Kode ist, der sich Teilen einer einem Verarbeitungskode entsprechenden Spurlänge durch "64" ergeben hat. Wenn daher das Ergebnis bei dem Schritt JST₆₈ ja ist, werden Bildelement daten einer Zahl 64mal der Verarbeitungsspurlänge erzeugt und an den RBF-Bereich übertragen. In diesem Flußdiagramm wird dann die Verarbeitungs-Spurlänge des Registers ADR in dem M-Zähler gesetzt.

Dann wird bei dem Schritt JST₆₉ festgestellt, ob eine Verar beitung Byte für Byte möglich ist, oder ob eine Verarbeitung Bit für Bit vorgenommen werden muß. Insbesondere bei der prak tischen Ausführung dieses Flußdiagramms müssen, wenn die vor her an den RBF-Bereich übertragenen Bildelementdaten 8 Bit kurz sind, die Bruchteilsbits zuerst übertragen werden und dann muß die Adresse mit 8 Bit-Daten aufgefüllt werden. Die Anzahl der Bruchteilbits ist in dem Bitspeicher BTC _I gespeichert worden. Folglich wird bei dem Schritt JST₆₉ unterschieden, ob der Bitzähler BTC _I "8" ist, und bei ja werden die Daten Byte für Byte und bei nein Bit für Bit verarbeitet.

Im Falle einer Byteverarbeitung wird bei dem Schritt JST₇₀ festgestellt, ob die "Gegenstands"-Daten "weiß" oder "schwarz" sind; wenn sie "schwarz" sind, wird ein noch zu beschreibendes Flußdiagramm durchgeführt. Wenn sie "schwarz" sind, wird ein Flußdiagramm durchgeführt, bei welchem "schwarze" Bild elementdaten bei jeweils 8 Bit erzeugt und an den RBF-Bereich übertragen werden. Dieses Flußdiagramm bei "schwarzen" Daten entspricht im wesentlichen dem bei "weißen" Daten, wie be schrieben ist, abgesehen von dem Unterschied in der Art der Bildelementdaten, so daß eine ins einzelne gehende Beschreibung entfallen kann.

Im Falle einer Bitverarbeitung wird dem Schritt JST₇₁ beurteilt, ob die Gegenstands-"Daten" "weiß" oder "schwarz" sind. Wie erinnerlich, sind die von einer Empfangsstation gesendeten Daten immer "weiße" kodierte Daten, die unmittelbar auf einen Synchronkode EOL folgen. Wenn daher die Tabelle auf der Basis der kodierten Daten zur Durchführung des Flußdiagramms der Fig. 30(a) herangezogen wird und die entsprechende Spurlänge aufgenommen wird, ist die Anfangsspurlänge "weiß" und danach kommt es zu keinen Farbänderungen, wenn bei einer Verarbei tungsspurlänge, während sich die Farbe ändert, und bei einem Abschlußkode jeweils eine Abschlußspurlänge aufgenommen wird. Hieraus folgt, daß durch Speichern einer Farbänderung, zu der es jedesmal kommt, wenn ein Übertrag "0" anliegt, wenn bei einem Schritt JST der Inhalt des Registers ADR verschoben wird, um das Vorhandensein des Übertrags "1" zu überprüfen, bei dem Schritt JST₇₁ unterschieden werden kann, ob die Spur länge "weiß" oder "schwarz" ist.

Wenn das Ergebnis bei dem Schritt JST₇₀ "schwarz" ist, werden "schwarze" Bildelementdaten erzeugt und an den RBF-Bereich übertragen. Das Flußdiagramm läuft dann im wesentlichen auf dieselbe Weise wie im Fall von "weißen" Daten an und braucht daher nicht weiter beschrieben zu werden. Wenn das Ergebnis bei dem Schritt JST₇₁ "weiß" ist, läßt der Prozessor zeitwei lig in den Akkumulator ACC die 8 Bit-Daten in die Adresse, in welche Bruchteilsbits der Bildelementdaten einzuschreiben sind. Dann wird der Inhalt des Akkumulators ACC zu dem des Akkumulators ACC addiert, um den Inhalt um ein Bit zu verschieben. Im Ergebnis nimmt dann der Akkumulator ein Bit von Bild elementdaten "0" als nächstes mit den vorher in ihn geladenen 8 Bit-Daten auf.

Wenn ein Bit des Bruchteils auf diese Weise verarbeitet wird, wird eine "1" von dem Bitzähler BTC _I subtrahiert und beim Schritt JST₇₂ wird geprüft, ob der Bruchteil vollständig ver arbeitet worden ist. Wenn das Verarbeiten des Bruchteils noch nicht ganz durchgeführt ist, und dies durch nein bei dem Schritt JST₇₂ angezeigt wird, wird der Inhalt des Akkumulators ACC wieder verschoben, um wiederholt eine "0" einzubringen. Wenn der Bitzähler "0" erreicht und der Bruchteilbereich voll ständig mit "0'en" ausgefüllt ist, wird der Inhalt des Akku mulators ACC an den RBF-Bereich übertragen und die Schreib adresse in dem RBF-Bereich ist auf den neuesten Stand gebracht. Hierdurch ist dann eine Bit-für-Bit-Verarbeitung abgeschlossen, und danach kann eine Byte-für-Byte-Verarbeitung erfolgen. Somit ist zuerst der Anfangswert "8" in dem T-Zähler gesetzt.

Dann wird der Inhalt des Akkumulators ACC insgesamt "0" und an den RBF-Bereich abgegeben; die Schreibadresse des RBF- Bereichs wird auf den neuesten Stand gebracht, und es wird eine "1" von dem T-Zähler subtrahiert. Dieser Vorgang wird achtmal wiederholt. Wenn das Ergebnis bei dem Schritt JST₇₃ ja ist, was bedeutet, daß 64 Bits von Bildelementdaten an den RBF-Bereich übertragen worden sind, wird eine "1" vor dem M- Zähler subtrahiert. Bei dem Schritt JST₇₄ wird dann geprüft, ob der Inhalt des M-Zählers durch den vorstehenden Schritt "0" gemacht wurde; bei nein wird dann wieder eine "8" in dem T-Zähler gesetzt, um 64 Bits an die "weißen" Bildelementdaten zu übertragen. Wenn alle "weißen" Bildelementdaten, die gleich der Spurlänge sind, welche dem Verarbeitungskode entspricht, an den RBF-Bereich übertragen worden sind und der Schritt JST₇₄ folglich ja ergibt, ist der Inhalt des Bitzählers BTC _I ausgeglichen.

Insbesondere eine Spurlänge, die einem Verarbeitungskode ent spricht, ist ein Vielfaches von "8". Wenn Bildelementdaten der Spurlänge erzeugt und in dem RBF-Bereich gespeichert werden, sind die Bildelementdaten, die in die letzte Adresse des RBF-Bereichs eingeschrieben sind, nur in den Bits wirksam, die sich durch Subtrahieren des Bruchteils, der bei einer Bit-für- Bit-Verarbeitung in die Anfangsadresse geschrieben worden ist, von den ganzen 8 Bits ergeben haben. Wenn folglich die Bit elementdaten einer Abschlußspurlänge übertragen werden, muß gespeichert werden, wie viel mehr Bits von Bildelementdaten in die Adresse geladen werden sollten. Hierzu wird der Inhalt des Bit-Zählers BTC _I ausgeglichen, um den Anfangsbruchteil wiederzugewinnen.

Nachdem er in den WK-Bereich gespeichert worden ist und ver schiedene vorher abgeschirmte Daten des Prozessors in ihre Anfangszustände gebracht worden sind, wird das Flußdiagramm der Fig. 30(a) wiederaufgenommen. Bei der Rückkehr zu dem Flußdiagramm der Fig. 30(a) nimmt dann der Prozessor CPU, wie ausgeführt, eine Spurlänge aus der Tabelle auf, so daß das Register ADR nach einer Verarbeitungsspurlänge mit einer Ab schlußspurlänge geladen wird. Das Ergebnis bei dem Schritt JST₆₈ wird folglich nein, und Bildelementdaten dieser Ab schlußspurlänge werden erzeugt und an den RBF-Bereich über tragen. Dieses Flußdiagramm ist in Fig. 33 wiedergegeben, und legt fest, ob die in das Register ADR geladene Spurlänge "0" ist.

Wenn das Ergebnis bei dem Schritt JST₇₅ ja ist, wodurch ange zeigt wird, daß es nicht notwendig ist, Bildelementdaten an den RBF-Bereich zu übertragen, da die Spurlänge "0" ist, ge winnen die verschiedenen vorher geschützten Daten wieder ihren Anfangszustand zurück, und das Flußdiagramm der Fig. 30(a) wird wiederaufgenommen. Wenn das Ergebnis bei dem Schritt JST₇₅ nein ist, wird der Datenbruchteil in der Adresse, welche mit Daten in dem RBF-Bereich zu laden ist, überprüft. Ferner wird geprüft, ob der Bitzähler BTC _I "8" ist, und wenn der Schritt JST₇₆ ja ergibt, was anzeigt, daß der Bruchteil "0" ist und 8 Bit-Daten in die Schreibadresse eingeschrieben werden können, wird festgestellt, ob die Daten, die erzeugt werden sollten, "schwarz" oder "weiß" sind. Hierauf erfolgt dann bei dem Flußdiagramm eine Byte-für-Byte-Verarbeitung. Die Byte-für-Byte-Verarbeitung für "schwarze" Daten wird nachstehend beschrieben. Dieselbe Verarbeitung für "weiße" Daten entspricht im wesentlichen der Verarbeitung für "schwarze" Daten und braucht daher im einzelnen nicht beschrieben zu werden.

Wenn das Ergebnis bei dem Schritt JST₇₆ nein ist, was bedeutet, daß die vorher übertragenen Daten 8 Bit kurz sind, werden Bruchteilsbits an die Adresse übertragen und es wird eine Bit-für-Bit-Verarbeitung durchgeführt, um die Anzahl Bits in dieser Adresse auf "8" zu bringen. Hierzu wird festgestellt, ob die Bildelementdaten, welche dann geschaffen werden sollten, "weiß" oder "schwarz" sind; wenn bei dem Schritt JST₇₇ fest gestellt wird, daß die Bildelementdaten "weiß" sein sollten, werden "weiße" Bildelementdaten erzeugt und an den RBF-Bereich übertragen. Das Flußdiagramm läuft dann im wesentlichen auf die gleiche Weise ab wie das bereits beschriebene Flußdiagramm für "schwarze" Daten, und braucht daher im einzelnen nicht wiederholt zu werden.

Wenn der Schritt JST₇₇ nein ergibt, werden von den Bildelement daten die Daten, welche noch zu übertragen sind, in den Akkumulator geladen. Hierauf wird eine "1" in dem 1 Bit-Speicher gesetzt, und die Daten in dem Akkumulator ACC werden durch den 1 Bit-Speicher um 1 Bit verschoben. Hierdurch wird dann der Akkumulator ACC mit den vorher eingeschriebenen 8 Bit-Bildelement daten geladen, von welchen ein Bit durch schwarze Bildele mentdaten "1" ersetzt worden ist, welche zu diesem Zeitpunkt zu laden sind. Wenn das Bildelement des Bruchteils ein Bit auf diese Weise erzeugt worden ist, wird eine "1" von dem Bit zähler BTC _I subtrahiert.

Bei dem Schritt JST₇₈ wird dann beurteilt, ob der vorstehend wiedergegebene Schritt den Bitzähler "0" gemacht hat. Wenn das Ergebnis nein ist, wodurch angezeigt wird, daß die zu verarbei tenden Bruchteilbits noch belassen worden sind, wird eine "1" von der in dem ADR-Register gespeicherten Spurlänge sub trahiert, und bei dem Schritt JST₇₉ wird überprüft, ob die Abschlußspurlänge vollständig verarbeitet wurde. Bei einem nein bei dem Schritt JST₇₉ wird der Akkumulator ACC wieder ver schoben und der Vorgang, ein Bit der "schwarzen" Bildelement daten zu laden, wird wiederholt, wenn das Ergebnis bei dem Schritt JST₇₉ ja ist, wodurch angezeigt wird, daß Bildele mentdaten für die Abschlußspurlänge erzeugt worden sind, bevor der Bruchteil verarbeitet ist, wird der Inhalt des Akkumula tors ACC an die rechte Adresse des RBF-Bereichs übertragen. Danach werden die Schreibadresse und der Inhalt des Zählers BTC _I in dem WK-Bereich gespeichert, und die internen Bedingungen des Prozessors CPU werden in den Ursprungszustand zurück gebracht. Dann wird das Flußdiagramm der Fig. 30(a) wieder aufgenommen.

Wenn der Bruchteil verarbeitet worden ist, bevor die Verarbeitung der Abschlußspurlänge durchgeführt ist, und wenn "schwarze" Bildelementdaten, die den Bruchteilsbits entsprechen, in die Bildelementdaten eingebracht worden sind, die aus dem Akkumulator ACC entladen worden sind, wobei der Akkumulator ACC mit ausgewählten Daten gefüllt worden ist, wird das Ergebnis bei dem Schritt JST₇₈ ja, und der Inhalt des Akkumulators ACC wird an den RBF-Bereich übertragen, während eine "1" von der Abschlußspurlänge subtrahiert wird. Wenn dann das Ergebnis beim Schritt JST₈₀ nein ist, wodurch angezeigt wird, daß die Abschlußspurlänge noch nicht vollständig verarbeitet worden ist, wird die Schreibadresse in den RBF-Bereich um eins in krementiert, und der Prozessor CPU tritt in eine Byte-für- Byte-Verarbeitung ein. Wenn der Schritt JST₈₀ ja ergibt, wird eine "8" in dem Bitzähler BTC _I gesetzt, und die Schreibadresse in dem RBF-Bereich wird um eins inkrementiert, worauf sie dann in dem WK-Bereich gespeichert werden. Der Prozessor CPU gewinnt dann die ursprünglichen internen Bedingungen wieder und schiebt in dem Flußdiagramm der Fig. 30(a). Beim Eintreten in eine Byteverarbeitung setzt der Prozessor alle "1" in 8 Bits in dem Akkumulator und überträgt sie an den RBF-Bereich. Hierauf wird dann eine "8" von der Abschlußspurlänge subtrahiert, und beim Schritt JST₈₁ wird unterschieden, ob die Abschlußspurlänge "0" gemacht wurde.

Wenn das Ergebnis bei dem Schritt JST₈₁ ja ist, was anzeigt, daß die Abschlußspurlänge gerade mit 8 Bit-Bildelementen ver arbeitet worden ist, werden Daten, die in der Schreibadresse des RBF-Bereichs geladen sind, in dem Bitzähler BTC _I "8" ge setzt, und die Schreibadresse wird um eins inkrementiert. Da nach werden wie bei dem vorerwähnten Fall derartige Daten in dem WK-Bereich gespeichert und der Prozessor CPU der die ur sprünglichen internen Bedingungen zurückgewonnen hat, geht auf das Flußdiagramm der Fig. 30(a) über.

Wenn sich bei dem Schritt JST₈₁ nein ergibt, wird festgestellt, ob das sich beim Subtrahieren einer "8" von der Spurlänge er gebende Ergebnis positiv oder negativ ist, d. h. ob das Vorzeichen "0" oder "1" ist. Wenn sich bei dem Schritt JST₈₂ nein ergibt, was anzeigt, daß die Spurlänge noch geblieben ist, wird die Schreibadresse inkrementiert und dann wird ein Byte der "schwarzen" Bildelementdaten wieder an den RBF-Bereich übertragen. Wenn sich bei dem Schritt JST₈₂ ja ergibt, wodurch angezeigt wird, daß Bildelementdaten, die die Abschlußspurlänge überschreiten, an den RBF-Bereich übertragen worden sind, dann wird der Bitzähler BCT _I mit einem Bruchteil geladen. Dieser Bruchteil stellt dann die Anzahl Bits dar, die eingebracht werden sollten, wenn das nächste Bildelement an diese Adresse des RBF-Bereichs übertragen wird. In diesem Beispiel ist die Schreibadresse des RBF-Bereichs mit zusätzlichen "schwarzen" Daten geladen worden. Diese zusätzlichen Daten haben jedoch keine Folgen, da sie durch die nächsten Bildelementdaten er setzt werden, wie aus der nachstehenden Beschreibung zu ersehen ist. Nach dem Ausgleich des Bitzählers BCT _I wird die Schreibadresse wieder erneuert, und diese Daten werden in dem WK-Bereich gespeichert. Dann gewinnt der Prozessor wieder die ursprünglichen internen Bedingungen und kehrt zu dem Fluß diagramm der Fig. 30(a) zurück.

Bei dem Ablauf I, welchen der Prozessor CPU durchführt, werden die Daten in dem FIFO-Bereich Byte für Byte in den Prozessor geladen und dekodiert, indem sie in dem RBF-Bereich gespeichert werden. Wenn der Prozessor den Ablauf H entsprechend dem vorerwähnten Unterbrechungsanforderungssignal int _h durchführt, werden die dekodierten Daten über den Ausgabeabschnitt III an den Aufzeichnungsabschnitt IV abgegeben, und dadurch auf einem Blatt aufgezeichnet.

Die Übertragung von Bildelementdaten an den Ausgabeabschnitt III bei dem Ablauf H ist durch ein Flußdiagramm in Fig. 34 dargestellt. Bei Eintreten in dieses Flußdiagramm holt der Prozessor CPU zuerst Segmentauswahldaten für das an Hand von Fig. 5(a) und (b) beschriebene thermische Element aus dem WK- Bereich heraus. Wie ausgeführt, können die Segmentauswahldaten nacheinander 8 Segmente des thermischen Elements aus wählen. Folglich wird zu diesem Zeitpunkt das Anfangselement einer Zeile ausgewählt, und der WK-Bereich hat "0,0,0,0,0,0,0,1" gespeichert. Der Anfangswert "32" wird dann in einem Bytezähler BYC gesetzt. Dies bedeutet, da, wie beschrieben, ein Datensegment 256 Bits oder 32 Byte aufweist und Bild daten 32mal bei jeweils 8 Bits verarbeitet werden müssen, daß sie in den Ausgabeabschnitt III für ein empfangenes Bild ge laden werden können. Die Leseadresse des RBF-Bereichs wird auch von dem WK-Bereich aus entladen und in den Prozessor CPU geladen.

Anschließend wird ein Datenbyte von der Leseadresse an den Akkumulator ACC übertragen. Das eine Datenbyte wird von dem Akkumulator an den Ausgabeabschnitt III angekoppelt, während die Leseadresse auf den neuesten Stand gebracht wird. Hierdurch wird dann eine Übertragung eines Datenbytes beendet, und folglich wird eine "1" von dem Bytezähler BYC subtrahiert. Wenn der Prozessor eine derartige Datenübertragung 32mal nacheinander wiederholt, wird der Ausgabeabschnitt III mit einem Da tensegment geladen. Der Bytezähler BYC erreicht dann "0", worauf Segmentauswahldaten von dem Register R an den Akkumulator und folglich an den Ausgabeabschnitt III übertragen werden. Der Ausgabeabschnitt III wird nunmehr mit einem Bildelement daten-Segment und Segmentauswahldaten geladen. Der Pro zessor versorgt dann den Ausgabeabschnitt III mit einem Schreib impuls ws₂, um ein bereits erwähntes Energiefreigabesignal zu erzeugen. Folglich wird dann das thermische Element in der vor beschriebenen Weise aktiviert, so daß der Aufzeichnungsab schnitt IV ein Datensegment auf ein Aufzeichnungsblatt auf zeichnet.

Der Prozessor verschiebt die Segmentauswahldaten um ein Bit, um für einen weiteren Ablauf H vorbereitet zu werden, veranlaßt, daß die Leseadresse des RBF-Bereichs in dem WK-Bereich abge schirmt wird und beginnt dann den Ablauf, welchen er vor der Unterbrechung übernommen hat.

Den Ablauf H, den der Prozessor entsprechend einem Unter brechungsanforderungssignal int _h durchführt, weist auch die Abgabe eines Phasenerregungssignals an den für eine vertikale Abtastung vorgesehenen Impulsmotor des Aufzeichnungsabschnittes zusätzlich zu der oben angeführten Datenabgabe auf. Die Lieferung eines derartigen Signals ist im wesentlichen dieselbe wie die, die an Hand von Fig. 18(a) bis 18(c) beschrieben worden ist, und wird daher im einzelnen nicht nochmals beschrieben. Hieraus ist somit zu ersehen, daß beim Empfangs betrieb der Prozessor, der die verschiedenen Abläufe F bis I durchführt, empfangene Bilddaten dekodiert und sie zum Her stellen einer Kopie aufzeichnet.

Um ein Faksimilesystem mit Hilfe eines Mikrocomputers zu ver wirklichen, hat die dargestellte und beschriebene Ausführung den folgenden Aufbau. Zuerst werden Abläufe, welche der Pro zessor CPU durchzuführen hat, festgelegt. Bei einer Datenübertragung werden die Abläufe in A bis D aufgeteilt und von dem Prozessor CPU auf einer Zeitmultiplexbasis mit vorbestimmten Zeitsteuerungen durchgeführt, so daß Bildelementdaten, die von dem Abtastabschnitt I ausgelesen sind, kodiert und an das Modem abgegeben werden. Bei einem Datenempfang werden die Ab läufe in F bis I unterteilt und von dem Prozessor CPU auf einer Zeitmultiplexbasis mit vorbestimmten Zeitsteuerungen durchgeführt, so daß kodierte Bilddaten von dem Modem dekodiert und von diesem aus dem Aufzeichnungsabschnitt IV zugeführt werden, um dort auf einem Aufzeichnungsblatt aufgezeichnet zu werden. Dies ist keine Einschränkung, sondern dient nur zur Erläuterung. Operationen, die der Prozessor CPU durch führt, um für eine Faksimileübertragung notwendige Daten zu ver arbeiten, können erforderlichenfalls aufgeteilt werden, und die Zeitsteuerungen, mit welchen der Prozessor CPU die Abläufe durchführt, können frei gewählt werden.

Ein Beispiel für andere Ausführungen wird nachstehend beschrieben, wobei beispielsweise Operationen bei einem Datenempfang durchgeführt werden. Operationen, die der Prozessor CPU bei Empfangsbetrieb ausführen sollte, sind, wie beschrieben, in Abläufe J bis M aufgeteilt; der Ablauf M wird im allgemeinen durchgeführt, während die Abläufe J bis L entsprechend ein zelnen Anforderungsunterbrechungssignalen int _f bis int _h ausge führt werden. Die Prioritätsreihenfolge der Abläufe J bis L ist mit K<L<J vorher festgelegt.

Wenn beim Ablauf J ein Zeichen "Speicher voll" MFF _I oder MFF _II, wodurch angezeigt wird, daß eine Zeile von kodierten Bildele mentdaten in dem LBF-Bereich I oder II des Randomspeichers RAM gespeichert worden ist, gesetzt wird, setzt der Prozessor CPU das Zeichen MFF zurück und setzt ein Datenlesezeichen DRF _I oder DRF _II und versorgt den Ausgabeabschnitt III für ein empfangenes Bild mit 256 Bits von Bitdaten bei jeweils 8 Bits von dem LBF-Bereich I oder II. Der Ablauf K des Prozessors CPU besteht darin, an eine ausgewählte Adresse des FIFO-Bereichs kodierte Daten zu übertragen und in dieser Adresse zu speichern, welche Daten von dem Modem seriell an den Prozessor angelegt worden sind und durch den Eingabeabschnitt IX in parallele Daten in 8 Bits-Blöcken transformiert worden sind.

Wenn beim Ablauf L das Datenlesezeichen DRF gesetzt wird, legt der Prozessor CPU das ausgewählte Phasenanregungsmuster an den Steuersignal-Ausgabeabschnitt IX an, um den Impulsmotor des Aufzeichnungsabschnittes IV weiterzuschalten. Wenn beim Ablauf M der LBF-Bereich I oder II leer ist, wobei dann das Zeichen "Speicher leer" MEF _I oder MEF _II gesetzt ist, setzt der Pro zessor CPU das Zeichen "Speicher leer" zurück und nimmt ko dierte Daten von dem FIFO-Bereich auf. Die kodierten Daten werden dekodiert und an den LBF-Bereich übertragen, wo sie gespeichert werden. Nach der Durchführung einer Dekodieroperation einer Zeile werden Fehler in den empfangenen Bilddaten überprüft und wenn keine Fehler vorliegen, wird das Zeichen "Speicher voll" MFF _I oder MFF _II gesetzt.

Wenn dem Prozessor CPU Abläufe J bis M zugeordnet werden, um einen Empfangsbetrieb durchzuführen und um sie zu vorgegebenen Zeitpunkten auf einer Zeitmultiplexbasis entsprechend Unter brechungsanforderungssignalen int _f bis int _h auszuführen, können Faksimiledaten empfangen und von dem Prozessor CPU verarbeitet werden, wie in Fig. 35 und 36 dargestellt ist.

Insbesondere führt der Prozessor CPU im allgemeinen einen Ablauf M aus, bei welchem Bilddaten in den Prozessor jeweils durch 8 Bits von dem FIFO-Bereich geladen und nacheinander von diesem Bereich an den LBF-Bereich als dekodierte Daten übertragen werden. Bei Anliegen eines auf dem Synchronsignal s₁ beruhenden Unterbrechungsanforderungssignal unterbricht der Prozessor den Ablauf M und führt den Ablauf J durch, wobei dann die in dem LBF-Bereich gespeicherten, dekodierten Bild elementdaten an den Ausgabeabschnitt IV auf einer 8 Bit-Basis angelegt werden. Wenn das auf dem Synchronsignal s₁ beruhende Unterbrechungsanforderungssignal int _h anliegt, während der Pro zessor den Ablauf J durchführt, unterbricht er (CPU) den Ab lauf J und führt den Ablauf L aus, bei welchem der Steuersignal- Ausgabeabschnitt XI mit einem Phasenanregungsmuster ver sorgt wird, um den Impulsmotor des Aufzeichnungsabschnitts IV einen Schritt weiterzuschalten. Entsprechend einer Unter brechungsanforderung, welche durch das Signal int _g gemacht werden kann, während der Prozessor CPU den Ablauf L durchführt, führt er (CPU) diesen Ablauf L mit einer Priorität gegenüber den anderen Abläufen aus und überträgt kodierte Daten von dem Daten-E/A-Abschnitt XI an den FIFO-Bereich und kehrt danach zu dem Ablauf L zurück. Nach diesem Ablauf L geht der Pro zessor CPU auf den Ablauf J und dann auf den Ablauf M zurück. Auf diese Weise führt der Prozessor die verschiedenen Abläufe auf einer Zeitmultiplexbasis entsprechend der Prioritäts reihenfolge der Abläufe durch.

In der Praxis folgen diese einzelnen Abläufe denselben Arbeits abläufen, wie an Hand von Fig. 29 bis 34 beschrieben worden ist, und brauchen daher im einzelnen nicht nochmals beschrieben zu werden.

Obwohl verschiedene Register, Zähler usw. die bei dem Pro zessor CPU erforderlich sind, um verschiedene Abläufe durchzu führen, in Verbindung mit dem Prozessor CPU dargestellt und beschrieben worden sind, können derartige Register, Zähler usw. selbstverständlich auch außerhalb des Prozessors angeordnet sein. Ferner ist die Erfindung nicht nur mit einer öffentlichen Leitung mit einem Modem wie in der dargestellten Ausführungsform, sondern auch mit Hilfe einer digitalen Leitung durch führbar. Der 8 Bit-Prozessor CPU, der in der wiedergegebenen Ausführungsform zum Verarbeiten von Daten verwendet ist, kann selbstverständlich auch durch einen 16 Bit-Prozessor, einen 4 Bit-Prozessor, einen 32 Bit-Prozessor, einen Bitslice-Prozessor oder einen ähnlichen entsprechenden Prozessortyp ersetzt werden.

Ferner können der Abtastabschnitt I und der Aufzeichnungsabschnitt IV, die in der Ausführungsform dargestellt sind, durch entsprechende Ausführungen ersetzt werden, beispielsweise kann der Abtastabschnitt so ausgelegt werden, daß er Bildelementdaten von einem Magnetband, einem Speicher oder einer ähnlichen Bildquelle aufnimmt, während der Aufzeichnungsabschnitt einen Rechner aufweisen kann. Außerdem kann ein Gerät in der Empfangsstation die Form eines Rechners oder einer Speicher austauscheinrichtung haben.

Bei einem Faksimile-Gerät mit den Merkmalen nach der Erfindung kann somit ein Mikrocomputer vorgesehen sein, um Faksimile daten jeweils durch eine vorbestimmte Anzahl Bits zu verarbeiten; die Verarbeitung ist in eine Anzahl Abläufe aufgeteilt, welche der Mikrocomputer in der Praxis auf einer Zeitmulti plexbasis mit vorbestimmten Zeitsteuervorgängen durchführt. Folglich arbeitet der Mikrocomputer mit einem solchen Wir kungsgrad, daß eine sehr schnelle Datenverarbeitung, die bei einer Faksimileübertragung erforderlich ist, trotz einer ver hältnismäßig niedrigen Betriebsgeschwindigkeit des Mikrocom puters erreichbar ist. Infolgedessen können die sehr schnell arbeitenden Hardwareteile eines herkömmlichen Geräts durch einen Mikrocomputer ersetzt werden, wodurch somit ein kompaktes und wirtschaftlich arbeitendes Gerät für eine Fak simileübertragung geschaffen ist.

Die dargestellte Ausführungsform ist so bemessen, daß der Processor CPU, der den Ablauf I durchführt, kodierte aus dem FIFO-Bereich abgezogene Daten dekodiert und sie zeitweilig in dem LBF-Bereich speichert, worauf dann der Prozessor, der den Ablauf H durchführt, die Bildelementdaten an den Ausgabeabschnitt III für ein empfangenes Bild abgibt. Andererseits können die dekodierten Bildelementdaten unmittelbar an den Ausgabeabschnitt III ohne eine zwischenzeitliche Speicherung in dem LBF-Bereich angelegt werden. Bei dieser Anordnung wird der LBF-Bereich überflüssig und dadurch ist die notwendige Kapazität des Datenspeicherabschnitts VIII auf ein Minimum beschränkt, was im Ergebnis eine Kostensenkung bei einer derartigen Einrichtung zur Folge hat. Auch ist es möglich, den Ablauf wegzulassen, den der Prozessor durchführen würde, um Bildelementdaten an und aus dem LBF-Bereich von jeweils 8 Bits zu liefern, so daß der Prozessor CPU eine Sonder zeit erhält, die zum Verarbeiten zur Verfügung steht. Folglich wird eine Zeitzuteilung für die Abläufe des Prozessors leicht.

Verschiedene Register, Zähler usw. die für den Prozessor not wendig sind, um die verschiedenen Abläufe auszuführen, sind in Verbindung mit dem Prozessor CPU dargestellt und beschrieben worden. Sie können selbstverständlich auch außerhalb des Prozessors angeordnet werden. Ferner ist die Erfindung nicht nur mit Hilfe einer öffentlichen Leitung bei Verwendung eines Modems wie in der dargestellten Ausführungsform sondern auch mit einer digitalen Leitung in der Praxis durchführbar. Auch kann der 8 Bit-Prozessor, der bei der Ausführungsform zum Verarbeiten von Daten verwendet ist, durch einen 16 Bit-Prozessor, einen 4 Bit-Prozessor, einen 32 Bit-Prozessor, einen Bitslice- Prozessor und einen ähnlichen entsprechenden Prozessortype er setzt werden. Der Abtastabschnitt I und der Aufzeichnungsab schnitt IV in der dargestellten Ausführungsform können einen entsprechenden Aufbau aufweisen. Beispielsweise kann der Abtastabschnitt so ausgelegt sein, daß er Bildelemente von einem Magnetband, einem Speicher oder einer ähnlichen Bild quelle aufnimmt, während der Aufzeichnungsabschnitt einen Rechner aufweisen kann.

Außerdem kann ein Gerät auf der Empfängerseite die Form eines Rechners oder einer Speicheraustauscheinrichtung aufweisen. Aus der vorstehenden Beschreibung ist zu ersehen, daß, da ge mäß der Erfindung eine Puffereinheit, eine Kodierer/Dekodierer einheit, eine Übertragungssteuereinheit und andere Hardware abschnitt eines herkömmlichen Geräts für eine Faksimileüber tragung durch einen Mikrocomputer ersetzt sind, ein sehr kom paktes und preiswertes Gerät für eine Faksimileübertragung geschaffen werden kann.

Claims

1. Faksimile-Gerät

a) mit einer Abtasteinrichtung zur Erzeugung von digitalen Bildsignalen, die punktweise einer zu übertragenden Vorlage entsprechen,
b) mit einer Aufzeichnungseinrichtung für empfangene Bild signale,
c) mit einem Speicher mit wahlfreiem Zugriff für die digi talen Bildsignale,
d) mit einem systeminternen Computer für die Steuerung des Betriebes und mit Speichermitteln, um zumindest die Arbeitsweise des Gerätes betreffende Steuerdaten zu speichern, und
e) mit Schnittstellen zwischen dem Mikrocomputer einerseits, der Abtasteinrichtung, einem Modem und der Aufzeichnungs einrichtung andererseits,

dadurch gekennzeichnet, daß

f) der systeminterne Mikrocomputer zum Kodieren von zu übertragenden Bilddaten und/oder zum Dekodieren von empfangenen Bilddaten ausgebildet ist und die zu ver arbeitenden in Serienformat vorliegenden Bilddaten in Parallelformat umwandelt und in Parallelformat verar beitet, wobei der Mikrocomputer zur Verarbeitung von Unterbrechungsanforderungssignalen von verschiedenen Ein/Ausgabeeinheiten ausgebildet ist,
g) der Mikrocomputer (V) dafür ausgebildet ist, die Verarbeitung der Faksimiledaten in eine An zahl Abläufe (A-E) entsprechend verschiedenen Un terbrechungsanforderungssignalen aufzuteilen, wo bei er diese Abläufe dann auf einer Zeitmulti plexbasis mit vorbestimmten Zeitsteuervorgängen und mit vorbestimmter Prioritätsreihenfolge durchführt, und
h) die Annahmefolgefrequenz des Mikrocomputers (V) hinsichtlich der Unterbrechungsanforderungssi gnale (int _b) abhängig von der Datendichte änder bar ist, um effektiv eine Komprimierung oder Deh nung der zu verarbeitenden Daten zu bewirken.

2. Faksimile-Gerät nach Anspruch 1, dadurch gekennzeichnet, daß der Mikrocomputer nur jedes zweite Unterbrechungsanforde rungssignal (int _b) verarbeitet, wenn die Dichte der vertikalen Abtastzeilen 7,7 Zeilen/mm ist.

3. Faksimile-Gerät nach Anspruch 1, dadurch gekennzeichnet, daß der Mikrocomputer jedes Unterbrechungsanforderungssi gnal (int _b) verarbeitet, wenn die Dichte der verti kalen Abtastzeilen 3,85 Zeilen/mm ist.