DE2312461A1

DE2312461A1 - Schaltungsanordnung zur verbindung einer datenverarbeitungseinheit mit einer vielzahl von uebertragungsleitungen

Info

Publication number: DE2312461A1
Application number: DE2312461A
Authority: DE
Inventors: Stuart B Cooper
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1972-03-13
Filing date: 1973-03-13
Publication date: 1973-09-20
Also published as: AU465955B2; CA991764A; GB1415022A; JPS493511A; IT981320B; AU5171873A; US3804987A

Description

Dfpf.-Fng. Heinz Bardehle

Pate Tanvvalt

MDnchsn 22, üc-nö. Vi, Tel. 292555
Posiaasi&rifl MiidiJ« Ii, Postfach 4

München, den 73. MäYz I973

Hein Zeichen: P 1624

Anmelder: Honeywell Information Systems Ine, 200 Smith Street
Waltham, Mass., V. St. A.

Schaltungsanordnung zur Verbindung einer Datenverarbeitungseinheit mit einer Vielzahl von Übertragungsleitungen

Die Erfindung bezieht sich generell auf eine Nachrichtenübertragungsanordnung und insbesondere auf eine mit einer Nachrichtenübertragungsleitung im Multiplexbetrieb zusammenarbeitende Anordnung.

Auf dem Gebiet der Nachrichtenübertragung wird üblicherweise eine Datenverarbeitungseinheit mit einer Vielzahl von Übertragungsleitungen verbunden, um Nachrichten zwischen verschiedenen Stellen zu übertragen und zu empfangen. Dieser Zustand erfordert eine Multiplexgruppierung der Übertragungsleitungen in einer solchen Weise, daß die Information fortwährend empfangen und ausgesendet wird. Die Situation er-

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schwert sich jedoch, wenn die Information mit unterschiedlichen Frequenzen über unterschiedliche Übertragungsleitungen übertragen wird. Die je Zeichen auf der jeweiligen Übertragungsleitung empfangenen Informationsbits müssen zu Zeichen zusammengesetzt und dann der Verarbeitungseinrichtung zugeführt werden; die für die Übertragung aufgenommenen Zeichen müssen zerlegt werden, und zwar in jeweils ein Bit zu einem Zeitpunkt, und über die Übertragungsleitungen übertragen werden. Die Frequenz, mit der dieser Zusammensetzungsvorgang auszuführen ist, "wird üblicherweise durch die höchste Übertragungsfrequenz irgendeiner der Übertragungsleitungen bestimmt. Wenn die Bits in asynchroner Form empfangen werden, muß darüber hinaus die Abtastung der Bits in ihrer Mitte vorgenommen werden,'damit der richtige Informationsinhalt des jeweiligen Bits wiedergegeben wird. Da alle diese Vorgänge verschachtelt auszuführen sind,-d.h. die Übertragung über die Übertragungsleitungen und die Übertragung zu der Datenverarbeitungseinheit, wird das betreffende Problem noch verstärkt, wenn diese verschiedenen Faktoren für eine Realisierung berücksichtigt werden.

Der Erfindung liegt demgemäß die„ Aufgabe zu Grunde, eine verbesserte Übertragungsleitungs-Multiplexanordnung zu schaffen.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß dadurch, . .

a) daß Speichereinrichtungen zur Speicherung von Informationsbits vorgesehen sind,

b) daß erste Verbindungseinrichtungen vorgesehen sind, die eine Verbindung zu den Speichereinrichtungen für eine Parallelübertragung einer Vielzahl von Bits zu bzw. von einer Datenverarbeitungseinrichtung herzustellen gestatten,

c) daß zweite Verbindungseinrichtungen vorgesehen sind, die eine Verbindung zu den Sp eicher einrichtungen für eine serielle

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Übertragung der Bits zu bzw· von einer Vielzahl von Übertragungsleitungen ermöglichen,

d) daß die Speichereinrichtungen erste Zusammensetzungseinrichtungen zur Zusammensetzung der in Serie auftretenden Bits und zweite Zusammensetzungseinrichtungen zur Zusammensetzung der Bitgruppen umfassen, und

e) daß Steuereinrichtungen vorgesehen sind, die auf ein Unterbrechungssignal ansprechen und die Einrichtungen zur Unwirksamschaltung der ersten und zweiten Zusammensetzungseinrich-

en
tun© zum Zwecke der Sp.errung einer weiteren Bit zusammensetzung, ferner Freigabeeinrichtungen, die die zweiten Zusammensetzungseinrichtungen für eine solche Verbindung freizugeben gestatten, daß eine serielle Übertragung der zuvor zusammengesetzten Bits ermöglicht ist, und außerdem Freigabeeinrichtungen enthalten, die die ersten Verbindungseinrichtungen derart freizugeben gestatten, daß eine Tarällelübertragung der zuvor gesammelten bzw. zusammengesetzten Bitgruppen ermöglicht ist.

Die Steuereinrichtungen können ferner eine Freigabeeinrichtung enthalten, die die ersten und zweiten Zusammensetzungseinrichtungen während der Zeitspanne freigibt, die für eine derartige Zusammensetzung bzw. Zusammenfassung festgelegt ist, und darüber hinaus während der Zeitspanne, die für die Parallelübertragung bereitgestellt wird, wenn die Verarbeitungseinrichtung bezüglich der Verbindung nicht auf die ersten Zusammensetzungseinrichtungen anspricht.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise erläutert.

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Fig. 1A und 1B zeigern zusammen in einem allgemeinen Blockdiagramm eine bevorzugte Ausführungsform einer die Prinzipien der Erfindung enthaltenden Multiplexanordnung.

Fig. 2 zeigt in einem Blockdiagramm eine Freigabelogik, die für verschiedene Betriebsarten gemäß der Erfindung verwendet wird.

Fig. 3 zeigt in einem Blockdiagramm eine Lese/Schreib-Daten/Steuerauswahllogik der Anordnung gemäß der Erfindung. '

Fig. 4 zeigt in einem Blockdiagramm eine Logik zur Erzeugung von Zeitsteuersignalen und eines Baudfrequenz-Unterbrechungssignals bei der Anordnung gemäß der Erfindung.

Fig. 5 zeigt in einem Blockdiagramm eine Decodierungsschaltung zur Auswahl entsprechender Übertragungsleitungen gemäß den Prinzipien der Erfindung.

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In Fig. 1A und 1B ist ein Hauptspeicher 14 und ein Eingabe/ Ausgabe-Speicher 20 gezeigt, der mit dem Hauptspeicher derart verbunden ist, daß zwischen den beiden Speichern eine Informationsübertragung stattfinden kann. Außerdem ist der Hauptspeicher 14 an einer Datenverarbeitungseinrichtung 9 und an in Fig. 5 dargestellte Übertragungsleitungen angeschlossen.

Die Speicher sind dabei z.B. in folgender Weise aufgeteilt.

ist

Der Speicher 14/so aufgeteilt, daß er 256 Wortspeicherplätze enthält, deren jeder 18 Bit umfaßt. Die 256 Wörter teilen sich in 128 Steuerwörter und in 128 Datenwörter auf. Die Zahl steht dabei in direkter Beziehung zu der Anzahl zu bedienender bzw. berücksichtigender Übertragungsleitungen. In diesem Fall sind 128 Übertragungsleitungen vorhanden. Jedes der Steuerwörter enthält Bits, die das fortlaufende Bit eines empfangenen Zeichens anzeigen, 3its, die das fortlaufende Bit eines ausgesendeten Zeichens anzeigen, Bits, die den Abtastpunkt eines empfangenen Bits anzeigen, Bits, die den Abtastzeitpunkt von ausgesendeten Bits anzeigen, und Bits, die anzeigen, ob die Übertragungsleitungen aktiv bzw. benutzt oder inaktiv bzw. nicht benutzt sind. Diese verschiedenen Bits werden, wie noch ersichtlich werden wird, verschiedenen Zählern eines Registers 18 zugeführt. Jedes Datenwort der Datenwörter enthält zwei Zeichen, die aus Bits, welche die Datenbits eines ausgesendeten Zeichens anzeigen, und aus Bits bestehen, die Datenbits eines empfangenen Zeichens anzeigen.

Der Eingabe/Ausgabe-Speicher 20 ist als Speicher dargestellt, der 16 Vfortspeicherplätze mit jeweils 24 Bits enthält. Diese Anordnung ist in drei Segmente von 128 Empfangsbits, 128 Sendebits und 128 Bereitschaftsbits unterteilt. Jedes dieser Segmente

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ist als in einer 16-zu-8-Anordnung liegend dargestellt, wodurch der Speicher 20 insgesamt durch eine i6-zu-24-Anordnung gebildet ist. Ein Bit jedes Segments der drei Segmente ist für die jeweilige Übertragungsleitung reserviert. Die Bereitschaftsbits werden in dem Fall gesetzt, daß die in Frage kommende Übertragungsleitung für eine Informationsübertragung adressiert worden ist. Das Sendebitsegment ist so geschaltet, daß es Bits aus dem Speicher 14 aufnimmt und an die Übertragungsleitungen aussendet. Das Empfangsbitsegment ist.so geschaltet, daß es Bits von den Übertragungsleitungen aufnimmt, und außerdem ist das betreffende Segment so geschaltet, daß es die Bits zu dem Hauptspeicher 14 zu übertragen gestattet. Die Organisation des Speichers 20 gestattet, daß über acht Übertragungsleitungen eine gleichzeitige Bitühertragung zu bzw. von dem Speicher 20 erfolgt.

Eine Lese/Schreib-Datensteuerauswahllogik 16, die in Fig. 3 näher gezeigt ist, ist so geschaltet, daß sie Steuerwörter zwischen dem Hauptspeicher 14 und einem Register 1.8 zu übertragen gestattet. Das Register 18 enthält einen Empfangszustandszähler 40, einen iümpfangsabtastzähler 36, einen Sendezustandszähler 42, einen Sendeabtastzähler 38 und eine Leitungsaktivitäts-Anzeigeeinrichtung 70. Der Empfangsabtastzähler 36 ist so geschaltet, daß er beim asynchronen Übertragungsbetrieb in seiner Zählerstellung weitergeschaltet werden kann, nachdem ein Startbit eines Zeichens aufgenommen ist und unter der Voraussetzung, daß die adressierte Leitung für eine Informationsübertragung bereit ist. Das Bitintervall ist z.B. in sieben Unterbitintervalle, unterteilt. Demgemäß wird der Zähler 36» nachdem er das Startbit aufgenommen hat, in seiner Zählerstellung derart erhöht, daß mit der Zählerstellung 3 die Mitte des Bitintervalls ermittelt und zu dem

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betreffenden Zeitpunkt das empfangene Bit abgetastet wird. Der Empfangszustandszähler 40 ist so geschaltet, daß er in seiner ZäüLerstellung jeweils dann weitergeschaltet wird, wenn von d.em Zähler 36'ein Bit abgetastet wird, d.h. jeweils dann, wenn der Abtastzähler 36 eine Zählerstellung von 3 besitzt.

Auf eine Übertragung hin ist die Arbeitsweise der Zähler 38 und 42 verschieden, da die Verzerrung des Bits nicht ein wesentlicher Faktor wie während des Empfangsbetriebs ist. Jeweils dann, wenn die Verarbeitungseinrichtung 9 ein Zeichen zu dem Speicher 14 überträgt bzw. aussendet, erhält das Steuerwort ein Bit, so daß der Sendeabtastzähler 38 blockiert ist, um das sechste Bit anzuzeigen. Somit bedeutet die Tatsache, daß der Zähler 38 jeweils eine Zählerstellung von 6 besitzt, daß ein Bit von dem Speicher 14 zu dem Speicher 20 bei der nächsten Gelegenheit zu übertragen ist. Der Zähler 38 ist mit dem Zähler 42 verbunden, um die Zählerstellung des Zählers 42 jeweils dann zu erhöhen, wenn ein Bit zu dem Speicher 20 übertragen wird. Dies wird durch den Umstand festgestellt, daß die Zählerstellung des Send.eabtastzählers 38 erhöht wird, wenn das Bit zu dem Speicher 20 übertragen wird. Dadurch wird der Zähler 38 auf liull zurückgestellt, wodurch die nächste Anzeige nach der Zähler stellung von 6 geliefert ist. Hierdurch wird angezeigt, daß der Zustandszähler 42 in seiner Zählerstellung erhöht werden muß.

Die Leitungsaktivitäts-Anzeigeeinrichtung 70 wird durch das Leitungssteueradressenregister 13 gesteuert. Die betreffende Anzeigeeinrichtung 70 gibt ein Verknüpfungssignal "1" ab, wenn die adressierte Leitung für eine Übertragung und/oder einen Empfang vorzusehen ist.

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Der Eingabe/Ausgabe-Speicher 20 ist so geschaltet, daß eine · Bitübertragung zu bzw. von einem Register 25 ermöglicht ist,-. ,-'_ welches ein Empfangsbitregister 26, ein Sendebitregister 28 und ein Bereitschaftbitregister 30 enthält. Die Anordnung gemäß der Erfindung ist z.B. so organisiert, daß das System zu einem Zeitpunkt mit acht Übertragungsleitungen in .Verbindung treten kann. Sind somit die Bereitschaftsbits für eine bestimmte Übertragungsleitung gesetzt, so sind die Register 26 und 28 in den Stand gesetzt, Bits von Jeder der acht verschiedenen Übertragungsleitungen zu empfangen und/oder Bits an jede der acht verschiedenen Übertragungsleitungen auszusenden, und zwar über die Register 26, 28.

Die Anordnung gemäß der Erfindung ist imstande, in einer verschachtelten Weise in drei Betriebsarten zu arbeiten» Die erste Betriebsart (Betrieb der Datenverarbeitungseinrichtung) ist diejenige Betriebsart, bei der Zeichen entweder von der Verarbeitungseinrichtung 9 zu dem Speicher 14 übertragen werden und/oder bei der Daten von dem Speicher 14 zu der Verarbeitungseinrichtung 9 übertragen werden. Die zweite Betriebsart (Abtaötbetriebsart) ist diejenige Betriebsart, bei der Zeichenbits zwischen dem Hauptspeieher 14 und dem Bingabe/Ausgabe-Speicher 20 übertragen werden. Sine alternative Betriebsart zu der ersten Betriebsart (CPU-Betrieb) ist eine sogenannte LC-Betriebsart, während der die Leitungsaktivitäts-'Anzeigeeinrichtung 70 so geschaltet ist, daß sie anzeigt, ob die Übertragungsleitung in den aktiven oder inaktiven Zustand zu steuern ist. Eine dritte Betriebsart (Eingabe/Ausgabe-Betriebsart) ist diejenige Betriebsart, bei der eine Inxoi»mation zwischen dem Singabe/Ausgabe-Speicher 20 und den Übertragungsleitungen übertragen wird. Die Betriebsarten treten

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wie folgt taktmäßig auf. Die erste Betriebsart bzw. CPÜ-Betriebsart und die zweite Betriebsart bzw. die LC-Betriebsart stehen über Perioden hinweg zur Auswahl. Dies bedeutet, daß in dem Fall, daß die CPU-Betriebsart während der letzten Ablauffolge aktiviert war, während der nächsten Folge die LC-Betriebeart in einer sogenannten Kippschaltungsanordnung aktiviert wird. Hit Ausnahme während des Anlaufens des Systems ist die CPU-Betriebsart in den meisten Fällen die aktive Betriebsart, es sei denn, daß eine Leitung unwirksam war oder zu einem späteren Zeitpunkt wirksam gemacht wurde. Somit umfassen die Grundbetriebsarten der Anordnung gemäß der Erfindung eine CPU-Betriebsart, eine Abtastbetriebsart und eine Eingabe/Ausgabe-Betriebeart. Jede der Betriebsarten ist alt den anderen Betriebsarten verschachtelt, um während eines Teiles eines Bitintervalls zu arbeiten. Ein Bitintervall ist diejenige Zeitspanne, während der ein Bit über die Übertragungsleitungen übertragen oder empfangen wird. Bei einer maximalen Baudfrequenz von 300 Bits pro Sekunde z.B. ist ein Bitintervall gleich 3t33 ms lang· Ein Teil eines Bitintervalls ist dabei durch 1/7 eines Bitintervalls gegeben, was einer Dauer von 476/Usec entspricht. Diese Zahlen werden in der nachstehenden Beschreibung zum Zwecke der Veranschaulichung benutzt werden. Der Teil eines Bitintervalls, d.h. 1/7 eines BitIntervalls, wird im folgenden als ein Unterbitintervall bzw. Subbitintervall bezeichnet werden. Innerhalb der Subbitintervalle sind noch kürzere Intervalle vorhanden, die als Zyklen bezeichnet werden und die für Zwecke der Veranschaulichung während einer Dauer von 1,6/Usec auftreten können. Während eines ersten Zyklus und während eines zweiten Zyklus ist das Yirksamsein des Abtastmodus ermöglicht· Während eines folgenden dritten Zyklus kann der CPU-Modus zur Wirkung gelangen· Der Singabe/Ausgabe-Modus bzw.die Eingabe/Ausgabe-Betriebsart kann auf «ine Baudfrequenz-

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Unterbrechung hin zur Wirkung gelangen; die betreffende Unterbrechung wird dabei mit einer Frequenz ermöglicht, die durch die Übertragungsfrequenzen der verschiedenen Übertragungsleitungen bestimmt ist. Dies bedeutet, daß eine Baudfrequenzunterbrechung (BRI) wiederholt in einem System, in welchem die Übertragungsfrequenz einer Übertragungsleitung 300 Baud beträgt, alle 476/Usec auftritt, was bedeutet, daß je Subbitintervall eine Unterbrechung auftritt. Treten auf den anderen Leitungen andere Übertragungsfrequenzen auf, so tritt das Baudfrequenzunterbrechungssignal mit einer von der betreffenden Übertragungsfrequenz abhängigen Frequenz auf. Der Eingabe/Ausgabe-Modus besitzt gegenüber dem CPU-Modus und dem Abtastmodus Vorrang. Dies bedeutet, daß in dem Fall, daß im CPU-Modus oder im Abtastmodus gearbeitet wird, der Eingabe/Ausgabe-Modus Vorrang im Hinblick auf die Beendigung des CPU-Modus oder des Abtastmodus hat.

Ohne eine Baudfrequenunterbrechung- und damit ohne einen Betrieb im Eingabe/Ausgabe-Modus wäre somit die Operationsfolge gegeben durch einen Abtastmodus, einen Abtastmodus, einen CPU-Modus, einen Abtastmodus, einen Abtastmodus, einen CPU-Modus, etc.. Tritt eine Baudfrequenzunterbrechung auf und wird somit in einem Eingabe/Ausgabe-Modus gearbeitet, so würde der Betrieb derart unterbrochen werden, daß der Eingabe/Ausgabe-Modus während der Zeitspanne ausgeführt würde, die zur Berücksichtigung der Bits des Eingabe/Ausgabe-Speichers 20 jeweils benötigt wird. Bei den dargestellten Beispiel würde der Eingabe/Ausgafce-Modus 16 Zyklen beanspruchen, da acht ÜbertragungsieItuagen bzw. ltecfeFicht«ittJMrtraguzie«laitung«n je Zyklus bedient werden. Deegeaäß wäre €1« Arbeitsweise folgende, wenn man z.B. davon ausgeht, daß dl« B*udfr«qu*!Mnmter~

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brechung während des zweiten Abtastmoduszyklus aufgetreten ist: iibtast-Modus, Abtast-Modus, ^ingabe/Ausgabe-Modus, CPU-Modus, /Jbtast-Modus, Abtast-Modus, CPU-Modus, etc.. Auf Grund der einzigartigen Konfiguration der Anordnung gemäß der Erfindung dürfte ersichtlich sein, daß der CPU-Modus aktiviert sein kann, wenn der Eingabe/Ausgabe-Moaus Vorrang erhält. Während des Lüingabe/Ausgabe-Modus wird somit lediglich der Abtastmodus gesperrt. Dies ermöglicht einen größeren Durchsatz in der Verarbeitungseinrichtung 9 zu erzielen, wie dies insbesondere aus der folgenden Srläuterung noch ersichtlich werden wird.

Im folgenden wird die Arbeitsweise .-.der Anordnung gemäß der Erfindung erläutert. Wie oben ausgeführt, findet Jeder Modus in einem Zyklus statt; eine Ausnahme hiervon bildet der Eingabe/Ausgabe-Modus, der in 16 Zyklen stattfindet. Jede der Operationen des jeweiligen Modus während eines Zyklus findet während einer Unterzykluszeitspanne statt« So kann ζ·Β· der Zyklus in 16 gleiche Teile unterteilt sein, deren ^eder 100 NanoSekunden lang ist. Jedes dieser Untersegmente wird als Phase bezeichnet! somit sind die Phasen 00 bis 015 vorhanden. In der folgenden Beschreibung wird daher vorausgesetzt, daß eine Operation innerhalb des Zyklus zu einer bestimmten Phase ausgeführt wird. Die bestimmte Phase ist für die Zwecke der Erläuterung nicht von Bedeutung, da die Operationsfolge den wesentlicheren Aspekt darstellt. Demgemäß wird die Phase, zu der eine bestimmte Operation auftritt bzw. ausgeführt wird, nicht besonders angegeben.

Während des ersten Modus oder CPU-Modus wird eine Adresse von der Datenverarbeitungseinrichtung 9 zu dem Hauptspeicher übertragen, und zwar über das Register 11 und die Auswahllogik 12,

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Der adressierte Speicherplatz in dem Hauptspeicher 14 enthält ein Steuerwort, .welches über die Verknüpfungseinrichtung bzw. Logik 16 zu dem Register 18 übertragen wird. Der Empfangszustands zähl er 40 wird mit Hilfe eines Zeichenvollständigkeitsdetektors 60 überprüft, um zu bestimmten, ob ein vollständiges Zeichen für eine Übertragung von dem Speicher 14 zu der Verarbeitungseinrichtung 9 bereitsteht. Zur gleichen Zeit wird der Sendezustandszähler 42 durch einen Detektor 62 überprüft, um festzustellen, ob von der Verarbeitungseinrichtung 9 ein Zeichen zu dem Speicher 14 hin übertragen werden soll oder nicht. Zeigen die beiden Detektoren 60 und 62 nicht an, daß ein Zeichen für eine Übertragung benötigt wird, so wird das Steuerwort in dem Register 18 über die Logik 16 in dem Speicher 14 wiederhergestellt, woraufhin das Register 11 hinsichtlich seines Inhalts erhöht und der Zyklus beendet wird. Wenn der Detektor 60 anzeigt, daß ein Zeichen von dem Speicher 14 zu der Verarbeitungseinrichtung 9 zu übertragen ist, wird eine Dateneingabe-Übertragungsanforderung an die Verarbeitungseinrichtung 9 ausgesendet und von dieser aufgenommen. Wenn der Detektor 62 im wesentlichen während derselben Zeitspanne anzeigt, daß ein Zeichen von der Verarbeitungseinrichtung 9 zu dem Speicher 14 zu übertragen ist, wird eine Datenausgabe-Übertragungsanforderung zu der Verarbeitungseinrichtung 9 übertragen und von dieser empfangen. Wenn beide Detektoren und 62 anzeigen, daß eine Übertragung stattfinden muß, wird die Dateneingabe-Übertragungsanforderung befolgt. Dabei wird jedoch keine Maßnahme veranlaßt, bis die Verarbeitungseinrichtung 9 bereit ist, das Anforderungssignal aufzunehmen. Dies kann während einer mehrere Zyklen dauernden Zeitspanne und möglicherweise während einer mehrere Subbitintervalle umfassenden Zeitspanne nicht der Fall sein. In diesem Fall verbleibt der CPU-Modus im statischen Zustand, was bedeutet, daß

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die Adresse in dem Register 11 dieselbe Adresse bleibt, bis die Verarbeitungseinrichtung 9 das Anforderungssignal aufnimmt. Auch wenn die Verarbeitungseinrichtung 9 das Eingangsübertragungsanforderungssignal nicht aufnimmt, wird das Datenzeichen von dem Speicher 14 zu dem Register 13 über die Logik übertragen. ¥ährend des im statischen Zustand befindlichen CPU-Modus ändert sich somit die Adresse in dem Register 11 nicht; da nämlich kein Vorteil dadurch erwachsen würde, daß man versuchte, eine Information unter Zugrundelegung anderer Adressen zu übertragen. Der Grund hierfür liegt darin, daß die Verarbeitungseinrichtung 9 die Steuerung bewirkt und bereit sein muß, Anforderungssignale aufzunehmen. Wenn die Verarbeitungseinriehtung 9 das Bingangsübertragungsanforderungssignal aufnimmt, ist das Datenregister 13 derart freigegeben, daß das Zeichen, das zuvor von dem Speicher 14 zu dem Register 13 hin übertragen worden ist, demgemäß zu der Verarbeitungseinrichtung 9 übertragen wird. Bei dem nächsten Zyklus des CPU-Modus wird das Zeichen von dem Register 13 zu der Verarbeitungseinrichtung 9 übertragen, wenn die Verarbeitungseinrichtung während des letzten Zyklus das Zeichen nicht aufgenommen bzw. angenommen hat und wenn die Verarbeitungseinrichtung 9 bereit ist, ein derartiges Zeichen aufzunehmen. Wenn das Zeichen zuvor von dem Register 13 zu der Verarbeitungseinrichtung 9 übertragen worden ist, dann wird während dieses nächsten Zyklus ein Zeichen, von der Verarbeitungseinrichtung 9 zu dem Register 13 übertragen, wenn ein CPU-Datenausgangs-Übertragungsanforderungssignal vorhanden ist und wenn ein derartiges Anforderungssignal von der Verarbeitungseinrichtung 9 aufgenommen wird. Wenn die Verarbeitungseinrichtung 9 das Anforderungssignal nicht aufnimmt, würde der Versuch zur Verarbeitung derartiger Anforderungssignale während des nächsten Zyklus des CPU-Modus vorgenommen

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werden, vfenn die Verarbeitungseinrichtung 9 das Datenausgabeübertragungsanforderungssignal nicht aufnimmt, wird das Zeichen von der Verarbeitungseinrichtung 9 zu dem Register und zu dem Hauptspeicher 14 über die Auswahllogik 16 übertragen. Nachdem die Sende- und Smpfangszeichen für die durch- das Register 11 adressierte Nachrichtenübertragungsleitung verarbeitet sind, wird der Inhalt des Registers 11 auf die nächste Adresse erhöht. Dadurch ist der CPU-Modus für eine ausgewählte Adresse beendet.

Während des zweiten Modus oder Abtastmodus überträgt die Verarbeitungseinrichtung 9 eine Adresse zu dem Leitungsabtastadressenregister 10, welches seinerseits den Hauptspeicher über die Logik 12 derart adressiert, daß das Steuerwort für die adressierte Leitung über die Auswahllogik 16 zu dem Register 18 ausgesendet wird. Gleichzeitig mit der Übertragung von der Verarbeitungseinrichtung 9 zu dem Register 18 hin adressiert das Register 10 den Eingabe/Ausgabe-Speicher über die Logik 12 und die Logik 22. Die Eingabe/Ausgabe- . Speicheradressenauswahllogik 22 besteht grundsätzlich aus einem ODER-Glied, welches Adressenleitungen MAR 3-6 mit der Logik 22 bei Fehlen eines Eingabe/Ausgabe-Modus-Freigabebefehls verbindet. Die Adressenleitungen MAR 3-6 sind aus den Adressenleitungen MAR 0-7 von der Auswahllogik 12 ausgekoppelt. Es dürfte ersichtlich sein, daß die Adressenbits FIAR 3-6 16 Speieherplätze in dem Eingabe/Ausgabe-Speicher 20 zu adressieren imstande sind. Es dürfte außerdem ersichtlich sein, daß die Adressenbits MAR 0-2 zur Adressierung und/oder Freigabe irgendeiner der acht Nachrichtenübertragungsleitungen verwendet werden. Die Adressenbits BIAR 3-6 bewirken tatsächlich die Auswahl von drei Gruppen von acht Bits in dem Eingabe/Ausgabe-Speicher 20. Wie oben erwähnt,' enthält der

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Speicher 20 drei Segmente. Ein Segment dient für Empfangsbits, ein weiteres Segment dient für Eendebits und ein noch weiteres Segment dient für Bereitschaftsbits. Jedes dieser Segmente ist in einer i6-zu-8-Matrix organisiert, und zwar in der Weise, daß eine Adresse von den Leitungen MAR 3-6 eines der i6-zu-8-Bits in dem Empfangsbitsegment adressiert, eines der i6-zu-8-Bits in dem Sendebitsegment und eines der i6-zu-8-Bits in dem Bereitschaftsbitsegment. Die acht Bits in dem jweiligen Segment entsprechen denselben Nachrichtenübertragungsleitungen. Demgegenüber entspricht jedes Bit in den 8-Bit-Gruppen einer anderen Nachrichtenübertragungsleitung. Damit dürfte ersichtlich sein, daß die acht Nachrichtenübertragungsleitungen zu einem Zeitpunkt während des Eingabe/Ausgabe-Modus bedient werden und daß während des gerade erläuterten Abtastmodus ein Bit der unterschiedlichen Nachrichtenübertragungsleitungen zugehörigen acht Bits abhängig von der Adresse verarbeitet wird, die durch das Register 10 und die Adressenbits MAR 0-2 bezeichnet ist.

Gleichzeitig mit der Übertragung des Stauerwortes zu dem Register 18 adressiert das Register 10 somit den Speicher 20 in der Weise, daß acht Empfangsbits, acht Sendebits und acht Bereitschaftsbits von dem Speicher 20 zu den Registern 26, bzw. 30 des Registers 25 übertragen werden. Im Zuge der Fortsetzung des Betriebs mit dem Abtastmodus und währendüesselben Zyklus wird das Bit 7 des Registers 10 gesetzt, so daß das Datenwort in dem Speicher 14 adressiert ist. Anschließend werden die acht Bereitschaftsbits von dem Register 30 zu dem Bereitschaftsbit-Wähler 32 übertragen, und das von dem Wähler auszutastende Bereitschaftsbit wird den Zählern 36 und 38 zugeführt, die durch die Adressenbits MAR 0-2 freigegeben sind. Wird das Bereitschaftsbit für die adressierte Leitung gesetzt, was

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bedeutet, daß das Bereitschaftsbit über den .Manier 32 freigegeben wird, so werden die Zählerstellungen der Zähler 36 und 38 erhöht. Die Zählerstellung des Zählers 36 wird dabei jedoch solange nicht erhöht, bis ein Startbit von einem UND-Glied für einen asynchronen Übertragungsbetrieb aufgenommen wird. Wird das Bereitschaftsbit für die adressierte Nachrichtenübertragungsleitung, nicht gesetzt, so wird weder die Zählerstellung des Zählers 36 noch die Zählerstellung des Zählers 38 erhöht. Die Tatsache, daß die Zählerstellungen der Zähler 36 und 38 erhöht sind, zeigt an, daß ein Subbitintervall, d.h. ein Siebtel eines Bitintervalls, bezüglich der bestimmten adressierten Nachrichtenübertragungsleitung vergangen ist. Die Bedeutung dieser Tatsache wird im Hinblick auf den Empfangsabtastzähler 36 anerkannt, wodurch dieser die Mitte eines empfangenen Bits anzeigt, wenn er in seiner Zählerstellung derart erhöht worden ist, daß er das Vorliegen einer Zählerstellung 3 anzeigt. Zu diesem· Zeitpunkt wird das empfangene Bit abgetastet. Dies bedeutet, daß zu diesem Zeitpunkt das empfangene Bit von dem Speicher 20 zu dem Speicher 14 übertragen wird. Wenn zu diesem Zeitpunkt der Empfangsabtästzähler eine Zähler stellung von 3 anzeigt, erhöht der Zähler 36 die Zählerstellung des Empfangszustandszählers 40. Wie oben ausgeführt, zeigt der Empfangszustandszähler 40 die Bitposition in dem Zeichen des gerade empfangenen Bits an. Der Zähler 40 wird bezüglich des Vorhandenseins eines vollständigen Zeichens durch den Detektor überprüft, und das gerade abgetastete Bit wird in den Speicher 14 eingeschrieben, da dieser durch die Schreibfreigabelogik freigegeben ist. Bei dieser Logik 43 handelt es sich um einen Decoder, der ein Bit von acht möglichen Bits eines Zeichens auswählt. Tatsächlich wird zu jedem Zeitpunkt, zu dem ein Bit empfangen wird, das betreffende Bit von dem Speicher 20 zu dem Speicher 14 geliefert, und zwar unabhängig von der Zahl bzw.

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Zählerstellung, die der Empfangsabtastzähler 36 anzeigt· Dies bedeutet, daß sogar in dem Fall, daß das empfangene Bit nicht in der Mitte abgetastet wird und ggfs. fehlerhaft sein kann, das betreffende Bit von dem Speicher 20 zu dem Speicher je Zählerzustandserhöhung des Abtastzählers 36 abgegeben wird. Wenn der Abtastzähler 36 jedoch den Mittelpunkt eines Bits anzeigt, dann wird das theoretisch richtige Bit tatsächlich aus dem Speicher 20 in den Speicher 14 geschrieben, und der Zähler 40 wird hinsichtlich seiner Zählerstellung durch den Zähler 36 erhöht. Daher kann das gerade von dem Speicher 14 aufgenommene Bit nicht durch das nächste aufgenommene Bit überschrieben werden, welches in die nächste Bitstelle des für den Speicher 14 adressierten Zeichens eingeschrieben wird. Im Unterschied dazu können die Abtastungen unabhängig davon, ob eine Abtastung in der Mitte des Bits erfolgt oder nicht, jeweils in den Speicher 14 eingeschrieben werden, solange die dem Mittelpunkt eines Bits entsprechende Bitprobe die für die betreffende Adresse geschriebene letzte Bitprobe ist. Somit wird das empfangene Bit von dem Speicher 20 her in den Speicher 14 eingelesen, und zwar über das Empfaiigsbitregister 26, den Empfangsbitwähler 27, der so geschaltet ist, daß er ein durch die Adressenbits MAR 0-2 bezeichnetes Bit der acht Bits überträgt, und über die Auswahllogik 16.

Pur die Sende- bzw. Übertragungsoperation des Zyklus wird, wie oben bereits ausgeführt, der Sendeabtastzähler 38 so geladen bzw. voreingestellt, daß er eine Zählerstellung von 6 besitzt, die anzeigt, daß auf die nächste Erhöhung der Zählerstellung des Zähler 38 hin ein Bit von dem Speicher 14 zu dem Speicher 20 übertragen wird. Die Abtastung, wie sie im Empfangsmodus bewirkt wird, ist im Sendemodus nicht erforderlich, und

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zwar auf Grund des wesentlich geringeren Verzerrungsmaßes bezüglich der übertragenen Bits. Ist somit das ■Bereitschaftsbit für die adressierte Leitung gesetzt, so wird die Zählerstellung des Abtastzählers 38 erhöht, wodurch die Zählerstellung des Sendezustandszählers 42 erhöht wird. Das Ausgangssignal des Sendezustandszählers 42 wird "durch den Detektor 62 bezüglich des CPU-Modus überprüft, wie dies oben erläutert worden istj das betreffende Ausgangssignal wird weitergeleitet, um den Sendewähler 29 in den Stand zu setzen, ein Bit des von dem Speicher 14 auszusendenden Zeichens über die Logik 16 zu dem Sendebitregister 28 zu übertragen, das durch den Sendedecoder 31 freigegeben ist. Der Sendedecoder 31 ist durch die Adressenbits MAR P-2 freigegeben, die anzeigen, welches Bit der acht-Bits in das Register 31 einzutasten ist. Der Decoder 31 wird ferner durch den Abtastzähler 38 freigegeben bzw. angesteuert, wodurch angezeigt wird, daß ein Zeichen für eine Übertragung bereitsteht. Der Sendeabtastzähler 38 wird erneut entsprechend einer Zählerstellung von 6 geladen, um anzuzeigen, daß weitere Bits eines Zeichens zu übertragen sind, und zwar bis zu einem solchen Zeitpunkt, zu dem die Bits dieser Zeichen jeweils übertragen sind.

Im Zuge der Fortsetzung : '.': der Sendeoperation inj Abtastmodus wird, nachdem das Datensignal von dem Wähler 29 zu dem Register 28 über den Decoder 31 getastet bzw. geführt worden ist, das adressierte Nachrichtenübertragungsleitungs-Bereitschaftsbit in dem Register 30 über den Rückstell-Bereitschaftbitwähler zurückgestellt. Das Bit 7 in dem Leitungsabtastadressenregister 10, welches zuvor gesetzt worden war, nachdem das Steuerwort zu dem Register 18 derart geleitet worden ist, daß das Datenwort von dem Speicher 14 übertragen werden konnte, wird zurückgestellt, so daß der Inhalt des Registers 18 als

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aktualisierter Inhalt in dem Speicher 14 über die Logik 16 wiederhergestellt werden kann. Gleichzeitig werden die Inhalte des Registers 18 in dem Speicher 14 wieder hergestellt, und die Inhalte des Registers 25 werden in dem Speicher 20 gespeichert. Am Ende dieses Abtastmoduszyklus wird das Register 10 zur nächsten Adresse weitergeschaltet. Hierdurch ist ein vollständiges Zeitintervall oder ein vollständiger Zyklus des Abtastmodus abgeschlossen. Wie oben ausgeführt, wird der Abtastmodus jeweils wieder einmal wiederholt, woraufhin der CPU-Modus zum beherrschenden Modus wird. Wie bereits oben ausgeführt, bringt der Abtastmodus einen Vorrang gegenüber dem Eingabe/Ausgabe-Modus in dem Fall mit sich, daß eine Baudfrequenzunterbrechung auftritt, wie dies oben erwläutert worden ist.

Im folgenden sei Fig. 4 näher betrachtet, in der ein Taktgenerator 100· gezeigt ist, der so geschaltet ist, daß er Taktimpulse an einen Phasentaktgenerator 102 abgibt. Der Phasentaktgenerator bzw. Generator 102 gibt zum Zwecke der Veranschaulichung 16 Subtakt- oder Subzyklussignale ab, die alle innerhalb einer Taktzeit auftreten. Wie oben an Hand eines Beispiels ausgeführt, ist in dem Fall, daß das Zeitintervall oder der Zyklus bzw. die Periode des jeweiligen Taktimpulses 1,6/Usec beträgt, jede Subtaktperiode, wie die Phase 0 bis die Phase 15, 100 Nanosekunden lang. Diese Subtaktsignale werden jeweils dazu herangezogen, die vorstehend im Hinblick auf den CPU-Modus und den Abtastmodus erläuterten Operationen und die nachstehend im Hinblick auf den Singabe/Ausgabe-Modus und den LC-Modus erläuterten Operationen zu steuern. Der Taktgenerator 100 ist ferner so geschaltet, daß er Taktsignale an eine Teiler logik 104 abgibt. Die Teilerlogik 104 ist so geschaltet,.

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daß sie irgendein Ausgangssignal von mit sechs unterschiedlichen Frequenzen auftretenden Ausgangssignalen F1 bis F6 abgibt. Von der Teilerlogik 104 können dabei Ausgangssignale höherer oder niederer Frequenz abgegeben werden, und zwar in Abhängigkeit von den verschiedenen Übertragungsfrequenzen der Nachrichtenübertragungsleitungen, die mit der Anordnung gemäß der Erfindung verbunden sind. Beträgt z.B. die Anzahl unterschiedlicher Übertragungsfrequenzen für die Nachrichtenübertragungsleitungen gleich 2, so ist es lediglich erforderlich, daß von der Teilerlogik 104 zwei Frequenzen geliefert werden. Zum Zwecke der Veranschaulichung wird davon ausgegangen, daß die Anordnung gemäß der Erfindung so ausgebildet ist, daß sie mit sechs unterschiedlichen Übertragungsfrequenzen zu arbeiten vermag, weshalb von der Teilerlogik 104 Signale mit sechs verschiedenen Frequenzen abgegeben werden.

Die Baudfrequenzunterbrechung (BRI) wird mit einer Frequenz vorgenommen, die durch die.Frequenz der Ausgangssignale der Teilerlogik 104 bestimmt ist. Die Baudfrequenzunterbrechung wird durch ein UND-Glied 106 bewirkt, welches mit einem Eingang am Ausgang eines ODER-Gliedes 108 angeschlossen ist. Das ODER-Glied 108 weist drei Eingänge auf, denen Signale T1, T2 bzw. T2 zugeführt werden. Diese Signale v/erden weiter unten im Zusammenhang mit Fig. 2 noch erläutert werden. Die betreffenden Signale werden am Ende eines Zyklus erzeugt, wie z.B. am Ende des Zyklus des CPU-Modus oder des Abtastmodus zur Phase 15, wie sie durch den Phasentaktgenerator 102 erzeugt bzw. festgelegt wird. Die Signale T1 und T2 sind Taktsignale, die die Operationszeiten des Abtastmodus angeben und das Signal T3 ist ein Taktsignal, welches die Operationszeitspanne des CPU-Modus angibt. Auf diese Weise kann das UND-Glied 106 solange nicht freigegeben werden, wie nicht das Ende

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eines Zyklus bezüglich jedes dieser Moden bzw. Betriebsarten erreicht ist. Der Zweck dieser Maßnahme liegt darin, daß der jeweiligen Betriebsart die Möglichkeit zur Fortsetzung und zur Irreichung des Abschlusses gegeben ist. Der andere Eingang des UND-Gliedes 106 wird von einem ODER-Glied 110 angesteuert, dessen Eingänge an sechs Flipflops des Registers 88 angeschlossen sind. Die Flipflops(88) werden gesetzt, wenn das entsprechende Signal von der Teilerlogik 104 vorhanden ist. Dadurch wird die Baudfrequenzunterbrechung am Ende des Zyklus des gerade . laufenden Modus erzeugt. Ein Flipflop wird durch ein 1-Zyklus-Verzögerungsglied von seinem Ausgang her zurückgestellt, um seinen Eingang zurückzustellen, oder aber es folgt eine Zurückstellung durch den Phasentaktgenerator, so daß für die Erzeugung der Baudfrequenzunterbrechung am Ende des Betriebsartenzyklus genügend Zeit zur Verfügung stand. Die Ausgangssignale der Flipflops des Registers 88 werden direkt zum Setzen entsprechender Flipflops eines Registers 90 herangezogen, wodurch Signale SS1 bis SS6 erzeugt werden. Die Flipflops des Registers 90 werden ebenfalls am Ende iner Betriebsartenzykluszeit zurückgesetzt. Die Ausgangssignale SS1 bis SS6 werden einer in Fig. 5 dargestellten Decodierschaltung zugeführt, die nachstehend näher erläutert wird.

In Fig. 5 ist eine Decodierschaltung gezeigt, die zur Auswahl einer Übertragungsleitung aus der Vielzahl von Nachrichtenübertragungsleitungen dient. Die Auswahl der jeweiligen Nachrichtenübertragungsleitung hängt dabei von der Adresse von dem in Frage kommenden einen Register der Register 10, 11 und von der Übertragungsleitung ab, die hinsichtlich der Übertragungsfrequenz der Frequenz der Baudfrequenzunterbrechung entspricht. So sei z.B. davon ausgegangen, daß von der Anordnung gemäß der Erfindung 128 Nachrichtenübertragungsleitungen bedient werden.

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Dabei werden jeweils Gruppen zu vier Nachrichtenübertragungsleitungeh von einem Leitungsmodul bedient. Somit sind 32 Leitungsmodule vorhanden. Jedes Leitungsmodul ist von herkömmlichem Aufbau; es kann für jede Nachrichtenübertragungsleitung einen Leitungs-Trennstellenempfanger, einen Verstärker und ein Gatter enthalten, welches durch Ansteuerung freigebbar ist. Ein Leitungs-Trennstellentreiberverstärker für die Übertragung ist mit seinem Ausgang an einer Nachrichtenübertragungsleitung angeschlossen und mit seinem Eingang an einem Gatter oder einer Flip flop-Puff er schaltung, das bzw. die durch Tastung bzw. Taktsteuerung freigegeben wird. Die Leitungsmodule sind in Fig. 5 als Einrichtungen 120-1 bis 120-32 dargestellt. Die Leitungsmodule sind jeweils so geschaltet, daß sie in der zuvor beschriebenen Weise freigegeben werden; sie enthalten jeweils bidirektionale Datenübertragungs wege, wie dies ebenfalls in Fig. 5 gezeigt ist. Eine Decodierschaltung 122 ist so geschaltet, daß sie Adressenbits MAR 3-6 vom Ausgang der Auswahllogik 12 aufnimmt, um ein Signal von 16 möglichen Signalen an einen Eingang der Eingänge eines der UND-Glieder 124-1 bis 124-16 und an einen Eingang der Eingänge eines der UND-Glieder 126-1 bis 126-16 abzugeben. Die anderen Eingänge der UND-Glieder 124 und 126 sind jeweils so geschaltet, daß sie jeweils eines der Signale SS1 bis SS6 aufnehmen, die von der Schaltungsanordnung gemäß Fig. 4 erzeugt werden. Die Ausgänge der UND-Glieder 124 sind an einem ODER-Glied 128 angeschlossen, wodurch ein Signal SEL-1 erzeugt wird; die Ausgänge der UND-Glieder 126 sind an den Eingängen eines ODER-Gliedes 130 angeschlossen, wodurch ein Signal SEL-2 erzeugt wird. Diese Signale werden erzeugt, wenn irgendein UND-Glied der zugehörigen UND-Glieder 124 und freigegeben, d.h. übertragungsfähig ist. Wenn somit die Decodierschaltung bzw. Decodierlogik 122 die Adressenbits MAR 3-6

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derart decodiert, daß ein Signal an einem der Eingänge der UND-Glieder 124-1 und 126-1 vorhanden ist, und wenn das Signal SS1 erzeugt wird, wird lediglich das UND-Glied 124-1 übertragungsfähig, wodurch das Signal SEL-1 erzeugt wird. Wenn die Decodierschaltung 122 die UND-Glieder 124-4 und 126-4 auswählt und wenn das Signal SS2 vorhanden ist, werden die beiden Signale SEL-1 und SEL-2 erzeugt.

Die Decodierschaltung 122 liefert ferner Signale GS1 bis GS16, die jeweils zwei UND-Gliedern 132 zugeführt v/erden, welche jeweils Leitungsmodulpaaren der Leitungsmodule 120 zugeordnet sind. Wird somit das Signal GS1 erzeugt, so sind die UND-Glieder 132-1 und 132-2 zum Teil freigegeben, d.h. für eine Übertragung vorbereitet. Die anderen Eingänge der zu jeweils einem Paar von UND-Gliedern gehörenden UND-Glieder 132 sind so geschaltet, daß sie die Signale SEL-1 und SEL-2 aufnehmen. Dies bedeutet, daß die beiden UND-Glieder 132-1 und 132-2 das Signal GS1 aufnehmen, daß das UND-Glied 132-1 ferner das Signal SEL-1 aufnimmt und daß das UND-Glied 132-2 ferner das Signal SSL-2 aufnimmt. Dasselbe trifft auch für die übrigen jeweils ein Paar bildenden UND-Glieder zu, einschließlich der UND-Glieder 132-31 und 132-32, die einander und den Leitungsmodulen 120-31 bzw. 120-32 zugeordnet sind. Die UND-Glieder 132-31 und 132-32 erhalten als ein Eingangssignal jeweils das Signal GS16 von der Decodierschaltung 122; das UND-Glied 132-31 erhält ferner das Signal SEL-1, und das Verknüpfungsglied 132-32 erhält das Signal SEL-2 als jeweils anderes Eingangssignal zugeführt. Wenn somit z.B. das Signal GS1 erzeugt wird, sind die UND-Glieder 132-1 und 132-2 jeweils zum Teil übertragungsfähig. Lediglich in dem Fall, daß das Signal SEL-1 über das ODER-Glied 128 geliefert wird, wird das Leitungsmodul 120-1 freigegeben. Das Leitungsmodul 120-2 wird lediglich dann frei-

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gegeben, wenn das Signal SEL-2 erzeugt wird. Werden beide Signale SEL-I und S!Lr2 in der zuvor beschriebenen Weise erzeugt, so sind in diesem Beispiel beide Leitungsmodule 120-1 und 120-2 freigegeben.

Die Freigabe der Leitungsmodule ermöglicht einen Datenfluß, in die Leitungsmodule bzw. aus den,Leitüngsmodulen. Die Datenwege der jeweils ein Paar bildenden Leitungsmodule, wie der Leitungsmodule 120-1 und 120-2, sind odermäßig zusammengefaßt zu dem Register 25 und insbesondere zu dem Register 26 bezüglich der Empfangsleitungen sowie zu dem Register 28 bezüglich der Sendeleitungen (Fig. 1) hingeführt. Die Datenwege der anderen Paare der anderen Leitungsmodule sind ebenfalls odermäßig zusammengefaßt, und die beiden Datenwege jedes Paares von Leitungsmodulen sind ferner odermäßig mit den beiden Datenwegen der anderen Leitungsmodule zusammengefaßt. Wenn irgendein Leitungsmodul der ungeradzahligen Leitungsmodule, wie der Leitungsmodule 120-1 oder 120-31, freigegeben ist, wird ein Signal über das ODER-Glied 102 abgegeben, wodurch die Bereitschaftsbitlogik 33 (Fig. 1) gesetzt wird. In entsprechender Weise wird in dem Fall,, daß irgendein Leitungsmodul der geradzahligen Leitungsmodule freigegeben ist, ein Signal über das ODER-Glied 100 ebenfalls zu der Logik 33 gesendet. Die Logik 33 kann Puffer-Flipflops und/oder Impulsformungsnetzwerke enthalten, so daß ein Signal zum Setzen der Bits in dem Register 30 in Abhängigkeit davon ausgesendet wird, welches der Gatter 100 oder 102 ein Signal liefert. Dabei können beide Gatter ein Signal erzeugen, wodurch sämtliche Bereitschaftsbits (insgesamt acht) in dem Register 30 freigegeben werden. Die Logik 33 ist so geschaltet, daß vier Bereitschaftbits gesetzt

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werden, wenn-lediglich ein Signal der Signale von dem Gatter oder dem Gatter 102 aufgenommen wird, und daß acht Bereitschaftsbits gesetzt werden, wenn beide Signale von den Gattern 100 und 102 aufgenommen werden. Damit dürfte ersichtlich sein, daß die Decodierschaltung gemäß Fig. 5 dazu herangezogen wird, die Gruppen der Nachrichtenübertragungsleitungen über die Leitungsmodule freizugeben, und zwar in Abhängigkeit von der durch die Adressenbits IiAR 3-6 adressierten Nachrichtenübertragungsleitung und in Abhängigkeit von der Übertragungsfrequenz der betreffenden Hachrichtenübertragungsleitungen. Es kann ferner ersehen werden, daß die Anschlüsse SS1 bis SS6 an den UND-Gliedern 124 und 126 derart ausgestaltbar sind, daß jede gewählte Einteilung von Übertragungsfrequenzen zur Freigabe der entsprechenden Leitungsmodule herangezogen werden kann. Ist somit lediglich eine Übertragungsfrequenz für das System der erfindungsgemäßen Schaltungsanordnung erforderlich, so kann ein Signal der Frequenz, die der Übertragungsfrequenz entspricht, wie das Signal SS1, den UND-Gliedern 124 und 126 jeweils zugeführt werden.

Nachdem die Einrichtungen erläutert worden sind, durch die die Baudfrequenzunterbrechung (BRI) hervorgerufen werden kann, wird nunmehr der Eingabe/Ausgabe-Modus unter Bezugnahme auf die Fig. 1A und 1B erläutert. Das BRI-Signal wird dazu herangezogen, die Eingabe/Ausgabe-Speicher-Adressenauswahllogik 22 freizugeben. In diesem Fall ist das Eingabe/Ausgabe-Speicher-Adressenregister 72 daher über die Logik 22 mit dem Speicher verbunden. Das BRI-Signal gibt ferner den Zähler 99 frei, der so eingestellt ist, daß er das Register 16 in seiner Registerstellung I6mal erhöht und sich dann selbst zurückstellt und stillsetzt. Das Register 72 adressiert somit den Speicher 20 insgesamt I6mal, wodurch die 128 Bits für die drei Segmente des

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Speichers 20 jeweils verarbeitet werden; dies geschieht jeweils dann, wenn ein Eingabe/Ausgäbe-Modus eingeführt wird. An dieser Stelle und bezüglich jedes Fortschreitintervalls des Zählers 99 (jedes Fortschreitintervall besitzt die Dauer einer Periode bzw. eines Zyklus), läuft die folgende Operation ab. Demgemäß nimmt die Eingabe/Ausgabe-Modus-Operation das I6fache der Zeit in Anspruch, wie sie die CPU- oder Abtastmoden gerade in Anspruch nehmen. Die Inhalte des Speichers werden somit in das Register 25 geladen, und die Daten werden von dem Register 28 zu den freigegebenen Leitungsmodulen getastet. Die^freigegebenen Leitungsmodule geben ferner die Empfangsbits an das Register 26 ab und gleichzeitig die Bereitschaftsbit an das» Register 30. Nach dieser doppelt gerichteten Informationsübertragung werden die Inhalte des Registers 25 in den Speicher 20 zurückgeschrieben. Der Vorgang des Ladens des Inhalts des Speichers 20 in das Register 25, die doppelt gerichtete Informationsübertragung und das Wiedereinschreiben des aktualisierten Inhalts des Registers 25 in den Speicher zurück setzt sich solange fort, bis die Zählerstellung des Zählers 99 auf die Adresse jedes der 16 Speicherplätze des Speichers 20 erhöht worden ist. Danach wird der Eingabe/Ausgabe-Modus zurückgestellt, so daß der Abtastmodus fortgesetzt werden kann. Ist eine weitere Baudfrequenzunterbrechung vorhanden, so würde diese Vorrang gegenüber dem Abtastmodus besitzen.

Die Lese/Schreib-Daten/Steuerungs-Auswahllogik 16 kann so ausgeführt sein, daß sie eine Informationsübertragung zwischen den verschiedenen Elementen der Schaltungsanordnung gemäß der Erfindung bewirkt, wie dies insbesondere aus Fig. 3 hervorgeht Die Informationsübertragung zu dem Speicher 14 von dem

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Register 18 wird durch das ODER-Glied 150 bewirkt, welches Eingangssignal von den UND-Gliedern 152 und 154 für den Abtastmodus bzw. den CPU-Modus aufnimmt. Die Informationsübertragung von dem Datenregister 13 zu dem Speicher 14 erfolgt ferner durch das ODER-Glied 150 und das UND-Glied 156 während des CPU-Modus. Die Übertragung eines Bits von dem Smpfangsbitwähler 27 während des Abtastmodus wird außerdem durch das Verknüpfungsglied 150 und ferner durch das UND-Glied freigegeben. Die Informationsübertragung zu dem Register 18 von dem Speicher 14 wird durch das ODER-Glied 116 und durch die UND-Glieder 162 und 164 für den CPU-Modus bzw. Abtastmodus bewirkt. Die Informationsübertragung zu dem Sendewähler 29 von dem Speicher 14 erfolgt über das UND-Glied 166 für den Abtastmodus. Die Informationsübertragung von dem Speicher 14 zu dem Register 13 erfolgt über das UND-Glied 168 für den CPU-Modus bei Freigabe durch das Signal von dem vbllzeichen-Auswahldetektor 60.

Im folgenden sei auf Fig. 2 Bezug genommen. Die für eine Verschachtelung der verschiedenen Betriebsarten bzw. -moden erforderliche zeitliche Steuerung ist dabei insbesondere folgende. Wie oben ausgeführt, ist die Zeitspanne für jeden Moduszyklus in Subtaktintervalle unterteilt, die durch die Phase 0 bis

. Phase 15 bezeichnet sind. Die CPU- und Äbtastmoden werden jeweils innerhalb der vorgegebenen Zeit ausgeführt, die durch die Subtaktphasen 0 bis 15 gegeben ist. Das letzte auftretende SubtaktintervaH, d.h. die Phase 15_f bewirkt eine Erhöhung der Zählerstellung eines Zählers 172, der die mit TI, T2 und T3 bezeichneten drei Ausgangssignale abgibt. Jedes dieser Ausgangssignale bzw. Taktsignale T1 bis T3 ist während der Phasen 0 bis 15 vorhanden. Während der Grundtaktsignale T1 und T2 wird im Abtastmodus gearbeitet, während innerhalb der

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Zeitspanne des Auftretens des Taktsignals T3 entweder" im CPU-Modus oder im LC-Modus gearbeitet wird. Dies trifft . allgemein zu, es sei denn, das BRI-Signal wird erzeugt. Der Zähler 172 erzeugt somit das Signal T1, schaltet sodann weiter, um das Signal T2 zu der nächsten Subtaktphase 15 zu erzeugen, und wird dann wieder weitergeschaltet, um das Signal T3 zu erzeugen, etc.. Danach wird wieder das Signal T1, etc. erzeugt. Die Signale T1, T2 und T3 werden "der dargestellten Verknüpfungsschaltung zugeführt, um die Register 11, 10 und 13 gemäß Fig. 1 durch Eingangssignale von den UND-Gliedern 174, 176 bzw. 178 hinsichtlich ihres Inhalts zu erhöhen.

Unter der Annahme, daß das BRI-Signal nicht vorhanden ist, tritt die Abtastmodus-Operation während der Dauer der Signale T1 und T2 auf, wie dies vorstehend erläutert worden ist. Dadurch wird das ODER-Glied 186 während des Auftretens des Signals T1 oder des Signals T2 übertragungsfähig gesteuert; das UND-Glied 176 wird somit dann übertragungsfähig, wenn das BRI-Signal nicht vorhanden ist. Dieser Zustand bewirkt somit . ₌. eine Erhöhung des Inhalts des Registers 10 am Ende des jeweiligen Taktintervalls oder insbesondere zu der Phase 15 der Subtaktzeit. Während des Auftretens der Signale T1 und T2 wird somit im Abtastmodus gearbeitet, woraufhin der Zähler das Taktintervallsignal T3 erzeugt und damit ein Signal über das ODER-Glied 180 zu dem Umschalt-Flipflop 182 freigibt. Unter der Annahme, daß das Flipflop 182 sich im Rückstellzustand befindet, wenn das Umsehaltsignal aufgenommen wird, tritt das erste vom Flipflop 182 erzeugte Signalman dessen einen Ausgang auf, wodurch ein Signal über das ODER-Glied 184 zu dem UND-Glied 174 abgegeben wird. Ist die Datenverarbeitungseinrichtung (CPU) 9 bereit, entweder ein Eingangssignal aufzunehmen oder ein Ausgangssignal zu übertragen, so zeigt sich,

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daß das UND-Glied 174 vollständig übertragungsfähig ist, um das Register 11 zur Phase 15 des Taktintervalls entsprechend dem Signal T3 hinsichtlich des Inhalts zu erhöhen. Somit ist das Register 11 nunmehr bereit, das nächste Wort in dem Speicher 14 mit dem nächsten Auftreten des Taktintervallsignals T3 zu adressieren. Das nächste Taktsignal bzw. Taktintervallsignal T3 tritt auf, das Flipflop 182 wird wieder umgeschaltet, so daß der Null-Ausgang dieses Flipflops ein Signal führt. Dieses Signal bewirkt zusammen mit dem Zustand des nichtvorhandenen LC-Bereitschaftssignals über den invertierenden Verstärker 190 eine vollständige Freigabe des UND-Gliedes 192, wodurch das UND-Glied 174 über das ODER-Glied zum Teil freigegeben, d.h. hinsichtlich einer Übertragung vorbereitet wird. Wie zuvor so wird auch jetzt der Inhalt des Registers 11 erhöht, wenn die Datenverarbeitungseinrichtung ein . Eingangssignal aufgenommen oder ein Ausgangssignal übertragen hat. Wenn während des Taktsignals T3 der LC-Modus für einen solchen Betrieb freigegeben ist, daß das LC-Bereitschaftssignal vorhanden ist, ist r" ι UND-Glied 178 durch das LC-Bereitschaftssignal teilweise übertragungsfähig gemacht; es wird vollständig übertragungsfähig, wenn das Flipflop umgeschaltet wird, so daß an dessen Null-Ausgang ein Signal auftritt. Dadurch wird dann der Inhalt des Registers 13 am Ende des Taktintervalls, das ist zur Phase 15, erhöht,^! so daß das betreffende Register imstande ist, das nächste Wort in dem Speicher 14 zu adressieren und damit über die Leitungsaktivitäts-Anzeigeeinrichtung 70 gemäß Fig. 1 eine Leitung zu aktivieren oder unwirksam zu schalten. Dieses Merkmal ist insbesondere bei dem anfänglichen Inbetriebsetzungsmodus von Nutzen, bei dem keine der Leitungen eine Anzeigeeinrichtung enthält, die anzeigt, ob die betreffende Leitung aktiv oder

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inaktiv ist. Wenn in dieser Weise eine vollständige Abtastung sämtlicher Übertragungsleitungen während der LC-Moden ausgeführt wird, können die betreffenden Übertragungsleitungen entweder in den aktiven oder in den inaktiven Zustand gesetzt sein.

Tritt eine Baudfrequenzunterbrechung auf, so kann das Register 10 nicht weit er ge sohltet werden, und die Operation des Abtastmodus wird unwirksam gemacht. Durch das BRI-Signal werden jedoch die UND-Glieder 194 und 196 übertragungsfähig gemacht, wenn die Signale T1 bzw. T2 erzeugt werden. Die Ausgangssignale der UND-Glieder 194 und 196 werden über das ODER-Glied 180 zu dem Umschalt-Flipflop 182 geführt. Dadurch ist ein Signal an jedem Eingang der Eingänge des UND-Gliedes vorhanden, wodurch ein Signal dem einen Eingang des UND-Gliedes 174 zugeführt wird. Ein Signal wird ferner jedem der Eingänge des ODER-Gliedes 184 zugeführt, wewa. das Taktsignal T3 vorhanden ist. Zu diesem Zeitpunkt wird auch im Eingabe/ Ausgabe-Modus gearbeitet. Dies bedeutet, daß zwischen der Datenverarbeitungseinrichtung 9 und dera Speicher 14 eine Zeichenübertragung stattfindet und daß der Speicher 20 mit den betreffenden Nachrichtenübertragungsleitungen bzw. Übertragungsleitungen verbunden ist.

Der andere Eingang des UND-Gliedes 174 wird wie folgt für eine Freigabe angesteuert. Wenn der Detektor 60 gemäß Fig. 1 ein vollständiges Zeichen ermittelt, tritt ein Signal auf der Leitung 59 an einem Eingang des UND-Gliedes 200 auf. Der andere Eingang des UND-Gliedes 200 ist über die Leitung 71 an der Leitungsaktivitäts-Anzeigeeinrichtung 70 angeschlossen; das UND-Glied 200 wird solange nicht vollständig übertragungsfähig gemacht, bis die Leitung aktiv ist. Durch diesen Zustand

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wird das Flipflop 202 gesetzt, wodurch der Datenverarbeitungseinrichtung 9 ein Dateneingabe-Übertragungsanforderungssignal zugeführt wird. Wenn die Datenverarbeitungseinrichtung das Eingabeübertragungssignal aufnimmt, was einige Zeitspannen später der Fall sein kann, wird das Flipflop 202 zurückgestellt, und dem einen Eingang des ODER-Gliedes 204 wird ein Signal zugeführt, wodurch ein Signal an die Leitung 65 abgegeben wird· Dadurch wird das Datenregister 13 gemäß Fig. 1 freigegeben. Außerdem wird zu diesem Zeitpunkt dem einen Eingang des UND-Gliedes 206 ein Signal zugeführt. Der andere Eingang dieses UND-Gliedes 206 ist an dem Null-Ausgang des Flipflops 208 angeschlossen. Damit ist das UND-Glied 206 solange nicht vollständig übertragungsfähig, bis das in dem Speicher 14 für den CPU-Modus adressierte Wort ein Zeichen einzugeben und auszugeben gestattet, was durch die beiden Detektoren 60 und 62 angezeigt wird. Wenn das Flipflop 208 mit Rücksicht darauf im zurückgestellten Zustand verbleibt, daß kein Datenausgabe-Übertragungsanforderungssignal vorhanden ist, was durch den Detektor 62 angezeigt wird, so wird das Verknüpfungsglied übertragungsfähig, und das Register 11 kann zur nächsten Adresse weiterschalten.

Wenn der Detektor 62 gemäß Fig. 1 anzeigt, daß ein Zeichen von der Datenverarbeitungseinrichtung 9 benötigt wird, und wenn die Übertragungsleitung aktiv ist, ist das UND-Glied durch die auf den Leitungen 63 und 71 auftretenden Eingangssignale vollständig übertragungsfähig gemacht, wodurch das Flipflop 208 gesetzt und ein Datenausgabe-Übertragungs-Anforderungssignal erzeugt wird. Nachdem die Datenverarbeitungseinrichtung 9 das Ausgabe-Ubertragungsanforderungssignal aufgenommen hat, wird das Datenregister 13 wieder freigegeben, so daß ein Zeichen von der Datenverarbeitungseinrichtung 9

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empfangen werden kann. Ferner wird das Flipflop 208 zurückgestellt, und außerdem tritt ein Signal über das ODER-Glied an dem anderen Eingang des UND-Gliedes 174 auf. Zu diesem Zeitpunkt ist das Register 11 schließlich in den Stand gesetzt, hinsichtlich des Eingabe/Ausgabe-Anforderungszustands weiterzuschalten und eine Fortsetzung des CPU-Modus bei der nächsten Adresse zu ermöglichen.

Es dürfte somit ersichtlich-sein, daß auf die Erzeugung der Signale T1 und T2 hin kein BRI-Signal vorhanden ist und daß derart im Abtastmodus gearbeitet wird, daß am Ende des jeweiligen Zyklus dieses Modus das Register 1t weitergeschaltet bzw. in seinem Inhalt erhöht wird. Es dürfte ferner ersichtlich sein, daß mit Auftreten des Taktsignals T3 im CPU-Modus gearbeitet wird, und zwar in Verbindung mit dem LC-Modus. Dies erfolgt durch eine wechselnde Zeitaufteilung. Wenn der LC-Modus eine Verarbeitung bzw. Bedienung nicht erfordert, ist der CPU-Modus freigegeben, und zwar mit jedem Auftreten des Signals T3. Es dürfte ferner ersichtlich sein, daß in dem Fall, daß das BRI-Signal zu erzeugen sein sollte, der Abtastmodus gesperrt und im CPU-Modus gearbeitet wird, und zwar während der durch die Signale T1, T2 und T3 gegebenen Zeitspannen. Durch Anwendung dieser Zeitaufteilung wird somit eine größere Durchflußleistung zwischen der Verarbeitungseinrichtung 9 und dem Speicher 14 erzielt, während gleichzeitig die Vielzahl von Übertragungsleitungen bedient wird.

Im Hinblick auf eine weitere Veranschaulichung der Arbeitsweise der vorliegenden Erfindung sei im folgenden die zeitliche Steuerung unter Bezugnahme auf spezielle Beispiele beschrieben. Beträgt z.B«' die maximale Baudfrequenz 300 Bits pro Sekunde, so beträgt ein vollständiges Bitintervall 3,33 msec, und 1/7 eines Bitintervalls ist 476/Usec lang. Somit tritt die

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Baudfrequenzunterbrechung bei einer maximalen Frequenz alle 476/usec auf, d.h. siebenmal pro vollständiges Bitintervall. Das Baudfrequenzintervall enthält somit kleinere Perioden, die von den niederen Übertragungsfrequenzen abhängen. Die Schaltungsanordnung gemäß der Erfindung kann ferner z.B. mit einer Zykluszeit von 1,6/Usec pro Operation arbeiten. Dies bedeutet, daß die Dauer der Signale bzw. Impulse T1, T2 und T3 jeweils 1,6/Usec beträgt, während die Dauer der Phasen 0 bis 15 jeweils 100 NanoSekunden lang ist. Bei dieser Anordnung dauert daher jeder Zyklus des Abtastmodus 1,6 MikrοSekunden, jeder Zyklus des CPU-Modus dauert 1,6 Mikrosekunden und jeder Zyklus des LC-Modus dauert 1,6 Mikrosekunden. Der Eingabe/Ausgabe-Modus dauert das I6fache der Zeitspanne, die für die obigen Moden bzw. Betriebsarten benötigt wird, so daß der Eingabe/Ausgabe-Modus somit auf ein BRI-Signal hin insgesamt 25,6/usec dauert. Während dieser 25,6 /usec können 16 Zyklen des CPU-Modus auftreten. Bei 128 Leitungen mit einer Zykluszeit von 1,6/Usec dauert es somit 204,8 /usec, um eine vollständige Abtastung sämtlicher Übertragungsleitungen auszuführen. Sind sechs Baudfrequenzunterbrechungen während 1/7 eines Bitintervalls oder Während 476/usec vorhanden, so wäre für sechs vollständige Abtastungen im Eingabe/Ausgabe-Modus eine Zeit von 6 · 25,6 = 153,6/usec erforderlich. Ohne die Merkmale der Verschachtelung und des Parallelbetriebs zwischen dem CPU-Modus und dem Eingabe/Ausgabe-Modus wäre die verfügbare Zeitspanne für Übertragungen £m CPU-Modus gleich der Summe von 358,4 /usec (-204,8usec+ 153,6/usec) subtrahiert von 476/Usee oder etwa 117/usec. Während der 117/Usec könnten zumindest 64 Zyklen des CPU-Modus während 1/7 eines Bitintervalls auftreten. Auf Grund der Verschachtelung und des Parallelbetriebs des CPU-Modus und des Eingabe/Ausgabe-Modus kann dann während der Zeitspanne von 153_f6/usec, die sechs Zyklen im Eingabe/Ausgabe-Speicherabtastmodus zugeordnet

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sind, ein zusätzlicher Wert von 96 Zyklen dem CPU-Modus zugeteilt werden, so daß insgesamt 160 Zyklen während 1/7 eines Bitintervalls hierfür zugeteilt sind« Diese zeitliche Steuerung hat sich auch für den Fall als zufriedenstellend erwiesen, daß die Maximalspitze der Datenfrequeue für Übertragungen zu bzw. von der Datenübertragungseinrichtung im Datenve^-aiibeitungseinrichtungs-Modus bzw. SPl!°Modus auftritt, d.S&_o daan, wenn sämtliche Ubertragungs- uad liapfasigszeichen auf elBmal bereitgestellt werden·

Es dürfte somit gezeigt sein, daß durch die Bereitstellung einer Vielzahl von Speicheradresseiaregistern, die mit einer Datenverarbeitungseinrichtung und den nach dem Ifeltiplexprinzip betriebenen Speichern in ®iner bestimmten verschachtelten Zugriffsreihenfolge verbunden sind,,, der Schaltungsanordnung gemäß der Erfindung die Fälligkeit gegeben ist, die ■ Leistung des Speicherzugriffs auf @i»en maximal©» Wert zu wringen. Ferner wird die Yerarbeituagseii^iehtiiags-Zugriffsgeit auf die Nachrichtesübertragtmgsleitungen aufgeteilt, wodurch es ermöglicht ist, daß die ¥®rarbeitungseiarielitung eine gleichmäßig verteilte Zugriffszeit anstatt ©ißer festen maximalen Zugriffszeit pro Leitung besitzt. Außerdem sind durch die betreffenden Maßnahmen unabhängige Betriebsarten ermöglicht, ohne daß eine komplizierte Verknüpfungsschaltung erforderlich ist, um die Adresse des letzten Zugriffs festzuhalten, wenn nach jedem Operationsmodus wieder zum entsprechenden Betrieb zurückgekehrt wird. Die für jede Betriebsart zugelassenen Zeitspannen sind derart zugeordnet, daß garantiert ist, daß die erforderliche Anzahl von Abtast-Moden, zur Überprüfung der Nachrichtenübertragungsleitungen bzw. Übertragungsleitungen innerhalb eines Teiles (1/7) eines Bitintervalls führ

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die übrige Zeit wird für den lingabe/Ausgabe-Modus und den CPU-Modus oder den LC-Modus verwendet.

Wenn der Eingabe/Ausgabe-Modus freigegeben ist, ist der Abtast-Modus gesperrt, wodurch es dem Hauptspeicher ermöglicht ist, während dieser Dauer im CPU-Modus oder LC-Modus entsprechend verbunden zu werden. Hierdurch wird die Systemleistung gesteigert, indem die Informationsübertragung bezüglich der Leitungen ermöglicht wird, die einen Zugriff zu der Verarbeitungseinrichtung fordern, wenn der Hauptspeicher ansonsten belegt ist, und indem die Anforderungen bezüglich der Verarbeitungseinrichtung bedient werden, was ansonsten die mittlere Ansprechzeit der Verarbeitungseinrichtung für solche Leitungen verkürzen würde, die noch einen Zugriff zu der Verarbeitungseinrichtung fordern.

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Diese Wechselbeziehung/der Betriebsarten und der zugehörigen Adressenregister führen dazu, daß die Verarbeitungseinrichtung bei einem flexiblen Ansprechverhalten auf jede Verarbeitungseinrichtungsanforderung innerhalb einer bestimmten Periode anspricht, die in Übereinstimmung mit dem obigen speziellen Beispiel bei 6,67 Millisekunden berechnet ist. Solange im äußersten Fall die mittlere Ansprechzeit der Verarbeitungseinrichtung nicht 22/Usec überschreitet, ist berechnet worden, daß kein Informationsverlust oder keine Herabsetzung in der Informationsübertragungsfrequenz auftritt.

Die Unabhängigkeit der jeweiligen Betriebsart und der zugehörigen Adressenregister gibt dem System die Fähigkeit, sich gewissermaßen an die zuletzt bediente Leitung zu erinnern, und zwar bei jeder Betriebsart, so daß bei keiner Leitung eine benötigte Operation versäumt wird. Darüber hinaus ist die Kurzzeitspeicherung und der Austausch dieser Information

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nicht erforderlich, da die betreffende Information bereits in ihrem zugehörigen Betriebsarten-Adressenregister enthalten ist. Das während des CPU-Modus benutzte Adressenregister arbeitet ferner als Verarbeitungseinrichturigs-Speicherpuffer für die Identifizierung der einen Fer.arbeitungseinrichtungzugriff benötigenden Leitung, weshalb es nicht erforderlich ist, ein Spezialpuffer bereitzustellen, um dieser Forderung zu genügen. Durch Unterteilung des Schaltungsanordnungsbetriebs in Bezriebsarten bzw. Moden und durch Einfügen der Betriebsarten in eine feste zeitliche Beziehung im Hinblick auf einen Bruchteil eines Bitintervalls ist die gesamte Systemlogik vereinfacht, und die ungünstigsten Angaben können bestimmt werden, wobei die Wahrscheinlichkeit herabgesetzt wird, daß die ungünstigsten Fälle auftreten.

Claims

Patentansprüche

.. Schaltungsanordnung zur Verbindung einer Datenverarbeitungseinheit mit einer Vielzahl von Übertragungsleitungen, dadurch gekennzeichnet,

a) daß Speichereinrichtungen (10,11,12,13^4) vorgesehen sind, die Informationsbits zu speichern vermögen,

b) daß erste Verbindungseinrichtungen vorgesehen sind, die die Speiehereinrichtungen mit der Datenverarbeitungseinheit (9) derart zu verbinden gestatten, daß eine Parallelübertragung einer Vielzahl von Bits ermöglicht ist,

c) daß zweite Verbindungseinrichtungen vorgesehen sind, die die Speichereinrichtungen mit einer Vielzahl von Übertragungsleitungen für eine serielle Bitübertragung zu verbinden gestatten,

d) daß die Speichereinrichtungen erste Zusammensetzungseinrichtungen zum Assemblieren der in Serie auftretenden Bits und zweite Zusammensetzungseinrichtungen zum Assemblieren von Bitgruppen enthalten, und

e) daß auf ein Unterbrechungssignal ansprechende Steuereinrichtungen vorgesehen sind, die Sperreinrichtungen zum Sperren der ersten und zweiten Zusammensetzungseinrichtungen zwecks Sperrung einer weiteren Zusammensetzung von Bits, Freigabeeinrichtungen, die eine Verbindung zu den zweiten Zusammensetzungseinrichtungen herstellen, derart, daß eine serielle Übertragung zuvor zusammengesetzter Bits ermöglicht ist, und Freigabeeinrichtungen für die ersten Zusammensetzungseinrichtungen enthalten, wobei diese Freigabeeinrichtungen eine solche Verbindung zu den ersten Zusammensetzungseinrichtungen herstellen, daß eine Parallelübertragung der zuvor zusammengesetzten Bitgruppen ermöglicht ist.

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2. Schaltungsanordnung nach Anspruch 1_? dadurch gekennzeichnet,

a) daß eine Vielzahl von Übertragungsleitungen vorgesehen ist,

b) daß ein erster Speicher vorgesehen ist,

c) daß ein zweiter Speicher vorgesehen ist,

d) daß eine Datenverarbeitungseinrichtung (9) vorgesehen ist,

e) daß erste Verbindungseinrichtungen vorgesehen sind, die selektiv eine Verbindung zwischen der Vielzahl von Übertragungsleitungen und dem ersten Speicher während einer ersten Betriebsart herstellen,

f) daß zweite Verbindungseinrichtungen vorgesehen sind, die selektiv eine Verbindung zwischen dem ersten Speicher und dem zweiten Speicher während einer zweiten Betriebsart herstellen,

g) daß dritte Verbindungseinrichtungen vorgesehen sind, die selektiv eine Verbindung zwischen dem zweiten Speicher und der Datenverarbeitungseinrichtung (9) während einer dritten Betriebsart herstellen, . ■

h) daß Zeitsteuereinrichtungen vorgesehen sind, die die zweiten und dritten Verbindungseinrichtungen in einer vorbestimmten Reihenfolge freigeben,

i) daß eine Generatoreinrichtung zur Erzeugung eines Unterbrechungssignals vorgesehen ist, und j) daß eine auf das Unterbrechungssignal ansprechende Steuereinrichtung vorgesehen ist, die Freigabeeinrichtungen für die ersten Verbindungseinrichtungen, Sperreinrichtungen für die zweiten Verbindungseinrichtungen und Freigabe einrichtungen für die dritten Verbindungseinrichtungen enthält, wobei die Freigabe der dritten Verbindungseinrichtungen in dem Fall erfolgt, daß die zweiten

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Verbindungseinrichtungen gesperrt sind, und wobei die dritten Verbindungseinrichtungen während der Zeitspanne freigegeben sind, die für die zweite Betriebsart vorgesehen ist,
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,

a) daß der zweite Speicher eine Vielzahl von Wortspeicherplätzen enthält, deren Anzahl zumindest gleich der Anzahl der Übertragungsleitungen ist, wobei jeder Wortspeicherplatz einen Empfangszeichen-Speicherplatz und einen Sendezeichen-Speicherplatz enthält und wobei jedes Zeichen aus einer Vielzahl von Bits besteht, und

b) daß der erste Speicher eine Vielzahl von Empfangsbit-Speicherplätzen, deren Anzahl gleich der Anzahl der Übertragungsleitungen ist, und eine Vielzahl von Sendebit-Speicherplätzen enthält, deren Anzahl gleich der Anzahl der Nachrichtenübertragungsleitungen ist.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,

a) daß Adressierungseinrichtungen vorgesehen sind, die den jeweiligen Empfangsbit- und Sendebit-Speicherplatz mit der jeweiligen Erzeugung des Unterbrechungssignals

adressieren, und
. ,. durch

b) daß Übertragungseinrichtungen vorgesehen sind,/die

die Bits auf diejenigen Übertragungsleitungen übertragen werden, die für eine derartige übertragung bereitstehen.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, a) daß bestimmte Übertragungsleitungen für die übertragung von Bits mit unterschiedlichen Ubertragungsfrequenzen ausgelegt sind,

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b) daß das Unterbrechungssignal mit den verschiedenen Übertragungsfrequenzen entsprechenden Frequenzen erzeugt wird, und

c) daß die Übertragungsleitungen, die für eine Übertragung bereitstehen, zumindest jenen Leitungen entsprechen, deren Übertragungsfrequenz der Frequenz des aus der Freigabe der ersten Verbindungseinrichtungen resultierenden Unterbrechungssignals entspricht.
6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,

a) daß erste Anzeigeeinrichtungen vorgesehen sind, die anzeigen, daß die erste Betriebsart während der vorbestimmten Folge inaktiv ist,

b) daß zweite Anzeigeeinrichtungen vorgesehen sind, die anzeigen, daß das Unterbrechungssignal inaktiv ist, und

c) daß Freigabeeinrichtungen vorgesehen sind, die durch die ersten und zweiten Anzeigeeinrichtungen gesteuert die zweite Betriebsart während der Zeitspanne freizugeben

gestatten, die für die dritte Betriebsart von den Zeiten ■ steuereinrichtung bereitgestellt ist.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, für einen Multiplexbetrieb, dadurch gekennzeichnet,

a) daß eine Datenverarbeitungseinrichtung (9) vorgesehen ist,

b) daß eine Vielzahl von Übertragungsleitungen vorgesehen ist,

c) daß ein erster Speicher vorgesehen ist,

d) daß ein zweiter Speicher vorgesehen ist,

e) daß ein erstes Register vorgesehen ist, welches den zweiten Speicher während eines ersten Operationszyklus adressiert, wobei während dieser Zeitspanne eine Information

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zwischen der Datenverarbeitungseinrichtung (9) und dem zweiten Speicher übertragen wird,

f ) daß ein zweites Register vorgesehen ist, welches den zweiten Speicher und den ersten Speicher während eines zweiten Operationszyklus zu adressieren gestattet, wobei während dieser Zeitspanne eine Information zwischen dem ersten Speicher und dem zweiten Speicher übertragen wird, g) daß Freigabeeinrichtungen vorgesehen sind, die selektiv den ersten und den zweiten Operationszyklus freizugeben gestatten,

h) daß Generatoreinrichtungen vorgesehen sind, die ein Unterbrechungssignal zu erzeugen gestatten, und i) daß auf das Unterbrechungssignal hin Steuereinrichtungen ansprechen, die Sperreinrichtungen zum Sperren der Operation während des zweiten Zyklus, Freigabeeinrichtungen zur Freigabe der durch den ersten Zyklus bereitgestellten Operation während des zweiten Zyklus und Verbindungseinrichtungen enthalten, die selektiv die Vielzahl von Übertragungsleitungen mit dem ersten Speicher zu verbinden gestatten,
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet,

a) daß erste Anzeigeeinrichtungen vorgesehen sind, die eine Anzeige in dem Fall liefern, daß die Verarbeitungseinrichtung (9) nicht bereit ist, eine Informationsübertragung während des ersten Operationszyklus vorzunehmen,

b) daß zweite Anzeigeeinrichtungen vorgesehen sind, die eine Anzeige in dem Fall liefern, daß das Unterbrechungssignal unwirksam ist, und

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c) daß Freigabeeinrichtungen vorgesehen sind, die durch die ersten und zweiten Anzeige einrichtungen gesteuert während des ersten Operationszyklus die Operation freigeben, die während des zweiten Zyklus vorgesehen ist.
9· Schaltungsanordnung für einen Multiplexbetrieb, mit einem Hauptspeicher, einem Eingabe/Ausgabe-Speicher, Verbindungseinrichtungen zur Verbindung des Hauptspeichers mit einer Datenverarbeitungseinrichtung für eine Informationsübertragung zwischen dieser und dem Hauptspeicher, mit Verbindungseinrichtungen für die Verbindung des Eingabe/Ausgabe-Speichers mit einer Vielzahl von Übertragungsleitungen zur Informationsübertragung, mit Verbindungseinrichtungen zur Verbindung des Hauptspeichers und des Eingabe/Ausgabe-Speichers für eine Informationsübertragung, wobei die Verbindung in der Weise erfolgt, daß eine Informationszusammenstellung in einer Form erfolgt, die von der Verarbeitungseinrichtung während der Informationsaufnahme von den Übertragungsleitungen annehmbar ist, und wobei die Verbindung derart vornehmbar ist, daß eine Informationszerlegung in eine Form erfolgt, die für eine Informationsübertragung von der Verarbeitungseinrichtung über die Übertragungsleitungen geeignet ist, insbesondere nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,

a) daß Freigabeeinrichtungen vorgesehen sind, die selektiv während einer bestimmten Zeitspanne eine erste Informationsübertragung zwischen dem Hauptspeicher (14) und der Datenverarbeitungseinrichtung (9) und eine zweite Informationsübertragung zwischen dem Hauptspeicher (14) und dem Eingabe/Ausgabe-Speicher (20) freigeben,

b) daß Generatoreinrichtungen vorgesehen sind, die ein Unterbrechungssignal erzeugen, und

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c) daß zweite Freigäbeeinrichtungen vorgesehen sind, die in Abhängigkeit von dem Unterbrechungssignal selektiv während der bestimmten Zeitspanne eine dritte Informationsübertragung zwischen dem Hauptspeicher (14) und der Datenverarbeitungseinrichtung (9) und eine vierte Informationsübertragung zwischen dem Eingabe/Ausgabe-Speicher (20) und einigen der in einer Vielzahl vorgesehenen Übertragungsleitungen freigeben.
10. Schaltungsanordnung nach Anspruch 9» dadurch gekennzeichnet, daß die bestimmte Zeitspanne zumindest zwei Teile umfaßt, daß durch die ersten Freigabeeinrichtungen gesteuert die erste Informationsübertragung während eines ersten Teiles der bestimmten Zeitspanne und die zweite Informationsübertragung während eines zweiten Teiles der bestimmten Zeitspanne stattfindet, und daß durch die zweiten Freigabeeinrichtungen gesteuert die dritte und vierte Informationsübertragung gleichzeitig während des ersten und zweiten Teiles der betreffenden Zeitspanne stattfinden.
11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß in Abhängigkeit von der dritten Freigabeeinrichtung eine fünfte übertragung während des ersten und zweiten Teiles der betreffenden Zeitspanne stattfindet.
12. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet,

a) daß erste Detektoreinrichtungen vorgesehen sind, die in dem Fall ansprechen, daß die Verarbeitungseinrichtung (9) keine Informationsübertragung zu dem Hauptspeicher (14) in Abhängigkeit von den ersten Freigabeeinrichtungen bewirkt,

b) daß zweite Detektoreinrichtungen vorgesehen sind, die

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in dem Fall ansprechen, daß die zweiten Freigabeeinrichtungen nicht auf das Unterbrechungssignal ansprechen, und *

c) daß dritte Freigabeeinrichtungen vorgesehen sind, die durch die ersten und zweiten Detektoreinrichtungen gesteuert selektiv während der bestimmten Zeitspanne eine fünfte Informationsübertragung zwischen dem Hauptspeicher (14) und dem Eingabe/Ausgabe-Speicher (20) bewirken.
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die bestimmte Zeitspanne einen ersten, zweiten und dritten Teil enthält, daß durch die ersten Freigab eeinrichtungen gesteuert die zweite Übertragung während des ersten Teiles und des zweiten Teiles und die erste Übertragung während des dritten Teiles der betreffenden Zeitspanne erfolgt, daß durch die zweiten Freigabeeinrichtungen gesteuert die dritte Übertragung und die vierte Übertragung während des ersten Teiles, des zweiten Teiles und des dritten Teiles der betreffenden Zeitspanne gleichzeitig auftreten, und daß durch die dritten Freigabeeinrichtungen gesteuert die fünfte Übertragung während des ersten Teiles, des zweiten Teiles und des dritten' Teiles der betreffenden Zeitspanne erfolgt.

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