DE3330845C2 - - Google Patents

Description

Die Erfindung betrifft einen Binärcode-Decodierer gemäß dem Oberbegriff des Patentanspruchs 1. Solche Decodierer können z. B. beim Decodieren eines lauflängencodierten Signales bei einem Faksimilegerät Verwendung finden.

Zur Redundanzunterdrückung kann z. B. ein modifizierter Huffman-Code (im folgenden als MH-Code bezeichnet), der in den Fig. 1A und 1B gezeigt ist, in einem Faksimilesystem eingesetzt werden. Wie in den Fig. 1A und 1B gezeigt ist, sind bei dem MH-Code Lauflängen 0-1728 in Gruppen aufgeteilt, die jeweils 64 Lauflängen umfassen. Jede Lauflänge ist durch eine Kombination aus einem Ergänzungscode (Fig. 1B), der eine Gruppe, d. h. ein Vielfaches von 64, wie beispielsweise 64, 128, 192 . . ., 1728, darstellt, und aus einem Endcode (Fig. 1A), der eine spezielle Lauflänge in dieser Gruppe darstellt (0, 1, 2, 3 . . . 63), gebildet. Beispielsweise wird eine Weiß-Lauflänge "65" durch eine Kombination aus einem Codewert "11011", das 64 bedeutet, und einem Codewort "00111", das 1 bedeutet, dargestellt.

Zum Decodieren eines deratigen MH-Codes können alle MH-Codes unter Verwendung eines Mikroprozessors in einem Speicher, beispielsweise einem Festwertspeicher zur Ausbildung einer Datentabelle in Form eines sogenannten Code-Baumes gespeichert werden. Auf den Speicher wird an jedem Knoten des Code-Baumes, d. h. bei jeder Eingabe eines Bits der zu decodierenden Daten zugegriffen, um nacheinander bestimmte Zweige des Baumes auszuwählen, bis schließlich die Speicheradresse eines Endknotens erreicht wird, an dem das decodierte Ergebnis gespeichert ist. Da bei diesem Decodierverfahren bei jeder Eingabe eines Bits der Daten auf den Speicher zugegriffen werden muß, ist eine große Anzahl von Prozeßschritten sowie eine entsprechend große Zeitdauer erforderlich. Um eine in der Praxis annehmbare Betriebsgeschwindigkeit zu erzielen, ist daher ein teuerer, schnell arbeitender Mikroprozessor oder eine schnell arbeitende verdrahtende logische Schaltung erforderlich.

Ein dem Oberbegriff des Patentanspruchs 1 entsprechender Binärcode-Decodierer ist aus der DE-OS 31 37 704 bekannt. Bei dem dort in Fig. 7 gezeigten Deocodierer werden die lauflängencodierten Eingangsdaten in einen Serien-Parallel-Umsetzer eingeschrieben. Allerdings erfolgt nicht eine Gesamteinschreibung aller Datenbits, sondern es werden anfänglich lediglich die ersten vier Bits der zu decodierenden Daten eingelesen, wobei die Anzahl der jeweils in den Serien-Parallel-Umsetzer einzulesenden Bits durch einen Eingangsdatenzähler bestimmt wird, dessen Zählstand variabel ist und anfänglich durch einen Anfangsdatenspeicher und nachfolgend durch einen Datenspeicher vorgegeben ist. Der Eingangsdatenzähler zählt Taktimpulse, die synchron mit dem Einschreiben der Bits in den Serien-Parallel-Umsetzer erzeugt werden, allderdings keine Aussage darüber beinhalten, ob in den Serien-Parallel-Umsetzer nun jeweils gerade eine "1" oder eine "0" eingeschrieben wird. Abhängig vom jeweiligen Ausgangsdatenzustand des Serien-Parallel-Umsetzers erfolgt dann ein Zugriff zum Decodierspeicher, um die Eingangsdaten abschnittsweise so lange zu decodieren, bis das gesamte Umsetzungsergebnis vorliegt.

Weiterhin ist aus der US-PS 38 83 847 ein Decodiersystem bekannt, bei dem die Decodierung unter Einsatz eines Speichers großer Speicherkapazität erfolgt, auf den bei der Decodierung bei gewünschter maximaler Decodiergeschwindigkeit nur ein einziges Mal zugegriffen werden muß. Dies erfordert jedoch äußerst hohe Speicherkapazität. Wenn eine Verringerung der Speicherkapazität gewünscht ist, muß ein mehrfacher Speicherzugriff bis zur Bereitstellung des Decodierungsergebnisses erfolgen.

Der Erfindung liegt die Aufgabe zugrunde, einen gattungsgemäßen Binärcode-Decodierer derart auszugestalten, daß eine rasche Decodierung ohne Erfordernis eines hochwertigen Speichers möglich ist.

Diese Aufgabe wird mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Bei dem erfindungsgemäßen Binärcode-Decodierer ist somit eine Zähleinrichtung vorhanden, die eine Binärsignalart - insbesondere die Anzahl der anfänglichen "0" - zählt. Abhängig von diesem Zählergebnis wird dann eine erste Zugriffadresse des Speichers bestimmt, während der nachfolgende Speicherzugriff in Abhängigkeit von den aus dieser zuerst adressierten Speicherstelle ausgelesenen Daten und den noch verbleibenden, nicht durch die Zähleinrichtung gezählten Abschnitten des Binärcodes erfolgt.

Durch diese anfängliche Zählung der einen Datenart und die Bestimmung der ersten Zugriffsadresse abhängig vom ermittelten Zählstand kann die erforderliche Zugriffshäufigkeit zum Decodierspeicher deutlich verringert werden, so daß das Decodierergebnis sehr rasch bereit gestellt ist und hierzu keine hochwertigen Komponenten mit hoher Arbeitsgeschwindigkeit erforderlich sind.

Der Binärcode-Decodierer eignet sich auch zum Decodieren des modifizierten Huffman-Codes, besitzt einfache Konstruktion und ist billig in der Herstellung.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 eine Code-Tabelle eines MH-Codes, wobei Fig. 1A eine Tabelle für einen Endcode und Fig. 1B eine Tabelle für einen Ergänzungscode darstellt;

Fig. 2 den Aufbau einer Decodier-Tabelle die bei dem beschriebenen Decodierer eingesetzt wird;

Fig. 3 einen Decodier-Vorgang; und

Fig. 4 ein Blockdiagramm eines erfindungsgemäß ausgebildeten Binärcode-Decodierers.

In vielen Fällen umfaßt der MH-Code in seinen ersten Stellen Nullen. Die vorliegende Erfindung macht von diesem Merkmal Gebrauch. Dabei wird die Anzahl der Nullen in den ersten Stellen gezählt, um den Speicherzugriff um die der Zählung entsprechende Anzahl zu reduzieren. Ein Speicherinhalt sowie Eingangsdaten werden durch Additionseinrichtungen summiert, um die Anzahl der Zugriffe im Verlauf des Decodierers zu reduzieren. In Verbindung mit den Fig. 2 und 3 wird der Decodiervorgang kurz erläutert.

Fig. 2 zeigt einen Teil einer Decodier-Tabelle für den MH-Code, der durch einen Code-Baum verkörpert ist. In Fig. 2 ist mit <x< eine Speicheradresse gekennzeichnet, während die in Klammern gesetzten Ziffern den an diesen Adressen gespeicherten Speicherinhalt angeben, wobei es sich um Daten zur Bestimmung von hexadezimalen zweistelligen Lauflängen handelt, die Lauflängen entsprechen, welche benachbart zu diesem Ziffern angegeben sind, oder Speicheradressen, die als nächstes gelesen werden sollen. Beispielsweise zeigt bei Ein-Byte-Daten (B0), die in Binärnotierung "1010000" entsprechen, das höchstwertige Bit (MSB) 1 an, daß sich die Adresse an einem Endknoten oder an einem Ende des Dekodierpunktes befindet, während die nächste Stelle 0 anzeigt, daß es sich bei den Daten um einen Endcode handelt. Wenn das MSB 0 ist, bedeutet dies, daß sich die Adresse an einem Zwischenknoten befindet und aß eine als nächstes zu lesende Adresse existiert. Wenn die zweite Stelle 1 ist, heißt das, daß es sich bei dem Code um einen Ergänzungscode (Make-up-Code) handelt. Die sechs Stellen, die den ersten beiden Stellen folgen, stellen die Lauflänge dar, wenn es sich um den Endcode handelt. Im vorliegenden Beispiel geben sie eine Weiß-Lauflänge von "110000", d. h. "48" in Dezimalschreibweise wieder. Für den Ergänzungscode stellen die sechs Stellen ein Vielfaches von 64 dar, da der Ergänzungscode ein Vielfaches von 64 repräsentiert, wie vorstehend erläutert.

Die vorstehende Tabelle wird für die Weiß-Lauflänge verwendet. Eine getrennte Tabelle mit ähnlichem Aufbau ist für die Schwarz-Lauflänge vorgesehen.

Der Decodiervorgang mit Hilfe dieser Tabellen wird nunmehr in Verbindung mit Fig. 2 beschrieben. Es wird davon ausgeganen, daß der Code "00001011" (Endcode), der die Weiß-Lauflänge von 48 wiedergibt, eingegeben wird.

Diejenige Adresse der Decodier-Tabelle, auf die zuerst zuzugreifen ist, wird durch Zählen der Anzahl der ersten Nullen (vorderen Nullen) im eingegebenen MH-Code bestimmt. Da der Code "00001011" vier vordere Nullen aufweist, erreicht die Zähleinrichtung den Zählstand "4". Ein Inhalt Z (der willkürlich bestimmt werden kann) einer Speicheradresse (Adresse 4), die der Zählung 4 entspricht, wird aus dem Speicher gelesen und zu der Größe 4 addiert, wonach der nächste Datenwert 0 addiert wird. (Die fünfte Stelle beträgt 1, da die Zählung für die vorderen Nullen 4 beträgt). Die resultierende Summe wird als die als nächstes zu lesende Speicheradresse <x + 0< gesetzt. Danach werden der Inhalt (02) an der Speicheradresse <x + 0< die <x< in Fig. 2 entspricht) und der nächste Datenwert 1 zu der Speicheradresse <x +0< addiert, und die resultierende Summe wird als nächste zu lesende Speicheradresse <x + 3< gesetzt. In ähnlicher Weise werden der Inhalt der Speicheradresse <x + 3< und der nächste Wert 1 der Eingangsdaten zur Speicheradresse <x + 3< addiert, und die resultierende Summe wird als nächste zu lesende Speicheradresse <x + 5< gesetzt.

Der Inhalt (B0) an der Speicheradresse <x + 5< entspricht "10110000" in Binrärschreibeweise, und das MSB davon ist 1. Die Speicheradresse <x + 5< befindet sich daher am Endknoten. Da die zweiten Stelle 0 ist, was den Endcode anzeigt, wird die Weiß-Lauflänge von 48, die "110000" in Binärschreibweise entspricht, durch Verwendung der folgenden sechs Stellen ausgelesen. Somit ist der Decodiervorgang beendet.

In Fig. 4 ist eine Ausführungsform eines Decodierers gezeigt, der die in den Fig. 2 und 3 dargestellten Decodier-Vorgänge ausführt. Obwohl es sich bei der in Fig. 4 dargestellten Schaltung um eine verdrahtete logische Schaltung handelt, kann sie natürlich auch als LSI-Chip ausgebildet sein.

Ein an einen Eingangsanschluß 13 angelegtes Eingangssignal wird einem Daten-"1"-Detektor 1 zugeführt, der synchron zu einem Taktsignal betrieben wird, welches an einen Anschluß 14 angelegt ist, um Daten "1" zu erfassen. Ein Ausgangssignal des Daten-"1"-Detektors 1 wird einem Daten-"0"-Zähler 2 zugeführt. Das Ausgangssignal des Daten-"0"-Zählers 2 wird über einen Daten-Selektor 3 einer Addiervorrichtung 4 zugeleitet. Ein 8-Bit-Ausgangssignal der Addiervorrichtung 4 wird über einen Zwischenspeicher 9 einem Speicher 8 zugeführt. Die Ausgangsleitungen A₁ bis A₈ des Zwischenspeichers 9 sind an eine Addiervorrichtung 16 angeschlossen, die mit der Addiervorrichtung 4 in Verbindung steht. Sechs Leseleitungen B₁ bis B₆ niedriger Ordnung des Speichers 8 sind über einen Zwischenspeicher 7 und einen Daten-Selektor 6 an die Addiervorrichtung 16 und an einen Daten-Selektor 11 angeschlossen. Die Addiervorrichtung 4 steuert den Datenselektor 3 über eine Signalleitung 4 a und dem Speicher 8 und den Zwischenspeicher 9 über eine Signalleitung 4 b. Ein Enddetektor 15, der ein Startsignal oder ein Endsignal von einem Anschluß 15 empfängt, steuert den Daten-Selektor 3 über eine Signalleitung 5 a, die Addiervorrichtung 16 über eine Signalleitung 5 b, den Daten-Selektor 6 über eine Signalleitung 5 c und den Speicher 8 über eine Signalleitung 5 d und ein Flip-Flop 10, der den Weiß-Lauf oder den Schwarz-Lauf anzeigt. Die MSB-Ausgangsleistung des Zwischenspeichers 7 ist an den Enddetektor 5 angeschlossen, und die nächstniedrigere Stellenleitung ist mit dem Datenselektor 11 über eine Signalleitung 7 a verbunden, um den End- und Ergänzungscodierungsausgang zu schalten. Die Ausgangsleitungen des Datenselektors 11 sind an eine Decodierausgangsverriegelung 12 angeschlossen.

Nachfolgend wird die Funktionsweise der vorstehend beschriebenen Schaltung erläutert.

Um mit dem Decodiervorgang zu beginnen, wird ein Decodierstartsignal vom Anschluß 15 dem Enddetektor 5 zugeführt. Als Folge davon setzt der Enddetektor 5 das Flip-Flop 10 über die Signalleitung 5 d als Weiß-Code-Kennung zurück, schaltet den Datenselektor 3 in eine Position c über die Signalleitung a und hält den Datenselektor 6 über die Signalleitung 5 c in einer Position a.

Wenn der Code "00001011", der die Weiß-Lauflänge von 48 anzeigt, synchron mit dem über den Takteingangsanschluß 14 eingegebenen Takt dem Eingangsanschluß 13 zugeführt wird, wird der Daten-"0"-Zähler 2 solange hochgezählt, bis der Daten-"1"-Detektor 1 die Daten "1" erfaßt, so daß der Daten-"0"-Zähler 2 die Anzahl der anfänglichen Nullen zählt. Wenn der Daten-"1"-Detektor 1 den Datenwert "1" erfaßt, steuert er die Addiervorrichtung 4 über die Signalleitung 1 a derart, daß sie die gezählte Ausgangsgröße <4< des Daten-"0"-Zählers 2 zu dem Anfangswert (00) der Addiervorrichtung 16 addiert. Diese Summe wird über die Signalleitung 4 b in den Zwischenspeicher eingegeben. Der Datenselektor 3 wird über die Signalleitung 4 a in die Position d geschaltet.

In Abhängigkeit von dem Inhalt <4< des Zwischenspeichers 9 führt der Speicher 8 die Inhalte (Z) an der Speicheradresse <4< dem Zwischenspeicher 7 zu. (In diesem Fall muß das MSB des Inhaltes Z Null sein). Der Inhalt [4] des Zwischenspeichers 9 wird ebenfalls der Addiervorrichtung 16 zugeführt. Da der Datenselektor 6 in die Position a geschaltet ist, werden <4< und (Z) der Addiervorrichtung 16 zugeführt und dort summiert. Als Folge davon führt die Addiervorrichtung 16 den Wert <Z + 4< = <x< der Addiervorrichtung 4 zu.

Wenn der nächste Datenwert "0" über den Anschluß 13 eingegeben wird, wird er der Addiervorrichtung 4 direkt zugeführt, da der Datenselektor in die Position d geschaltet ist, und mit dem Ausgang <x< der Addiervorrichtung 16 addiert. Somit erzeugt die Addiervorrichtung 4 das Ausgangssignal <x< + 0 = 0. Das Ausgangssignal <x + 0< wird über die Signalleitung 4 b dem Zwischenspeicher 9 zugeführt, und der Speicher 8 führt den Inhalt (02) an der Adresse <x + 0< den Zwischenspeicher 7 zu. Da das MSB des Inhaltes (02) nicht 1 beträgt, hält der Enddetektor 5 den Datenselektor 6 in der Position a oder einer mittleren Position. Somit summiert die Addiervorrichtung 16 <x + 0< und (02) und führt die Summe der Addiervorrichtung 4 zu.

Die Addiervorrichtung 4 addiert den Ausgang <x + 0< + (02) der Addiervorrichtung 16 zu der nächsten Stelle "1" der Eingangsdaten (siehe die Formel in der 2. Zeile von Fig. 3) und führt die Summe <x + 3< dem Zwischenspeicher 9 zu. Somit wird der Inhalt (01) an der Adresse <x + 3< des Speichers 8 in dem Zwischenspeicher 7 gespeichert, über den Datenselektor 6 der Addiervorrichtung 16 zugeführt und mit <x + 3< summiert. Die Addiervorrichtung 4 fügt die letzte Stelle "1" der Eingangsdaten der Größe <x + 3< + (01) hinzu, und die resultierende Summe <x + 5< wird dem Zwischenspeicher 9 zugeführt.

Als Ergebnis wird der Inhalt (B0) an der Adresse <x + 5< des Speichers 8 dem Zwischenspeicher 7 zugeführt. Der Inhalt (B0) entspricht "10110000" in Binärschreibweise, und das MSB davon beträgt 1. Es wird daher ein Signal über die MSB (B8)-Leitung des Zwischenspeichers 7 zum Enddetektor 5 geschickt, das das Ende der Decodierung erfaßt und den Datenselektor 6 über die Signalleitung 5 c in die Position b, d. h. in eine "Endposition" schaltet. Darüber hinaus wird das Signal "0" von der zweiten Leitung (B7) des Zwischenspeichers 7 über die Signalleitung 7 a abgegeben. Folglich wird der Datenselektor 11 in der Endposition (TC-Position) gehalten, und die niederen sechs Stellen "110000" von "10110000" werden dem Datenselektor 11 zugeführt. Der Datenselektor 11 führt die eingegebenen sechsstelligen Daten wahlweise den hohen sechs Stellen (Ergänzung) oder den niedrigen sechs Stellen (Beendigung) des zwölfstelligen Ausganges zu. Beim vorliegenden Beispiel wird "110000" (48 in Dezimalschreibweise) den niedrigen sechs Stellen zugeführt, so daß schließlich "000000110000" erhalten wird.

Am Ende des vorstehend beschriebenen Decodiervorganges schaltet der Enddektor 5 das Flip-Flop 10 über die Signalleitung 5 d um, um die Schwarz-Lauflängen-Decodiertabelle auszuwählen, schaltet den Datenselektor 6 über die Signalleitung 5 c in die Zwischenknotenposition, stellt die Addiervorrichtung 16 über die Signalleitung 5 b zurück, stellt den Daten-"1"-Detektor 1 und den Daten-"0"-Zähler 2 über die Signalleitung 5 a zurück und schaltet den Datenselektor 3 in die Position c, um für die nächsten Eingangsdaten bereit zu sein.

Bei der beschriebenen Ausführungsform kann somit die für den ersten Zugriff bestimmte Speicheradresse durch bloßes Zählen der vorderen Nullen im Eingangs-MH-Code ohne Speicherzugriffe bestimmt werden. Somit wird die Anzahl der Speicherzugriffe um eine Zahl reduziert, die der Anzahl der vorderen Nullen entspricht.

Bei der beschriebenen Ausführungsform werden der Speicherinhalt und die Eingangsdaten summiert, um die als nächstes zu lesende Speicheradresse zu bestimmen. Statt einer Addition kann die nächste Speicheradresse aber auch durch andere arithmetische Operationen bestimmt werden. Obwohl vorstehend ein Decodierer für den modifizierten Huffman-Code beschrieben wurde, ist die Erfindung auch zum Decodieren von anderen Codes geeignet.

Zusammenfassen ist somit eine Einrichtung zum Zählen der Anzahl der im Eingangscode enthaltenen Nullen vorgesehen, und die als erstes zu adressierende Speicheradresse wird in Übereinstimmung mit dem Zählstand der Zähleinrichtung bestimmt. Die als nächstes zu lesende Speicheradresse wird durch die arithmetische Verarbeitung des Inhalts der zuletzt gelesenen Speicheradresse und des Eingangscodes bestimmt. Die Speicheradresse, auf die zuerst zurückgegriffen wird, kann daher durch bloßes Zählen der Anzahl der vorderen Nullen im Eingangs-MH-Code ohne Zugriff auf den Speicher bestimmt werden. Somit wird die Anzahl der Speicherzugriffe um eine Zahl reduziert, die der Anzahl der vorderen Nullen entspricht. Der Umfang der im Speicher gespeicherten Decodiertabelle ist merklich reduziert, so daß die Decodiergeschwindigkeit in Folge der reduzierten Anzahl der Speicherzugriffe erhöht wird, und es wird ein einfacher und billiger Binärcode-Decodierer mit relativ langsam arbeitenden Teilen erhalten.

Claims (7)

1. Binärcode-Decodierer mit einem Speicher, der eine Decodiertabelle zum Decodieren eines aus mehreren Binärsignalen zusammengesetzten Binärcodes speichert, wobei die Decodierung des Binärcodes durch aufeinanderfolgendes Zugreifen zum Speicher auf der Basis der Binärsignale des eingegebenen Binärcodes erfolgt, mit einer Bestimmungseinrichtung zum Bestimmen der Adresse, unter der anfänglich auf den Speicher zuzugreifen ist, und einer Leseeinrichtung zum Lesen der Daten, die unter einer durch die Bestimmungseinrichtung bezeichneten Decodieradresse gespeichert sind, dadurch gekennzeichnet,
daß eine Zähleinrichtung (2) zum Zählen einer Art ("0") der Binärsignale vorgesehen ist und
daß die Bestimungseinrichtung (4, 6, 7, 9, 16) die Adresse, unter der anfänglich auf den Speicher (8) zuzugreifen ist, in Übereinstimmung mit einem Zählstand der Zähleinrichtung (2) bestimmt und die Decodieradresse des Binärcodes in Übereinstimmung mit den unter der anfänglichen Zugriffsadresse des Speichers (8) gespeicherten Daten sowie den verbleibenden, nicht durch die Zähleinrichtung (2) gezählten Abschnitten des Binärcodes festlegt.

2. Binärcode-Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß der Binärcode ein Code varibaler Länge ist.

3. Binärcode-Decodierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zähleinrichtung (2) aufeinanderfolgend die Signale "0" vom Beginn des Binärcodes zählt.

4. Binärcode-Decodierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die im Speicher (8) gespeicherten Daten mit einem Code versehen sind, der angibt, ob es sich bei den gespeicherten Daten um Decodierdaten handelt oder nicht.

5. Binärcode-Decodierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (4, 6, 7, 9, 16) beurteilt, ob die durch die Leseeinrichtung gelesenen Daten Decodierdaten darstellen und, wenn es sich bei den Daten nicht um Decodierdaten handelt, die nächste Adresse bestimmt.

6. Binärcode-Decodierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (4, 6, 7, 9 16) beurteilt, ob es sich bei den durch die Leseeinrichtung gelesenen Daten um Decodierdaten handelt, und, wenn die Daten keine Decodierdaten darstellen, die nächste Adresse durch Addierung der Daten der verbleibenden Abschnitte des Binärcodes bestimmt.

7. Binärcode-Decodierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Binärcode einen Lauflängencode bildet.