CH656729A5 - Schnittstellenschaltungsanordnung zur verbindung eines prozessors mit einem nachrichtenkanal. - Google Patents
Schnittstellenschaltungsanordnung zur verbindung eines prozessors mit einem nachrichtenkanal. Download PDFInfo
- Publication number
- CH656729A5 CH656729A5 CH3804/82A CH380482A CH656729A5 CH 656729 A5 CH656729 A5 CH 656729A5 CH 3804/82 A CH3804/82 A CH 3804/82A CH 380482 A CH380482 A CH 380482A CH 656729 A5 CH656729 A5 CH 656729A5
- Authority
- CH
- Switzerland
- Prior art keywords
- data
- processor
- address
- circuit
- message
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
Description
Die Erfindung betrifft eine Schnittstellen-Schaltungsanord-nung zur Verbindung eines Prozessors und seines zugeordneten Speichers mit einem Datennachrichten führenden Nachrichtenkanal, wobei die Datennachrichten einen Kopf mit einem Quellen-, einem Bestimmungs- und einem Steuerabschnitt besitzen und der Prozessor Daten-, Adressen- und Steuersammelleitungen aufweist.
Bekannte Schnittstellenschaltungsanordnung, die einen Prozessor mit einem Nachrichtenkanal verbinden, werden lediglich als Puffer benutzt. Sie speichern Datennachrichten, die auf dem Nachrichtenkanal auftreten, und erzeugen jedesmal dann, wenn eine Datennachricht ankommt, eine Unterbrechung. Ein Problem bei dieser Anordnung besteht darin, dass der Prozessor zu viel Realzeit bei der Bedienung der von der Schnittstellenschaltung ausgehenden Unterbrechungen verbraucht. Ein wesentli-cherTeil dieser Realzeit wird beim Decodieren des Kopfes der Datennachricht verausgabt, um festzustellen, ob die Datennachricht für den zugeordneten Prozessor bestimmt ist, und - falls dies zutrifft-wo die Datennachricht im Prozessorspeicher abzulegen ist. Jede auf dem Nachrichtenkanal auftretende Datennachricht weist bei bestimmten Nachrichtenübertragungsanlagen einen Kopf auf, der in typischer Weise 14 Informationsbytes enthält, die alle decodiert werden müssen. Die Decodierung dieses Kopfes beinhaltet den Verbrauch eines wesentlichen Betrages an Prozessor-Realzeit. Bekannte Schnittstellenschaltungen tun nichts, um diesen Decodierprozessorzu beschleunigen, und besitzen nur eine kleine eingebaute Intelligenz. Sie dienen lediglich als einfacher Puffer, so dass der Prozessor für das Decodieren des Kopfes und das Einspeichern der Datennachricht erforderlich ist. Dies ist bisher kein grosses Problem gewesen, da die Prozessoren zum einen nicht Realzeit-begrenzt sind oder in einer Blockbetriebsweise arbeiten. In Geschäfts-Nach-richtenanlagen ist diese Vergeudung von Realzeit jedoch ein bedeutsames Hindernis für die Verbesserung der Anlagengüte.
Zur Lösung der sich daraus ergebenden Aufgabe geht die Erfindung aus von einer Schnittstellen-Schaltungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, dass die Schnittstellen-Schaltungsanordnung eine lokale Sammelleitungsschaltung für Datennachrichten aufweist, ferner eine Kanalschnittstelleneinrichtung, die mit dem Nachrichtenkanal und der örtlichen Sammelleitungsschaltung verbunden ist und unter Ansprechen auf eine auf dem Nachrichtenkanal erscheinende Datennachricht diese wie empfangen stückweise auf die örtliche Sammelleitungsschaltung ausgibt, und eine Mustervergleichsschaltung, die mit der örtlichen Sammelleitungsschaltung verbunden ist und unter Ansprechen darauf, dass eine Datennachricht von der Kanal-Schnittstelleneinrichtung auf die örtliche Sammelleitungsschaltung ausgegeben wird, den Kopf der Datennachricht stückweise wie empfangen decodiert und unmittelbar eine Bauteiladresse erzeugt, die die Stelle im zugeordneten Prozessorspeicher identifiziert, in der die Datennachricht am Ende des Kopfes einzuspeichern ist, wenn der Prozessor die angegebene Bestimmungsstelle der Datennachricht ist, sowie eine Treiberschaltung, die mit der Adressensammelleitung des Prozessors und der Mustervergleichsschaltung verbunden ist und unter Ansprechen auf die Bauteiladresse diese unmittelbar auf die Adressenleitung des Prozessors gibt, um die identifizierte Speicherstelle im zugeordneten Prozessorspeicher zu aktivieren, und dass die Treiberschaltung ausserdem mit der örtlichen Sammelleitungsschaltung und der Datensammelleitung des Prozessors verbunden ist und unter Ansprechen auf die Bauteiladresse den von der Kanal-Schnittstelleneinrichtung auf die lokale Sammelleitungsschaltung ausgegebenen Datenteil der Datennachricht wie empfangen direkt über die Datensammelleitung des Prozessors in der aktivierten Speicherstelle ablegt.
Die vorliegende Schnittstellenschaltungsanordnung wirkt als Nachrichten-Bearbeitungsschaltung, die eine Schnittstelle hoher Geschwindigkeit zwischen einem Prozessorspeicher und einem
656 729
Datennachrichtenkanal darstellt. Der Nachrichtenkanal führt Datennachrichten mit einem Kopf, der eine Quellenadresse,
eine Bestimmungsadresse und eine Steuerinformation angibt. Die Schnittstellenschaltungsanordnung ist programmierbar und dient zur dynamischen Umsetzung des Kopfes der Datennachricht in der empfangenen Form und bestimmt, ob die Datennachricht im Prozessorspeicher abzulegen ist. Diese Feststellung ist beendet, sobald der Kopf empfangen ist. Wenn die Datennachricht einzuspeichern ist, wandelt die Schnittstellenschaltungsanordnung unmittelbar den Kopf in eine Bauteil-Speicheradresse um, die zur Aktivierung einer bestimmten Stelle im Prozessorspeicher benutzt wird. Der Datenteil der Datennachricht wird dann direkt (im direkten Speicherzugriff = DMA) in der empfangenen Form in diese Speicherstelle eingegeben, und die entsprechenden Pufferzeiger werden zurückgestellt. Nur wenn eine vollständige Datennachricht empfangen und im Prozessorspeicher abgelegt ist, erzeugt die Schnittstellenschaltungsanordnung eine Prozessorunterbrechung, um den Prozessor davon in Kenntnis zu setzen, dass jetzt eine vollständige Datennachricht in seinem Speicher abgelegt ist. Demgemäss führt die Schnittstellenschaltungsanordnung alle Datenempfangsaufgaben einschliesslich einer Nachrichtenspeicherung und -Verkettung durch, ohne dass die Einschaltung des zugeordneten Prozessors erforderlich ist. Dadurch wird Prozessor-Realzeit eingespart und die Geschwindigkeit der Datenübertragung zwischen dem Nachrichtenkanal und dem Prozessor erhöht, da keine Verzögerung dadurch eintritt, dass der Prozessor jede Datennachricht ansprechen und den Kopf decodieren muss, und-wenn die Datennachricht angenommen werden soll - diese entweder in seinem Speicher ablegen oder Adresseninformationen liefern muss, wo die Datennachricht gespeichert werden soll. Da ausserdem die Schnittstellenschaltungsanordnung programmierbar ist und die Datennachrichten Quellen-, Bestimmungs- und Steuerinformationen enthalten, kann die Schnittstellenschaltungsanordnung nach der Erfindung selektiv Datennachrichten von verschiedenen Quellen aussuchen, eine bestimmte Bearbeitung von Datennachrichten durchführen und andere Aufgaben erfüllen, wie noch beschrieben werden soll. In den Zeichnungen zeigen beispielsweise
Fig. 1 und 2 die Schnittstellenschaltungsanordnung nach der Erfindung;
Fig. 3 die Zusammengehörigkeit der Fig. 1 und 2;
Fig. 4 den Aufbau einer typischen Datennachricht;
Fig. 5 bis 7 typische Eintragungen in drei Schreib-Lese-Speichern der Schnittstellenschaltungsanordnung nach der Erfindung;
Fig. 8 die Zusammenschaltung der Kanalschnittstellenschaltung mit dem Prozessor und dem Prozessorspeicher.
Die vorliegende Schnittstellenschaltungsanordnung 100 dient zur Zusammenschaltung eines Nachrichtenkanals 101 mit einem typischen Allzweckprozessor 200 und dem Prozessorspeicher 201 über die Adressen-, Daten- und Steuersammelleitungen des Prozessors 200, wie in Fig. 8 dargestellt. Es wird angenommen, dass der Nachrichtenkanal 101 Datennachrichten mit einem Kopf überträgt, der die Quellenadresse, die Bestimmungsadresse und Steuerinformationen angibt. Die Schnittstellenschaltungsanordnung 100 überwacht den Nachrichtenkanal 101, um festzustellen, ob die Datennachrichten für den Prozessorspeicher 201 bestimmt sind. Wenn dies der Fall ist, so speichert die Schnittstellenschaltungsanordnung 100 die vom Nachrichtenkanal 101 aufgenommenen Datennachrichten direkt im Prozessorspeicher 201, ohne dass die Beteiligung des Prozessors 200 erforderlich ist.
Die vorliegende Schnittstellenschaltungsanordnung 100 ist mit dem Nachrichtenkanal 101 über eine Kanal-Schnittstelleneinrichtung 102 verbunden, die einer Anzahl von Funktionen dient. Dazu zählen die Taktwiedergewinnung, die Bitwiedergewinnung und die Rahmenbildung. Die Kanal-Schnittstelleneinrichtung 102 ist so ausgelegt, dass sie für die Art der auf dem Nachrichtenkanal 101 erscheinenden Signale geeignet ist. Die Kanal-Schnittstelleneinrichtung 102 ist entweder eine Daten-Modemschaltung, wenn der Nachrichtenkanal 101 Analogsi-5 gnale übertragen soll, oder eine digitale Schnittstellenschaltung bekannter Art, wenn Digitaldaten über den Nachrichtenkanal
101 übertragen werden sollen. Es wird für die vorliegende Beschreibung angenommen, dass der Nachrichtenkanal 101 ein serieller Datenkanal ist und dass die auf ihm erscheinenden io Nachrichten Bit für Bit in der Kanal-Schnittstelleneinrichtung
102 empfangen werden. Daher leitet die Kanal-Schnittstelleneinrichtung 102 in bekannter Weise ein Taktsignal durch Überwachen der auf dem Nachrichtenkanal 101 übertragenen Bits ab. Diese abgeleiteten Taktsignale werden von der Kanal-Schnitt-
15 Stelleneinrichtung 102 auf der Ader CLOCK zum Zustandssteu-ergerät 104 der Schnittstellenschaltungsanordnung 100 übertragen. Das Zustandssteuergerät 104 ist eine Logikschaltung, die das Taktsignal in die verschiedenen Zeit- und Steuersignale umwandelt, die für die gemeinsame Operation der übrigen 20 Schaltungen der Schnittstellenschaltungsanordnung 100 erforderlich ist.
Die Kanal-Schnittstelleneinrichtung 102 formt beim Empfang der Bits vom Nachrichtenkanal 101 diese neu und wandelt die seriellen Daten in eine Folge von Bytes mit paralleler Darstellung 25 der Daten (oder anderer geeigneter Länge) um. Nachdem ein volles Byte empfangen ist, wird es parallel von der Kanal-Schnittstelleneinrichtung 102 über eine Sammelleitung DATA zu den übrigen Schaltungen der Schnittstellenschaltungsanordnung 100 gegeben. Der Datenteil jeder empfangenen Daten-30 nachricht wird auf der Sammelleitung DATA zur DMA-Übertragungseinheit 108 gegeben, wo die Daten für eine eventuelle Neuübertragung zum Prozessorspeicher 201 gespeichert werden.
35
40
Fehlerprüfeinrichtung In der Zwischenzeit überwacht eine Fehlerprüfeinrichtung 103 die auf der Sammelleitung DATA übertragenen Bits, um festzustellen, ob in ihnen irgendwelche Übertragungsfehler enthalten sind. Die Fehlerprüfeinrichtung 103 enthält eine zyklische Redundanz-Prüfschaltung oder eine andere Fehleranzeigeschaltung bekannter Art, die eine laufende Summenanzeige der bereits empfangenen Bits ansammelt. Diese Summe muss mit dem am Ende der Datennachricht übertragenen CRC-Signal übereinstimmen (wie in Fig. 4 gezeigt), damit die so zusammengefügten Daten gültig sind. Das Ergebnis dieser Prüfung wird 43 durch die Fehlerprüfeinrichtung 103 auf der Ader STATE zum Zustandssteuergerät 104 gegeben, wo die Fehlerzustandanzeige benutzt wird, um die Übertragung der empfangenen Nachricht zum Prozessorspeicher 201 zu ermöglichen oder zu verhindern.
50 Bauteiladressenerzeugung
Die programmierbare Musteranpasseinrichtung 105 überwacht den Kopf der auf der Sammelleitung DATA erscheinenden Datennachricht, bestimmt, ob die Datennachricht im Prozessorspeicher 201 abzulegen ist und wandelt den Kopf in eine 55 bestimmte Bauteiladresse um, wenn die Datennachricht im Prozessorspeicher 201 aufzunehmen ist. Die Auswahl einer Bauteiladresse wird durch die Quellenadresse, die Bestimmungsadresse und die Steuerinformationen bestimmt, die im Kopf der Datennachricht enthalten sind. Dies geschieht, wenn der Kopf 60 der Datennachricht Byte für Byte durch die Kanal-Schnittstelleneinrichtung 102 Byte für Byte auf die Sammelleitung DATA gegeben wird. Wenn jedes Byte des Kopfes an die Sammelleitung DATA angelegt wird, gibt das Zustandssteuergerät 104 gleichzeitig einen Byte-Identifiziercode auf die Sammelleitung 65 BLOCK. Der Multiplexer 110 der programmierbaren Musteranpasseinrichtung 105 überträgt wowohl den Byte-Code als auch das Kopf-Byte zur Adressenvergleichseinrichtung 111, in der der Kopf Byte für Byte mit einer Anzahl (m) annehmbarer Kopfmu-
656 729 4
ster verglichen wird. Die Ergebnisse dieser Byte-für-Byte-Ver- Kanalschnittstelleneinrichtungen gleiche werden durch die Adressenvergleichseinrichtung auf Die Schnittstellenschaltungsanordnung 100 verbindet den
Adern Dt bis Dm zu UND-Gattern 120-1 bis 120-m gegeben. Nachrichtenkanal 101 mit dem Prozessorspeicher 201. Wie oben
Diese UND-Gatter zeigen in Verbindung mit dem Vergleichsre- erwähnt, besteht der Grund für den Einsatz dieser Schnittstellen-gister 112 am Ende des Kopfs unmittelbar an, ob annehmbare 5 schaltungsanordnung darin, den Prozessor 200 von der Belastung Kopfmuster empfangen worden sind. Diese Vergleichsanzeige durch die Überwachung des Empfangs, die Decodierung und wird durch das Vergleichsregister 112 geliefert, das auf den Speicherung der auf dem Nachrichtenkanal 101 zum Prozessor-
Adern TYPE-1 bis TYPE-m ein m-Bitmuster liefert, um zu Speicher 201 übertragenen Datennachrichten zu entlasten. Die zeigen, welches der m brauchbaren, in der Adressenvergleichs- Schnittstellenschaltungsanordnung 100 führt diese Funktion in einrichtung 111 gespeicherten Kopfmuster dem empfangenen 10 der oben in allgemeiner Weise beschriebenen Art durch, indem Kopf entspricht. Dieses m-Bitmuster wird zum Klassen-Codierer die Datennachricht aufgenommen, auf der Grundlage der in
106 übertragen, der die m Bits in ein k-Bitsignal umwandelt, das dieser Nachricht enthaltenen Kopfinformation eine Bauteilauf den Adern CLASS-1 bis CLASS-k zur DMA-Steuertabelle adresse erzeugt und dann diese Bauteiladresse für einen Zugriff
107 ausgegeben wird, um anzuzeigen, welche der 2k möglichen zu einem speziellen Abschnitt im Prozessorspeicher 201 sowie Informationsklassen empfangen worden ist. Die DMA-Steuer- 15 zur dortigen Einspeicherung der Datennachricht benutzt wird, tabelle 107 enthält einen Querverweis zwischen den Informa- Die Schnittstellenschaltungsanordnung 100 hat bei Durchfüh-tionsklassen und den Bauteil-Adressenstellen, wo diese Informa- rung dieser Aufgabe zusätzliche Möglichkeiten, die sich aus der tionen zu speichern sind. Wenn demgemäss ein Klassensignal obigen allgemeinen Erläuterung noch nicht ergeben. Insbeson-vom Klassencodierer 106 auf den Adern CLASS-1 bis CLASS-k dere Iässt sich sagen, dass drei Klassen von Nachrichten vorhan-empfangen wird, wandelt die DMA-Steuertabelle 107 diese 2IJ den sind, die auf den N achrichtenkanal 101 erscheinen .Diese Klassenanzeige in eine Bauteiladresse um, die auf der Sammel- Klassen sind Spezialnachrichten, Allgemeinnachrichten und leitung DMAA zur DMA-Übertragungseinheit 108 gegeben Rundschreibnachrichten. Die Spezialnachrichten sind Daten-wird. Wenn wenigstens eine Übereinstimmung zwischen der nachrichten, die speziell auf den Prozessor 200 adressiert sind Kopfinformation der Datennachricht und den m, in der Adres- ^ und im Prozessorspeicher 201 abgelegt werden sollen. Es gibt senvergleichsschaltung 111 gespeicherten Kopfmuster auftritt, " jedoch viele Fälle, in denen der Prozessor 200 Datennachrichten erzeugt das ODER-Gatter 113 ein Vergleichsanzeigesignal, das von bstimmten Quellen ausblenden möchte und demgemäss eine auf der Leitung MATCH zum Zustandssteuergerät 104 übertra- selektive Überwachungsverbindung zum Nachrichtenkanal 101 gen wird. Dieses erzeugt unter Ansprechen auf ein vorbestimm- herstellt. Diese Möglichkeit ist in der Schnittstellenschaltungsan-tes Fehlersignal auf der Ader STATE und das Vergleichssignal Ordnung 100 verwirklicht, wie weiter unten beschrieben werden auf der Leitung MATCH zum richtigen Zeitpunkt ein Betäti- j0 soll. Die gleiche selektive Überwachungsmöglichkeit kann bei gungssignal auf der Ader ENABLE, das die DMA-Übertra- den übrigen beiden Klassen von Datennachrichten benutzt wer-gungseinheit 108 veranlasst, vom Prozessor200 Zugriff zu den den. Die Allgemeinnachricht ist eine Nachricht, die an eine Daten-, Adressen- und Steuersammelleitungen des Prozessors Klasse oder Untergruppe von Prozessoren übertragen wird, die anzufordern. Wenn der Prozessor 200 die Erlaubnis für den alle ein Interesse an Inhalt der Datennachricht haben. Bei diesen Zugriff erteilt, gibt die DMA-Übertragungseinheit 108 die von 35 Datennachrichten kann die Bestimmungsadresse zweckmässig der DMA-Steuertabelle 107 erhaltene Bauteiladresse zusammen eine verallgemeinerte Adresse sein, die einen grossen Abschnitt mit dem Datenteil der empfangenen Datennachricht (einige der von Prozessoren angibt, welche mit dem Nachrichtenkanal 101 ersten Bits dieser Daten sind in der DMA-Übertragungseinheit verbunden sind. Eine Ausdehnung dieser Nachrichtenklasse sind
108 abgespeichert worden) auf die entsprechenden Prozessor- die Rundschreibnachrichten, die an alle Prozessoren übertragen Sammelleitungen. Der Prozessorspeicher 201 nimmt diese 40 werden, welche Zugriff zum Nachrichtenkanal 101 haben. Die Adressen-, Steuer-undDateninformationen auf denzugeordne- Schnittstellenschaltungsanordnung 100 hat die Möglichkeit, ten Prozessorsammelleitungen auf und speichert die vollständige diese verschiedenen Typen von Nachrichten zu identifizieren, Datennachricht an der angegebenen Bauteilstelle. Nachdem dies jeder eine Priorität zuzuordnen und sie in den verschiedenen durchgeführt ist, erzeugt die DMA-Übertragungseinheit 108 Teilen des Prozessorspeichers 201 abzuspeichern. Zur Erläute-eine Prozessorunterbrechung, gibt dieses Signal auf die Steuer- 4:5 rung dieser Möglichkeiten der Schnittstellenschaltungsanord-sammelleitung des Prozessors, um diesen davon in Kenntnis zu nung 100 ist es zweckmässig, die Verarbeitung einer über den setzen, dass die Datennachricht im Prozessorspeicher 201 abge- Nachrichtenkanal 101 ankommenden Datennachricht sowie speichert ist. deren Speicherung im Prozessorspeicher 201 im einzelnen zu beschreiben.
50
Bei der Erläuterung der Schnittstellenschaltungsanordnung Tabellen-Aufführung
100 war angenommen worden, dass die Speicherelemente der Der logische Punkt für den Beginn dieser Beschreibung ist das programmierbaren Mustervergleichseinrichtung 105 (Adressen- Auffüllen der verschiedenen Tabellen, die in der Schnittstellenvergleichseinrichtung 111, Klassencodierer 106 und DMA-Steu- schaltungsanordnung 100 enthalten sind. Ein üblicher Aufbau ertabelle 107) alle Umwandlungsinformationen enthalten, um 55 auf dem Gebiet der Prozessoren besteht darin, dass der Prozessor eine Übereinstimmung zu erkennen und dann die Adresse im 200, der Prozessorspeicher 201 und die Kanalschnittstellenschal-Prozessorspeicher 201 zu erzeugen; wo die empfangene Daten- tung 100 über eine Anzahl von Prozessorsammelleitungen ver-nachricht abzuspeichern ist. Diese Einheiten werden vom Pro- bunden sind, die in Fig. 1 und 2 dargestellt sind (Adressensam-zessor 200 über die Steuer-, Adressen- und Datensammelleitun- melleitung, Datensammelleitung und Steuersammelleitung), gen des Prozessors entsprechend der Darstellung in Fig. 1 und 2 60 Der Prozessor200, der Prozessorspeicher 201 und die zugeordnegestartet und auf den neuesten Stand gebracht. Wie später ten Prozessorsammelleitungen sind alle Bauteile bekannter Art, erläutert werden soll, gibt der Prozessor 200 Bitmuster in die deren Arbeitsweise in der vorliegenden Anlage üblich ist. Ent-Speicherelemente der programmierbaren Mustervergleichsein- sprechend der Darstellung in Fig. 1 und 2 enthält die program-richtung 105 (Adressenvergleichseinrichtung 111, Klassencodie- mierbare Mustervergleichseinrichtung 105 der Schnittstellen-rer 106 und DMA-Steuertabelle 107) ein, um diejenigen Nach- 65 schaltungsanordnung 100 drei Speichereinrichtungen, nämlich richtentypen anzugeben, die von den Quellen aufzunehmen und die Adressenvergleichseinrichtung 111, den Klassencodierer 106 im Augenblick von Interesse sind sowie um anzuzeigen, wo diese und die DMA-Steuertabelle 107, die bei dem bevorzugten AusNachrichten im Prozessorspeicher 201 abzulegen sind. führungsbeispiel alle als Schreib-Lese-Speicher (RAM) darge-
656 729
stellt sind. Die Speichereinrichtungen 111,106 und 107 enthalten die Tabellen, die die obenerwähnten Funktionen eines Kopfvergleichs, einer selektiven Überwachung, einer Klassenidentifizierung und einer Adressenerzeugung ermöglichen. Die Tabellen werden vom Prozessor 200 über die Steuer-, Adressen- und Datensammelleitungen des Prozessors, die diese Bauteile verbinden, erzeugt und gewartet.
Im einzelnen veranlasst der Prozessor 200 durch Anlegen der entsprechenden Signale an die Steuer- und Adressensammelleitungen die Speichereinrichtung 111, Daten von der Datensammelleitung des Prozessors aufzunehmen und einzuspeichern. An die Adressen- und Steuersammelleitungen des Prozessors ist ein Decodierer 114 angeschaltet, der diese Sammelleitungen auf Adressensignale, die die Adressenvergleichseinrichtung 111 identifizieren, und Steuersignale überwacht, die angeben, dass der Prozessor 200 Daten in die Adressenvergleichseinrichtung 111 einschreiben will. Wenn diese Signale gleichzeitig auf den entsprechenden Sammelleitungen des Prozessors erscheinen,
gibt der Decodierer 114 die entsprechenden Aktivierungssignale auf die Adern SELA und W111. Das Signal auf der Ader SEL A veranlasst den Multiplexer 110, die Adressensammelleitung mit den Adressenadern der Adressenvergleichseinrichtung 111 zu verbinden. Das erwähnte Signal auf der Ader Will versetzt die Adressenvergleichseinrichtung 111 in die Schreibbetriebsweise. Demgemäss ist der Prozessor 200 direkt mit den Adressen- und Datenleitungen der Adressenvergleichseinrichtung III über die Adressen- bzw. Datensammelleitungen des Prozessors verbunden. Der Prozessor 200 gibt jetzt die entsprechenden Eintragungen in bekannter Weise in die Adressen Vergleichseinrichtung 111 ein. Wenn diese Operation beendet ist, gibt der Prozessor 200 die entsprechenden Signale an die Prozessor-Steuersammelleitung, wodurch der Decodierer 114 veranlasst wird, die Aktivierungssignale von den Adern SELA und Will abzuschalten. Dadurch wird der Multiplexer 110 veranlasst, die interne Sammelleitung DATA der Schnittstellenschaltungsanordnung 100 mit den Adressenadern der Adressenvergleichseinrichtung 111 zu verbinden und zu verhindern, dass neue Informationen in die Adressenvergleichseinrichtung III eingeschrieben werden, indem die Speicherschreibbetätigungsader Will abgeschaltet wird.
Die oben beschriebene Speichereinschreiboperation ist bekannt, und eine typische Eintragung in die Adressenvergleichseinrichtung 111 ist in Fig. 5 gezeigt. Dort gibt die linke Spalte mit der Überschrift «Adresse» eine bestimmte Speicherstelle in der Adressenvergleichseinrichtung 111 an, während die rechte Spalte in Fig. 5 mit der Überschrift «RAM Inhalt» die Daten angibt, die an der entsprechenden Adresse in der Adressenvergleichseinrichtung 111 gespeichert sind. Auf ähnliche Weise kann der Prozessor 200 einen Zugriff zum Klassendecodie-rer 106 und zur DMA-Steuertabelle 107 durchführen und diese auf entsprechende Weise mit Daten auffüllen. Beispiele hierfür sind in Fig. 6 bzw. 7 gezeigt. Die Benutzung dieser Daten und dieser Speichereinrichtungen ergibt sich bei der nachfolgenden Erläuterung für die Verarbeitung einer typischen Datennachricht.
N achrichtenkanalschnittstelle
Die Kanal-Schnittstelleneinrichtung 102 der Schnittstellenschaltungsanordnung 100 ist direkt mit dem Nachrichtenkanal 101 verbunden und nimmt die auf dem Kanal auftretenden Datennachrichten auf. Entsprechend der obigen Annahme führt der Nachrichtenkanal 101 digitale Datennachrichten in serieller Weise, so dass die Kanal-Schnittstelleneinrichtung 102 eine digitale Schnittstellenschaltung bekannter Art sein kann. Im einzelnen ist im «Electronic Design Magazine» vom 7. Juni 1979 ein Aufsatz «Data Communications: Part Three» von Alan J. Weissberger auf den Seiten 98-104 erschienen, in welchem eine typische Nachrichtenkanalschnittstelle beschrieben ist. Die dort erläuterte Empfänger-Sender-Schaltung ist ein bekanntes Bauteil, das bei der Verwirklichung der Kanal-Schnittstellenein-richtung 102 benutzt werden kann. Die Schaltung arbeitet in bekannter Weise, nimmt die seriellen Digital-Datensignale auf, 5 die auf dem Nachrichtenkanal 101 erscheinen, formt diese Signale zwecks Verwendung in der Schnittstellenschaltungsanordnung 100 um und entnimmt ihnen ein Taktsignal. Das aus der Datennachricht abgeleitete Taktsignal wird von der Kanal-Schnittstelleneinrichtung 102 an die Ader CLOCK gegeben und 10 auf die obenerwähnte Weise von dem Zustandsteuergerät 104 zur Lieferung der Zeit- und Steuersignale für die Schnittstellenschaltungsanordnung 100 benutzt.
15
25
30
Zustandssteuergerät Das Zustandssteuergerät 104 ist eine Logikschaltung, die unter Benutzung des Taktsignals von der Leitung CLOCK und der Rückkopplungssignale auf den Leitungen STATE und MATCH die Operation der verschiedenen Bauteile der Schnittstellenschaltungsanordnung 100 steuert. Es ist wenig zweckmäs-20 sig, im Rahmen der vorliegenden Erläuterung die genauen Einzelheiten bei der Verwirklichung des Zustandssteuergerätes 104 zu beschreiben, da die Auslegung dieser Schaltung in hohem Masse von den Einzelheiten der handelsüblichen Schaltungsbauteile abhängt, die zur Verwirklichung der verschiedenen Teile der Schnittstellenschaltungsanordnung 100 gewählt werden. Die konstruktive Verwirklichung des Zustandssteuergerätes 104 liegt im Rahmen der Fähigkeiten des Durchschnittsfachmannes, und es wird diesem überlassen, die Schaltung unter Verwendung möglichst wirtschaftlicher, handelsüblicher Bauteile zu verwirklichen. Auf entsprechende Weise ist die Fehlerprüfeinrichtung 103 eine übliche Fehlerprüfschaltung, die die empfangene Datennachricht auf Übertragungsfehler überwacht und das Ergebnis dieser Prüfung dem Zustandssteuergerät 104 über die 35 Ader STATE übermittelt.
Programmierbare Mustervergleichseinrichtung Wenn die serielle Datennachricht von der Kanal-Schnittstelleneinrichtung 102 aufgenommen wird, wird sie über die Sam-40 melleitung DATA an die programmierbare Mustervergleichseinrichtung 105 angelegt. Für die Datennachricht ist angenommen worden, dass es sich um eine Nachricht mit einem Ausbau gemäss Fig. 4 handelt. Der Kopfabschnitt der Datennachricht enthält in typischer Weise sechs Bytes einer Quellenadresse, sechs Bytes 45 einer Bestimmungsadresse und zwei Bytes, die den Typ der Nachricht angeben. Diese Kopfinformation wird durch die programmierbare Mustervergleichseinrichtung 105 benutzt, um festzustellen, ob die zugeordnete Datennachricht für den Prozessor 200 bestimmt ist und - falls dies zutrifft - wo sie im Prozessorspei-50 eher 201 abzuspeichern ist. Der Datenteil der Datennachricht hat irgendeine willkürliche Länge und ist für die programmierbare Mustervergleichseinrichtung 105 nicht von Interesse. Die Daten werden daher direkt über die Sammelleitung DATA zur DMA-Übertragungseinheit 108 gegeben und dort zeitweilig in einem 55 Puffer abgelegt. Das Decodieren des Kopfes beginnt, wenn die Kanal-Schnittstelleneinrichtung 102 die ersten Bits des ersten Byte des Kopfes der Datennachricht aufnimmt. Sie erzeugt dann ein Rahmensignal, das den Start einer Nachricht anzeigt. Das Zustandssteuergerät 104 spricht auf das Rahmensignal durch 60 Aktivieren der Ader SET an, wodurch das Vergleichsregister 112 der programmierbaren Mustervergleichseinrichtung 105 zurückgestellt wird. Das Vergleichsregister 112 ist ein m-Bit-Register, das die Ausgangssignale der Gatter 120-1 bis 120-m speichert. Das Signal auf der Ader SET veranlasst eine Rückstellung des 65 Vergleichsregisters 112, so dass ein Ausgangssignal logisch 1 auf allen Adern TYPE-1 bis TYPE-m erscheint. Diese Adern sind jeweils mit einem Eingangsanschluss eines entsprechenden UND-Gatters 120-1 bis 120-m verbunden. Diese Schaltung dient als Speicherelement, da eine auf einer der Adern Dl bis Dm
656 729 6
erscheinendes Signal logisch 0 das zugeordnete UND-Gatter und Zur Erläuterung sei angenommen, dass das erste Byte des die Bitposition des Vergleichsregisters 112 veranlasst, den Kopffeldes die Bits 01101001 enthält. Da es sich um das erste
Zustand auf logisch 0 zu ändern. Dieses Signal dauert an, bis das Byte handelt, gibt das Zustandssteuergerät 104 die Bits 0000 auf
Zustandssteuergerät 104 erneut ein Aktivierungssignal auf die die Sammelleitung BLOCK, und die Adressenvergleichseinrich-
Ader SET gibt. Die Brauchbarkeit dieser Schaltungsauslegung 5 tung 111 gibt die in Fig. 5 für die Adresse 01101001 gezeigten m ergibt sich bei der folgenden Beschreibung. Bits (01110001) auf die Adern Dl—Dm. Im einzelnen ist an die
Ader Dl ein logisches Signal 0 angelegt, das bewirkt, dass das Kopfvergleich UND-Gatter 120-1 ein Ausgangssignal logisch 0 erzeugt. Ent-Das Kopffeld der Datennachricht weist—wie oben beschrie- sprechend ist an die Ader Dm ein Signal logisch 1 angelegt, das ben-14 Informationsbytes auf, und es wird angenommern, dass 10 bewirkt, dass das UND-Gatter 120-m ein Ausgangssignal logisch jedes Byte aus 8 Datenbits besteht. Eine Schwierigkeit bei dieser 1 erzeugt. Das Zustandssteuergerät 104 legt zu diesem Zeitpunkt Anordnung liegt darin, dass die Zahl 14 im binären Zahlsystem ein Aktivierungssignal an die Ader LO AD an, das das Verschwierig zu verarbeiten ist, so dass die programmierbare gleichsregister 112 veranlasst, die durch die UND-Gatter 120-1 Mustervergleichseinrichtung 105, wie beschrieben, mit 16 Bytes bis 120-m abgegebenen Signale zu speichern. Wie oben erläutert, arbeitet (14 Bytes des Kopffeldes und die beiden ersten Datenby-15 dient diese Schaltungsanordnung als Speicherelement, das tes), um die Schaltungsauslegung zu vereinfachen. Die beiden Anzeigen hinsichtlich einer fehlenden Übereinstimmung (logisch Datenbytes können unbeachtet bleiben, falls gewünscht, so dass 'n Verbindung mit dem Gatter 120-1 speichert.
nur die 14 Bytes des Kopffeldes decodiert werden.
Wenn die Datennachricht vom Nachrichtenkanal 101 emp-
fangenwd, gibt die Kanai-Schnittsteneneinrichtung 102 den 20 Mustervergleich - Klassencodierer
Kopf Byte fur Byte auf der Sammelleitung DATA aus. Das .. . . ^
Zustandssteuergerät 104 gibt gleichzeitig eine Adresse auf der -Das Zustandssteuergerät 104 ändert sequentiell bei Empfang
Sammelleitung BLOCK aus, wodurch eine Adresse von 12 Bits Jede0s aufeinanderfolgenden Byte des Kopffeldes die Signale auf geliefert wird: 8 Bits (1 Byte) auf der Sammelleitung DATA und „ der Sammelleitung BLOCK, bis das letzte Byte (Byte 16)
4 Bits auf der Sammelleitung BLOCK zur Adressenvergleichs- eingetroffen ist. Fig. 5 zagt eine typische Tabelleneintragung für einrichtung 111 über den Multiplexer 110. Die Notwendigkeit ein es ^te des Kopffeldes (BLOCK 15), das aus den einer Adresse mit 12 Bits ergibt sich bei einer Prüfung der Fig. 5. Adressen 01111010 besteht. Wie oben beschrieben, ist eine
Die Adressenvergleichseinrichtung III ist in Fig. 5 alsn x m NichtüberemstimmungbeiderVergleichskombinationDlim
-RAM-Speicher gezeigt, und n ist oben zu 12 Bits angegeben. , ^ so dass eine Ubereinstimmung für dieses
Zur Erläuterung sei angenommen, dass m = 8 ist. Demgemäss ist ®7t.e nicht ausreicht, um die logische 0 zu ändern,
die Adressenvergleichseinrichtung 111 ein 4k x 8-RAModer die im Vergleichsregister 112 gespeichert ist. Eine yergleichs-
eine entsprechende Zusammenstellung von Bauteilen (weil 12 kombination m in der Spalte Dm zeigt jedoch eine Übereinstim-
Bits zur Adressierung von 4 k Speicherstellen benutzt werden mung und, unter der Annahme, dass keine Nichtübereinstim-können). Fig. 5 zeigt zwei Abschnitte der Adressenvergleichsein-munSen bei den anderen empfangenen Bytes aufgetreten sind,
richtung 111, von denen der eine als BLOCK 0 und der andere als speichert das Vergleichsregister 112 eine logische 1 für diese
BLOCK 15 bezeichnet ist. Die Blocknummer gibt das jeweilige Position, die einen erfolgreichen Vergleich für die Vergleichs-
Byte des Kopfes der Datennachricht an, und es sind - wie oben kombination m anzeigt. Es wird dann eine Anzeige für die erwähnt-16 Bytes vorhanden, die durch die programmierbare Ubereinstimmung zum Zustandssteuergerät 104 über das
Mustervergleichseinrichtung 105 decodiert werden. In jedem -Ì U entsprechende Logiksignal auf der
Byte des Kopffeldes sind 8 Bits vorhanden, die in Fig. 5 unter der Ader MATCH übertragen. Das Zustandssteuergerät 104 spricht
Überschrift «Stelle» gezeigt sind. Sie geben die 256 möglichen auf die positive Vergleichsanzeige auf der Ader MATCH an,
Bitkombinationen für die 8 Adressenbits an. mdem sie die Ader READ aktiviert, wodurch die Ausgangssi-
ImBetrieb wird eine Adresse mit 12 Bits an die Adressenver- gnale des Vergleichsregisters 112, die über die Adern TYPE-1 bis gleichseinrichtung 111 angelegt, wobei das Zustandssteuergerät TYPE-m an die Adressenadern des Klassencodierers 106 ange-
104 das jeweilige Byte des Kopfs mittels der 4 Informationsbits 3 S* sind, in den Klassencodierer 106 eingegeben werden. Diese auf der Sammelleitung BLOCK angibt. Das erste empfangene vom Vergleichsregister 112 abgegebenen Daten zeigen an, wie-
Byte ist der BLOCK 0000, und typische Speichereintragungen viele Ubereinstimmungen aufgetreten sind, und ausserdem, um sind in Fig. 5 für die Speicherstellen 01101000-01101011 dieses welche Vergleichskombmationen es sich dabei handelt. Zur
Blocks gezeigt. Im einzelnen sind für jede Speicherstelle m (in „ Erläuterung sei angenommen, dass die einzige aufgetretene diesem Fall 8) Bits im Speicher abgelegt, und diese m Bits stellen Übereinstimmung in der Position m stattgefunden hat, so dass m mögliche Vergleichskombinationen dar. Demgemäss zeigt für auj;den 55^,33^TYPE-m die folgenden Signale die dargstellten Adressenstellen die Spalte Dl des BLOCKS 0 auftreten: 00000001.
nur eine in der Speicherstelle 01101011 abgelegte 1. Dadurch wird angegeben, dass eine Übereinstimmung nur dann auftritt, ^ig. 6 zeigt den Tabelleninhalt des Klassencodierers 106 für wenn diese Speicherstelle in diesem Byte des Kopfes identifiziert 55 verschiedene Adressen. Der Klassencodierer 106 arbeitet als wird. Da die ersten beiden Bytes des Kopfes die Bestimmungs- Prioritätscodierer und übersetzt die Anzahl und die Art der adresse enthalten, stellt das Bitmuster in Spalte Dl den Fall dar, Übereinstimmungen in eine Klassenanzeige, wodurch diejenige dass die Datennachricht nur dann annehmbar ist, wenn sie für yon -k Speicherzonen oder dort abgelegte Informationsklassen den durch 01101011 adressierten Prozessor bestimmt ist. Dieser identifiziert werden, welcher die empfangene Datennachricht
Fall lässt sich vergleichen mit den Eintragungen in Spalte Dm, wo 60 zugeordnet ist. Der Klassencodierer 106 wird mittels eines x k-
sich eine 1-Eintragung für alle 4 dargestellten Speicherstellen RAM verwirklicht, und zur Erläuterung ist k zu 5 gewählt,
ergibt. Dies zeigt an, dass jede Nachricht, die zu einem durch die wodurch man 32, also 2" unterschiedliche Klassen von Nachrich-
Bezeichnung OllOlOxx identifizierten Prozessor übertragen ten erhält. Unter Ansprechen auf das obenerwähnte Aktivie-
wird, aufgenommen wird (wobei xx die Positionen von Bits rungssignal auf der Ader READ gibt der Klassencodierer 106 die angeben, die keine Rolle spielen). Es handelt sich dabei um eine 65 'n der Speicherstelle 00000001 abgelegten Daten, in diesem Fall typische Allgemein- oder Rundschreibnachricht, wobei jeder 10101, aus. Dieses Bitmuster wird auf den Adern CLASS-1 bis
Prozessor von einer Klasse oder Gruppe von Prozessoren die CLASS-k zu den Adressenadern der DMA-Steuertabelle 107
Datennachricht aufnehmen kann. gegeben.
656 729
Hardwareadresse - DMA-Steuertabelle Fig. 7 zeigt typische Tabelleninhalte der DMA-Steuertabelle 107, die als Bauteiladressengenerator unter Ansprechen auf eine an ihre Adressenadem angelegte Klassenanzeige durch Abgabe einer 1-Bit-Adresse arbeitet. Beim vorliegenden Beispiel ist 1 = 5 8, und eine Klassenanzeige 10101 veranlasst die DMA-Steuertabelle 107, die 8-Bit-Adresse 11011100 auf der Sammelleitung DMA zur DMA-Übertragungseinheit 108 auszugeben. Das Zustandssteuergerät 104 aktiviert die Ader ENABLE entweder bei Empfang des Übereinstimmungssignals oder bei Beendigung 10 der Datennachricht und dem Empfang eines entsprechenden Signals von der Fehlerprüfeinrichtung 105 auf der Ader STATE, wodurch der Empfang einer fehlerfreien Nachricht angezeigt wird. Es sind jetzt zwei DMA-Operationen möglich: Speiche-rungder Datennachricht, wie sie empfangen wird, dadiepro- 15 grammierbare Mustervergleichseinrichtung 105 das Decodieren des Kopffeldes und die Adressenerzeugung beendet, sobald das Kopffeld empfangen ist, oder Durchführen einer Übertragung zum Prozessorspeicher 201 erst nach Empfang der vollständigen Datennachricht. Für die vorliegende Beschreibung sei angenom- 20 men, dass die Datennachricht bei ihrem Empfang gespeichert wird. Die DMA-Übertragungseinheit 108 ist dann bereit, die Datennachricht direkt im Prozessorspeicher 201 einzuspeichern, sobald das Kopffeld decodiert ist. Die DMA-Übertragungsein-heit 108 hat bereits den Anfangsteil (Kopf) der Datennachricht in 25 einem inerten Puffer abgelegt und eine Bauteiladresse über die Sammelleitung DMA A aufgenommen. Demgemäss fordert die DMA-Übertragungseinheit 108 zu den Steuer-, Adressen- und Datensammelleitungen des Prozessors an, und wenn der Zugriff in bekannter Weise durch den Prozessor 200 genehmigt ist, wählt 30 die DMA-Übertragungseinheit 108 den identifizierten Teil des Prozessorspeichers 201 (Adresse 11011100) undspeichert die Datennachricht dort so ein, wie sie empfangen wird. Bei Beendigung dieser Datenübertragung müssen die in der DMA-Steuertabelle 107 gespeicherten Adressen und möglicherweise die in der Adressenvergleichseinrichtung 111 und im Klassencodierer 106 gespeicherten Tabelleninformationen auf den neuesten Stand gebracht werden. Dies geschieht, wie oben beschrieben, durch den Prozessor 200. Ein alternatives Aktualisierungsverfahren besteht darin, dass die DMA-Übertragungseinheit 108 die Daten in der DMA-Steuertabelle 107 so aktualisiert, dass sie die neue Anfangsadresse für die Datennachricht wiedergibt, und zwar auf der Grundlage der gerade im Prozessorspeicher 201 abgelegten Datennachricht. Bei der vorliegenden Beschreibung ist eine Anzahl von Möglichkeiten bekannter Art für die DMA-Übertragungseinheiten 108 angenommen worden. Es stehen zahlreiche handelsübliche DMA-Übertragungseinheiten zur Verfügung.
Die drei Speichereinrichtungen, nämlich die Adressenvergleichseinrichtung 111, der Klassencodierer 106 und die DMA-Steuertabelle 107, bieten demgemäss je eine Möglichkeit für die programmierbare Mustervergleichseinrichtung, die bisher nicht zur Verfügung gestanden hat. Im einzelnen decodiert die Adressenvergleichseinrichtung 111 den Kopf sofort und bestimmt, ob die über den Nachrichtenkanal 101 übertragene Nachricht für den Prozessor 200 bestimmt ist und ob der Prozessor 200 diese Art einer Nachricht von der Quelle aufzunehmen wünscht, von der die Datennachricht stammt. Der Klassencodierer 106 ordnet der empfangenen Datennachricht eine Priorität oder Klasse zu, und die DMA-Steuerstabelle 107 schliesslich erzeugt eine Bauteiladresse, die sowohl die Art der empfangenen Nachricht als auch die Quelle der Information darstellt. Diese Verarbeitung erfolgt insgesamt Byte für Byte, so dass am Ende des Kopffeldes die Bauteiladresse unmittelbar für eine Verwendung bei der Einspeicherung der Daten im Prozessorspeicher 201 zur Verfügung steht. Der Prozessor200 kann seine Operationen während des gesamten Datennachrichtenempfangs ununterbrochen fortsetzen.
B
5 Blatt Zeichnungen
Claims (4)
- 656 729PATENTANSPRÜCHE1. Schnittstellen-Schaltungsanordnung zur Verbindung eines Prozessors (200) und seines zugeordneten Speichers mit einem Datennachrichten führenden Nachrichtenkanal (101), wobei die 5 Datennachrichten einen Kopf mit einem Quellen-, einem Bestimmungs- und einem Steuerabschnitt besitzen, und der Prozessor Daten-, Adressen- und Steuersammelleitungen aufweist, dadurch gekennzeichnet, dass die Schnittstellenschaltungsanordnung eine lokale Sammelleitungsschaltung (DATA) 10 für Datennachrichten aufweist, ferner eine Kanal-Schnittstellen-einrichtung (102), die mit dem Nachrichtenkanal (101) und der örtlichen Sammelleitungsschaltung (DATA) verbunden ist und unter Ansprechen auf eine auf dem Nachrichtenkanal (101) erscheinende Datennachricht diese wie empfangen stückweise 15 auf die örtliche Sammelleitungsschaltung (DATA) ausgibt, und eine Mustervergleichsschaltung ( 105), die mit der örtlichen Sammelleitungsschaltung (DATA) verbunden ist und unter Ansprechen darauf, dass eine Datennachricht von der Kanal-Schnittstel-leneinrichtung (102) auf die örtliche Sammelleitungsschaltung 20 ausgegeben wird, den Kopf der Datennachricht stückweise wie empfangen decodiert und unmittelbar eine Bauteiladresse erzeugt, die die Stelle im zugeordneten Prozessorspeicher (201) identifiziert, in der die Datennachricht am Ende des Kopfes einzuspeichern ist, wenn der Prozessor (200) die angegebene Bestimmungsstelle der Datennachricht ist, sowie eine Treiberschaltung (108), die mit der Adressensammelleitung des Prozessors und der Mustervergleichsschaltung (105) verbunden ist und unter Ansprechen auf die Bauteiladresse diese unmittelbar auf die Adressenleitung des Prozessors gibt, um die identifizierte Speicherstelle im zugeordneten Prozessorspeicher (201) zu aktivieren, und dass die Treiberschaltung (108) ausserdem mit der örtlichen Sammelleitungsschaltung (DATA) und der Datensammelleitung des Prozessors verbunden ist und unter Ansprechen auf die Bauteiladresse den von der Kanal-Schnittstelleneinrichtung (102) auf die lokale Sammelleitungsschaltung (DATA) ausgegebenen Datenteil der Datennachricht wie empfangen direkt über die Datensammelleitung des Prozessors in der aktivierten Speicherstelle ablegt. ^
- 2. Schnittstellen-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Mustervergleichsschaltung (105) eine Adressenvergleichsschaltung (111) aufweist, die an die Kanal-Schnittstelleneinrichtung (102) angeschlossen ist und unter Ansprechen auf den Kopf der Datennachricht laufend den 45 Kopf wie empfangen stückweise mit m in der Adressenvergleichsschaltung (III) gespeicherten Mustern vergleicht, wobei m eine ganze Zahl ist, und sofort ein stückweises Übereinstimmungsanzeigesignal erzeugt, das die stückweise Entsprechung zwischen dem Kopf und den m Vergleichsmustern angibt. 50
- 3. Schnittstellen-Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Mustervergleichsschaltung (105) ferner eine Vergleichsregisterschaltung (120-1 bis 120-m, 112) aufweist, die an die Adressenvergleichsschaltung (111) angeschlossen ist und unter Ansprechen auf die stückweise 55 Übereinstimmungsanzeige ein m-Bit-Vergleichssummensignal (TYPE-l-TYPE-m) erzeugt, das den kumulativen Zustand der m-Übereinstimmungsmustervergleiche angibt.
- 4. Schnittstellen-Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Mustervergleichsschaltung 60 (105) ferner eine Klassencodierschaltung (106) aufweist, die an die Vergleichsregisterschaltung (120-1 bis 120-m, 112) angeschlossen ist und unter Ansprechen auf das m-Bit-Vergleichs-summensignal (TYPE-l-TYPE-m) geschlossen ein k-Bit-Klas-sensignal (CLASS-1-CLASS-k) erzeugt, das die Datennachricht 65 in eine von 2k möglichen Informationsklassen einordnet, wobei k eine natürliche Zahl ist.253035
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/276,074 US4424565A (en) | 1981-06-22 | 1981-06-22 | Channel interface circuit with high speed data message header field translation and direct memory access |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH656729A5 true CH656729A5 (de) | 1986-07-15 |
Family
ID=23055046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH3804/82A CH656729A5 (de) | 1981-06-22 | 1982-06-21 | Schnittstellenschaltungsanordnung zur verbindung eines prozessors mit einem nachrichtenkanal. |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US4424565A (de) |
| JP (1) | JPS5810236A (de) |
| AU (1) | AU543616B2 (de) |
| BE (1) | BE893587A (de) |
| CA (1) | CA1173928A (de) |
| CH (1) | CH656729A5 (de) |
| DE (1) | DE3222390A1 (de) |
| FR (1) | FR2508201B1 (de) |
| GB (1) | GB2102602B (de) |
| IT (1) | IT1152979B (de) |
| NL (1) | NL8202507A (de) |
| SE (1) | SE447764B (de) |
Families Citing this family (88)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245705A (en) * | 1981-10-02 | 1993-09-14 | Hughes Aircraft Company | Functional addressing method and apparatus for a multiplexed data bus |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4853956A (en) * | 1983-05-20 | 1989-08-01 | American Telephone And Telegraph Company | Communication system distributed processing message delivery system |
| US4882674A (en) * | 1985-03-05 | 1989-11-21 | Wang Laboratories, Inc. | Apparatus and method for control of one computer system by another computer system |
| US4837677A (en) * | 1985-06-14 | 1989-06-06 | International Business Machines Corporation | Multiple port service expansion adapter for a communications controller |
| US4751634A (en) * | 1985-06-14 | 1988-06-14 | International Business Machines Corporation | Multiple port communications adapter apparatus |
| JPH0816891B2 (ja) * | 1985-10-01 | 1996-02-21 | 株式会社日立製作所 | チヤネルシステム |
| US4823305A (en) * | 1986-07-18 | 1989-04-18 | Chrysler Motors Corporation | Serial data direct memory access system |
| US5199106A (en) * | 1986-09-19 | 1993-03-30 | International Business Machines Corporation | Input output interface controller connecting a synchronous bus to an asynchronous bus and methods for performing operations on the bus |
| US5099417A (en) * | 1987-03-13 | 1992-03-24 | Texas Instruments Incorporated | Data processing device with improved direct memory access |
| US5185877A (en) * | 1987-09-04 | 1993-02-09 | Digital Equipment Corporation | Protocol for transfer of DMA data |
| US5109490A (en) * | 1989-01-13 | 1992-04-28 | International Business Machines Corporation | Data transfer using bus address lines |
| US5068780A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones |
| US5251227A (en) * | 1989-08-01 | 1993-10-05 | Digital Equipment Corporation | Targeted resets in a data processor including a trace memory to store transactions |
| US5153881A (en) * | 1989-08-01 | 1992-10-06 | Digital Equipment Corporation | Method of handling errors in software |
| US5163138A (en) * | 1989-08-01 | 1992-11-10 | Digital Equipment Corporation | Protocol for read write transfers via switching logic by transmitting and retransmitting an address |
| AU624274B2 (en) * | 1989-11-20 | 1992-06-04 | Digital Equipment Corporation | Data format for packets of information |
| JP2728760B2 (ja) * | 1990-02-13 | 1998-03-18 | 株式会社東芝 | データ伝送装置並びに受信データ処理方法 |
| JPH07113906B2 (ja) * | 1990-03-02 | 1995-12-06 | マイケル ジェイ レミオン | 電気通信用インタフェース装置及び方法 |
| US5151978A (en) * | 1990-03-22 | 1992-09-29 | Square D Company | Lan interface which permits a host computer to obtain data without interrupting a ladder program executing in the interface |
| DE4027324C2 (de) * | 1990-08-29 | 1994-07-14 | Siemens Ag | Verfahren zum Betrieb eines Coprozessors in einem verteilten Rechnersystem |
| US5727151A (en) * | 1990-09-28 | 1998-03-10 | Fujitsu Limited | Message control system specifying message storage buffer for data communication system with general purpose and arbitrary form buffers |
| JPH07122864B2 (ja) * | 1991-07-22 | 1995-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ処理システム、データ処理システムに使用するインターフエース回路及びデータ・プロセツサ間の通信方法 |
| US5634005A (en) * | 1992-11-09 | 1997-05-27 | Kabushiki Kaisha Toshiba | System for automatically sending mail message by storing rule according to the language specification of the message including processing condition and processing content |
| US5367661A (en) * | 1992-11-19 | 1994-11-22 | International Business Machines Corporation | Technique for controlling channel operations in a host computer by updating signals defining a dynamically alterable channel program |
| US5964835A (en) * | 1992-12-17 | 1999-10-12 | Tandem Computers Incorporated | Storage access validation to data messages using partial storage address data indexed entries containing permissible address range validation for message source |
| JPH06324998A (ja) * | 1993-05-14 | 1994-11-25 | Fujitsu Ltd | メッセージ受信方式 |
| US5509006A (en) * | 1994-04-18 | 1996-04-16 | Cisco Systems Incorporated | Apparatus and method for switching packets using tree memory |
| US5519704A (en) * | 1994-04-21 | 1996-05-21 | Cisco Systems, Inc. | Reliable transport protocol for internetwork routing |
| US5577213A (en) * | 1994-06-03 | 1996-11-19 | At&T Global Information Solutions Company | Multi-device adapter card for computer |
| DE69520706T2 (de) | 1994-06-03 | 2001-08-02 | Hyundai Electronics America | Herstellungsverfahren für einen elektrischen Vorrichtungs-Adapter |
| US5867666A (en) * | 1994-12-29 | 1999-02-02 | Cisco Systems, Inc. | Virtual interfaces with dynamic binding |
| US5826106A (en) * | 1995-05-26 | 1998-10-20 | National Semiconductor Corporation | High performance multifunction direct memory access (DMA) controller |
| US6097718A (en) | 1996-01-02 | 2000-08-01 | Cisco Technology, Inc. | Snapshot routing with route aging |
| US6147996A (en) | 1995-08-04 | 2000-11-14 | Cisco Technology, Inc. | Pipelined multiple issue packet switch |
| US6917966B1 (en) | 1995-09-29 | 2005-07-12 | Cisco Technology, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US6182224B1 (en) | 1995-09-29 | 2001-01-30 | Cisco Systems, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US7246148B1 (en) | 1995-09-29 | 2007-07-17 | Cisco Technology, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US6091725A (en) | 1995-12-29 | 2000-07-18 | Cisco Systems, Inc. | Method for traffic management, traffic prioritization, access control, and packet forwarding in a datagram computer network |
| US6035105A (en) | 1996-01-02 | 2000-03-07 | Cisco Technology, Inc. | Multiple VLAN architecture system |
| JP3562126B2 (ja) * | 1996-04-09 | 2004-09-08 | 株式会社デンソー | Ｄｍａ制御装置 |
| US6308148B1 (en) * | 1996-05-28 | 2001-10-23 | Cisco Technology, Inc. | Network flow data export |
| US6243667B1 (en) | 1996-05-28 | 2001-06-05 | Cisco Systems, Inc. | Network flow switching and flow data export |
| US6212182B1 (en) | 1996-06-27 | 2001-04-03 | Cisco Technology, Inc. | Combined unicast and multicast scheduling |
| US6434120B1 (en) * | 1998-08-25 | 2002-08-13 | Cisco Technology, Inc. | Autosensing LMI protocols in frame relay networks |
| US6304546B1 (en) | 1996-12-19 | 2001-10-16 | Cisco Technology, Inc. | End-to-end bidirectional keep-alive using virtual circuits |
| US6122272A (en) * | 1997-05-23 | 2000-09-19 | Cisco Technology, Inc. | Call size feedback on PNNI operation |
| US6356530B1 (en) | 1997-05-23 | 2002-03-12 | Cisco Technology, Inc. | Next hop selection in ATM networks |
| US6862284B1 (en) | 1997-06-17 | 2005-03-01 | Cisco Technology, Inc. | Format for automatic generation of unique ATM addresses used for PNNI |
| US6078590A (en) | 1997-07-14 | 2000-06-20 | Cisco Technology, Inc. | Hierarchical routing knowledge for multicast packet routing |
| US6212183B1 (en) | 1997-08-22 | 2001-04-03 | Cisco Technology, Inc. | Multiple parallel packet routing lookup |
| US6157641A (en) * | 1997-08-22 | 2000-12-05 | Cisco Technology, Inc. | Multiprotocol packet recognition and switching |
| US6512766B2 (en) | 1997-08-22 | 2003-01-28 | Cisco Systems, Inc. | Enhanced internet packet routing lookup |
| US6343072B1 (en) | 1997-10-01 | 2002-01-29 | Cisco Technology, Inc. | Single-chip architecture for shared-memory router |
| US7570583B2 (en) * | 1997-12-05 | 2009-08-04 | Cisco Technology, Inc. | Extending SONET/SDH automatic protection switching |
| US6111877A (en) | 1997-12-31 | 2000-08-29 | Cisco Technology, Inc. | Load sharing across flows |
| US6424649B1 (en) | 1997-12-31 | 2002-07-23 | Cisco Technology, Inc. | Synchronous pipelined switch using serial transmission |
| US5974051A (en) * | 1998-03-03 | 1999-10-26 | Cisco Technology, Inc. | System interprocessor communication using media independent interface-based channel |
| US6853638B2 (en) * | 1998-04-01 | 2005-02-08 | Cisco Technology, Inc. | Route/service processor scalability via flow-based distribution of traffic |
| US6370121B1 (en) | 1998-06-29 | 2002-04-09 | Cisco Technology, Inc. | Method and system for shortcut trunking of LAN bridges |
| US6920112B1 (en) | 1998-06-29 | 2005-07-19 | Cisco Technology, Inc. | Sampling packets for network monitoring |
| US6377577B1 (en) | 1998-06-30 | 2002-04-23 | Cisco Technology, Inc. | Access control list processing in hardware |
| US6308219B1 (en) | 1998-07-31 | 2001-10-23 | Cisco Technology, Inc. | Routing table lookup implemented using M-trie having nodes duplicated in multiple memory banks |
| US6182147B1 (en) | 1998-07-31 | 2001-01-30 | Cisco Technology, Inc. | Multicast group routing using unidirectional links |
| US6389506B1 (en) | 1998-08-07 | 2002-05-14 | Cisco Technology, Inc. | Block mask ternary cam |
| US6101115A (en) * | 1998-08-07 | 2000-08-08 | Cisco Technology, Inc. | CAM match line precharge |
| US6771642B1 (en) | 1999-01-08 | 2004-08-03 | Cisco Technology, Inc. | Method and apparatus for scheduling packets in a packet switch |
| US7088680B1 (en) * | 1999-01-11 | 2006-08-08 | Advanced Micro Devices, Inc. | System and method for digital communication via a time division multiplexed serial data stream |
| EP1064616B1 (de) * | 1999-01-26 | 2003-07-30 | Koninklijke Philips Electronics N.V. | Datenträger mit zumindest zwei decodierungsstufen |
| US6564268B1 (en) * | 1999-03-17 | 2003-05-13 | Rosemount Inc. | Fieldbus message queuing method and apparatus |
| US7065762B1 (en) | 1999-03-22 | 2006-06-20 | Cisco Technology, Inc. | Method, apparatus and computer program product for borrowed-virtual-time scheduling |
| US6757791B1 (en) | 1999-03-30 | 2004-06-29 | Cisco Technology, Inc. | Method and apparatus for reordering packet data units in storage queues for reading and writing memory |
| US6760331B1 (en) | 1999-03-31 | 2004-07-06 | Cisco Technology, Inc. | Multicast routing with nearest queue first allocation and dynamic and static vector quantization |
| US6603772B1 (en) | 1999-03-31 | 2003-08-05 | Cisco Technology, Inc. | Multicast routing with multicast virtual output queues and shortest queue first allocation |
| US6842457B1 (en) * | 1999-05-21 | 2005-01-11 | Broadcom Corporation | Flexible DMA descriptor support |
| US6907036B1 (en) * | 1999-06-28 | 2005-06-14 | Broadcom Corporation | Network switch enhancements directed to processing of internal operations in the network switch |
| US6606628B1 (en) | 2000-02-14 | 2003-08-12 | Cisco Technology, Inc. | File system for nonvolatile memory |
| US7039049B1 (en) * | 2000-12-22 | 2006-05-02 | 3Com Corporation | Method and apparatus for PPPoE bridging in a routing CMTS |
| US6731936B2 (en) * | 2001-08-20 | 2004-05-04 | Qualcomm Incorporated | Method and system for a handoff in a broadcast communication system |
| US6980820B2 (en) * | 2001-08-20 | 2005-12-27 | Qualcomm Inc. | Method and system for signaling in broadcast communication system |
| US7076543B1 (en) | 2002-02-13 | 2006-07-11 | Cisco Technology, Inc. | Method and apparatus for collecting, aggregating and monitoring network management information |
| US7912485B2 (en) * | 2003-09-11 | 2011-03-22 | Qualcomm Incorporated | Method and system for signaling in broadcast communication system |
| US7895390B1 (en) | 2004-05-25 | 2011-02-22 | Qlogic, Corporation | Ensuring buffer availability |
| US7512721B1 (en) | 2004-05-25 | 2009-03-31 | Qlogic, Corporation | Method and apparatus for efficient determination of status from DMA lists |
| US8570880B2 (en) * | 2004-08-05 | 2013-10-29 | Qualcomm Incorporated | Method and apparatus for receiving broadcast in a wireless multiple-access communications system |
| DE102011009518B4 (de) * | 2011-01-26 | 2013-09-12 | Ruprecht-Karls-Universität Heidelberg | Schaltungsanordnung für Verbindungsschnittstelle |
| US9355613B2 (en) | 2012-10-09 | 2016-05-31 | Mediatek Inc. | Data processing apparatus for transmitting/receiving compression-related indication information via display interface and related data processing method |
| US10776185B2 (en) | 2018-12-10 | 2020-09-15 | International Business Machines Corporation | Messaging software management for network devices supporting hardware tag matching |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271144A (en) * | 1975-12-10 | 1977-06-14 | Yokogawa Hokushin Electric Corp | Dispersion type data processing system |
| JPS533029A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Electronic computer |
| DE2703559A1 (de) * | 1977-01-28 | 1978-08-03 | Siemens Ag | Rechnersystem |
| JPS53121426A (en) * | 1977-03-31 | 1978-10-23 | Hitachi Ltd | Data processor having address conversion unit |
| JPS5477042A (en) * | 1977-12-02 | 1979-06-20 | Hitachi Ltd | Data switching input equipment |
-
1981
- 1981-06-22 US US06/276,074 patent/US4424565A/en not_active Expired - Lifetime
-
1982
- 1982-06-08 CA CA000404736A patent/CA1173928A/en not_active Expired
- 1982-06-10 SE SE8203622A patent/SE447764B/sv not_active IP Right Cessation
- 1982-06-15 DE DE19823222390 patent/DE3222390A1/de active Granted
- 1982-06-18 FR FR8210678A patent/FR2508201B1/fr not_active Expired
- 1982-06-18 GB GB08217697A patent/GB2102602B/en not_active Expired
- 1982-06-21 NL NL8202507A patent/NL8202507A/nl not_active Application Discontinuation
- 1982-06-21 IT IT21970/82A patent/IT1152979B/it active
- 1982-06-21 CH CH3804/82A patent/CH656729A5/de not_active IP Right Cessation
- 1982-06-21 AU AU85064/82A patent/AU543616B2/en not_active Ceased
- 1982-06-21 BE BE0/208400A patent/BE893587A/fr not_active IP Right Cessation
- 1982-06-22 JP JP57106251A patent/JPS5810236A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561667B2 (de) | 1993-09-06 |
| AU543616B2 (en) | 1985-04-26 |
| CA1173928A (en) | 1984-09-04 |
| NL8202507A (nl) | 1983-01-17 |
| FR2508201A1 (fr) | 1982-12-24 |
| US4424565A (en) | 1984-01-03 |
| SE447764B (sv) | 1986-12-08 |
| DE3222390A1 (de) | 1982-12-30 |
| GB2102602A (en) | 1983-02-02 |
| GB2102602B (en) | 1985-08-07 |
| IT8221970A0 (it) | 1982-06-21 |
| FR2508201B1 (fr) | 1988-11-04 |
| DE3222390C2 (de) | 1989-07-20 |
| BE893587A (fr) | 1982-10-18 |
| JPS5810236A (ja) | 1983-01-20 |
| SE8203622L (sv) | 1982-12-23 |
| IT1152979B (it) | 1987-01-14 |
| AU8506482A (en) | 1983-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CH656729A5 (de) | Schnittstellenschaltungsanordnung zur verbindung eines prozessors mit einem nachrichtenkanal. | |
| DE68917388T2 (de) | Rechneranlage mit einer zentralen Zwischenverbindung. | |
| DE3854481T2 (de) | Datenverarbeitungsverfahren in einem dezentralisierten Verarbeitungssystem. | |
| EP0013737B1 (de) | Mehrstufige Speicherhierarchie für ein Datenverarbeitungssystem | |
| DE2226382C3 (de) | Datenverarbeitungsanlage mit mehreren Prozessoren und diesen zugeordneten Pufferspeichern | |
| DE2755897A1 (de) | Ein/ausgabe-system | |
| DE3301628A1 (de) | Schaltungsanordnung fuer den datenaustausch zwischen zwei rechnern | |
| DE2646163B2 (de) | Schaltungsanordnung zum Ersetzen fehlerhafter Informationen in Speicherplätzen eines nicht veränderbaren Speichers | |
| DE2231146B2 (de) | Datenverarbeitungsanlage mit virtueller Adressierung | |
| DE2758152A1 (de) | Speicherschutzanordnung | |
| DE2533403A1 (de) | Datenverarbeitungssystem | |
| DE2523414B2 (de) | Hierarchische Speicheranordnung mit mehr als zwei Speicherstufen | |
| DE2209136B2 (de) | Steuer- und Anpassungsschaltung für Datenverarbeitungsanlagen | |
| DE2039040A1 (de) | Einrichtung und Verfahren zum UEbertragen von Daten zwischen einer zentralen Datenverarbeitungsanlage und mehreren fernen Datenendstationen | |
| DE69027806T2 (de) | Multifunktionskoppler zwischen einer zentralen Verarbeitungseinheit eines Rechners und verschiedenen Peripheriegeräten dieses Rechners | |
| DE2751106A1 (de) | Automatisches mehrprozessor-schaltsystem fuer telegrafenleitungen | |
| DE3330845C2 (de) | ||
| DE3502147A1 (de) | Datenverarbeitungssystem mit verbesserter pufferspeichersteuerung | |
| DE68923864T2 (de) | Anordnung zur Speicher- und Peripherie-Bausteinauswahl. | |
| DE2900586C2 (de) | Anordnung zum Decodieren von Codewörtern variabler Länge | |
| EP0350478A1 (de) | Verfahren zum betrieb einer multiprozessor-zentralsteuereinheit eines vermittlungssystemes. | |
| EP0185260A2 (de) | Schnittstelle für direkten Nachrichtenaustausch | |
| DE3142504A1 (de) | Mehrfachplattenspeicher-uebertragungssystem | |
| DE3043012A1 (de) | Einrichtung zum unabhaengigen betrieb mehrerer untereinheiten in einem informationsverarbeitungssystem durch verschiedene benutzer | |
| DE3729732C2 (de) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PL | Patent ceased |