DE2751106A1

DE2751106A1 - Automatisches mehrprozessor-schaltsystem fuer telegrafenleitungen

Info

Publication number: DE2751106A1
Application number: DE19772751106
Authority: DE
Inventors: Carlo Casalino; Giovanni Dr Ing Zaffignani
Original assignee: Olivetti SpA
Current assignee: Olivetti SpA
Priority date: 1976-11-12
Filing date: 1977-11-11
Publication date: 1978-05-18
Also published as: FR2371114A1; DE2751106C2; US4144407A; FR2371114B1; IT1071840B

Description

PATENTANWÄLTE

D-1 BERLIN-DAHLEM 33 · POOBIELSKIALLEE βθ D-B MÜNCHEN 39 · WIDENMAYERSTRASSE 4O

ING. C. OLIVETTI & C. , S.P.A.

BERLIN: DIPL.-INS. R. MÜLLKR-BORNER

MÜNCHEN: DIPL.-INS. HANS-HKINRICH WKY DIPL.-INQ. CKKEHARO KÖRNER

Berlin, den 11. November 1977

"Automatisches Mehrprozessor-Schaltsystem für Telegrafenleitungen"

(Italien, Patentanmeldung Nr. 69 7O1-A/7b vom 12. November 1976)

27 Seiten Beschreibung 20 Patentansprüche 7 Blatt Zeichnung

Ma - 27 243

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BERLIN: TELEFON (O3O) 831 aO8B KABEL: PROPINDUS -TELEX 01 840B7 MÜNCHEN: TELEFON (080) 99 99 89
KABEL: PROPINDUS ■ TELEX 0894944

Die Erfindung bezieht eich auf ein automatisches Mehrprozessor-Schaltsystem für Telegrafenleitungen, das die Verbindungsschaltung zwischen Benutzern von Telegrafenleitungen ausführt und das von der Zeitmultiplex-Technik (TDM) Gebrauch macht.

Ein einschlägig bekanntes Schaltsystem besteht aus zwei Zentralprozessoren für die Programmverarbeitung, zwei Prozessoren zum Steuern der peripheren Einheiten, zwei Leitungssteuerungsprozessoren und zwei zentralen Arbeitsspeichern, die (über einzelne Busse) mit sämtlichen Prozessoren des Systems direkt verbunden sind. Alle Bestandteile des Systems sind zwecks erhöhter Sicherheit doppelt vorgesehen; daher werden die gleichen Operationen parallel ausgeführt. Die Nachteile dieser Art von Schaltzentrum ergeben sich aus der großen Anzahl von Bussen, die die verschiedenen Prozessoren mit dem einzigen Arbeitsspeicher des Systems verbinden. Tatsächlich ruft die große Anzahl von Bussen die folgenden Probleme hervort Dispersionsprobleme, die eine Regenerierung der von den Bussen selbst mitgeführten Signale erforderlich machen} ein hoher Grad an Zentralspeicher-Handhabungelogik-Komplexität, was dessen Unterteilung in mehrere Bänke erfordert, su denen ein gleichzeitiger Zugriff genommen werden soll, und schließlich ist ein Schutz derjenigen Speicherbereiche notwendig, die den unterschiedlichen auf den verschiedenen Prozessoren gerade ausgeführten Programmen zugeordnet sind.

Der Erfindung liegt die Aufgabe zugrunde, ein automatisches Mehrprozessor-Schaltsystem der eingangs erwähnten Art zu schaffen, bei welchem die vorerwähnten Nachteile nicht vorhanden sind.

Dies· Aufgabe wird durch da· erfindungsgemäße Schaltsystem gelöst, da· von mehreren programmierbaren MuItipiex-Untersystemen, von denen jedes Bit mehreren, Benutzer an entfernten

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Plätzen verbindenden Telegrafenleitungen verbunden ist; einem programmierbaren Multiplex-System und einem Multiplex-Bus Gebrauch macht, der die Multiplex-Systeme und die Multiplex-Untersysteme seriell verbindet. Die Multiplex-Untersysteme benutzen bei der TDM-Technik in Reihenfolge den Multiplex-Bus, um Über denselben die Nachrichten des Fernbenutzers, die Information und die Kontrollzeichen auf die anderen MuItiplex-Untersysterne ohne Intervention des Multiplex-Systems zu übertragen. Das Multiplex-System überträgt Über den Multiplex-Bus die zum Betrieb des gesamten Mehrprozessorsystems notwendigen Befehle und Daten auf die Untersysteme. Der technische Vorteil des erfindungsgemäßen Schaltaystems ergibt sich insbesondere aus dem eine verteilte Verarbeitungskapazität besitzenden Aufbau. Dies zieht ein programmierbares Multiplex-System (der Minicomputerart) zur Handhabung der allgemeinen Funktionen des Systems und mehrere programmierbare Multiplex-Untersysteme (der eine hohe Verarbeitungsgeschwindigkeit aufweisenden Mikrocomputerart) zur Handhabung der Benutzerkommunikationen über den Verbindungsbus und die TDM-Technik nach sich. Dieser Aufbau ist durch die hohe Verarbeitungegeschwindigkeit der Mikrocomputer möglich gemacht worden, die mit dem einzigen verfügbaren Bus verbunden sind, weil Jeder Mikrocomputer eine große Anzahl von Zeichen in dem zur Verfügung stehenden Zeitraster auf den Bus schicken kann.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Einzelheiten, Vorteile und Anwendungen der Erfindung werden nachstehend anhand eines in der beigefügten Zeichnung dargestellten Aueführungsbelspiele näher erläutert. Es zeigen:

Fig. 1 das Blockdiagramm des erfindungsgemäßen Schaltsystems

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Fig. 2 das Blockdiagramm de« Multiplexer-Untersystems, von dem da· Schaltsystora in Fig. 1 Gebrauch macht;

Fig. 3 da· Blockdiagramm der Logik der Benutzerverbindungen;

Fig. k da· Blockdiagramm der bei den Multiplexer in Fig. 2 verwendeten Zentraleinheit;

Fig. 5 da« Blockdiagramm de· Programmspeicher· de· Multiplexer· in Fig. 2ι

Fig. 6 ein Zeitimpulsdiagramm der Signale auf dem Multiplexkanal;

Fig. 7 das Format der vom Multiplexer in Fig. 2 benutzten Adressen;

Fig. 8 daa Format der vom Multiplexer in Fig. 2 verwendeten Daten;

Fig. 9 den Textaufbau auf dem Multiplexkanal; Fig. 10 die Datenspeicher-Organisation des Multiplexers in

Fig. 2, wenn dieser die aus den Benutzerverbindungen entstehenden Zeichen empf&ngt, und

Fig. 11 die Datenspeicher-Organisation des Multiplexers in Fig. während der Übertragung von Zeichen auf die Benutzerverbindungen.

Das Multiplex-System in Fig. 1 handhabt und steuert das Verbindungsnetzwerk, das aus dem Benutzerverbindungasatz (AU), dem Benutzerbue (BUS-TB) und dem Multiplex- oder Untersystembus (BUS-MXJX) besteht. Jeder Multiplexer (MSS) ist mit zwei Schnittstellen ausgerüstet ι die erste steuert den Benutzerbus (BUS-TB), die zweite verbindet das Multiplex-System der Benutzerverbindungen mit dem Untersystembus (BUS-MUX). Jeder MSS-Multiplexer kann bis zu 768 AU-Benutzerverbindungen steuern, die über eine Busstruktur untereinander und mit dem Zentralprozessor 1 oder 2 verbunden sind. Die Verbindung zwischen dem BUS-MUX und dem Zentralpro-

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ztiaor 1 oder 2 erfolgt über eine Schnittstelle (IMA), die außerdem die Abtast- und Steuerfunktion der verschiedenen MSS-Multiplexer besitzt, um die Arbeit des Zentralprozessors selbst auf ein Minimum zu reduzieren. Sowohl der Untersystem-MSS-Multiplezer als auch die IMA-Schnittstelle des Zentralprozessors 1 oder 2 sind mikroprogrammiert und werden unter Verwendung von bipolaren Mikroprozessorschaltungen (auch als Mikroprozessor der "Bit-Slice"-Art bekannt) entwickelt. Das bipolare Mikroprozessorsystem ist so ausgestaltet, daß es eine Verarbeitungsgeschwindigkeit erreichen kann, die hoch genug ist, um die direkte Handhabung sowohl der Abtastung der AU-Benutzerverbindungen als auch der IMA- und MSS-Verbindungskommunikat ion ..uf dem BUS-MUX zu ermöglichen. Das Betriebsmikroprogramm wird direkt aus dem Zentralprozessor auf die MSS-Multiplexer und die 9-10 Schnittstelle geschickt. Die Verwendung der IMA-Schnittstelle gestattet die Trennung des CPU-l/O-BUS von dem BUS-MUX der MSS-Multiplexer. Auf diese Weise befinden sich alle Kommunikationen zwischen sämtlichen MSS'en im nichtprozessoralen Anforderungsmodus.

Der Zentralprozessor (CPU) 1, 2 ist ein Minicomputer wohlbekannter Art und wird daher vorliegend nicht beschrieben. Das System in Pig. 1 kann beispielsweise als CPU 1, 2 den Minicomputer PDP 11 der Digital Equipment Corporation, wie in der Veröffentlichung "Processor Handbook PDP 11/35", Bezugsziffer EB-02613-750210/20, herausgegeben im Jahre 1973« beschrieben,oder aber den Miniprozessor HP 21 MX von Hewlett-Packard, wie in der im August 197Ί herausgegebenen Veröffentlichung Nr. 5952-6563-5k beschrieben, oder ähnliche auf dem EDV-Markt erhältliche Minicomputer verwenden. Die Verwendung dieser Minicomputer bei dem Aufbau des in Fig. 1 dargestellten Systems macht einen Programmund Mikroprogrammvorrat erforderlich, der die folgenden Funktionen ausführen kann.

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Die MSS-Multiplexer-Funktion (Pig. 2) besteht im Steuern der telegrafischen Prozeduren der Art A, B, C oder D, die die Benutzer untereinander und mit der CPU verbinden können. Der Vorgang des Verbindens und der des Lösens der Verbindung werden durch den MSS-Multiplexer unter der Aufsicht der CPU 1, 2 gehandhabt. Der Zeichenaustausch wird jedoch von dem MSS-Multiplexer selbst autonom gehandhabt, der die verschiedenen AU-Benutzerverbindungen abtastet und in einem Datenspeicher 3^-35 gepufferte Zeichen empfängt oder überträgt. Diese Puffer werden zyklisch auf die anderen Multiplexer oder auf die CPU 1-2 über den BUS-MUX entladen. Dieser ist auf logische Weise in drei Teile unterteilt. Die ersten beiden Teile sind identisch und stellen die echte MSS-Multiplexer-Schaltungsanordnung dar, die aus Gründen der Sicherheit zweifach vorgesehen ist. Der dritte Teil enthält die Schaltungen des Schiedsrichters 32; das ist der Baustein, der die Wirksamkeit des Multiplexers kontrolliert und der den Punktioneschalter im Falle eines Versagens bestimmt. Die drei Teile sind der Kürze halber mit MUX A, MUX B bzw.ARB (Fig. 2) bezeichnet. Nur ein· der MUX-A- und MUX-B-Einheiten ist jeweils aktiv. Die andere ist in Bereitschaft. Die beiden Datenspeicher, 3¹» des MUX A und 35 de· MUX B, sind derart verbunden, daß beide gleichzeitig aktualisiert werden, egal, welcher der Multiplexer (MUX A oder MUX B) aktiv ist. Jeder MUX besitzt seine eigene unabhängig· Stromversorgung 36 und 37· Die durch den Schiedsrichter 32 erzeugten Signale al und bi ermöglichen die Verbindung des aktiven MUX mit den externen Bussen (BUS-MUX, BUS-TB). Ein Schalten auf den Signalen auf den Ausgangeleitungen 1*2 und kj genügt, um den BUS-TB zu aktivieren. Um den BUS-MUX zu aktivieren, ist es erforderlich zu ermitteln, welcher der beiden Busse eine Punktion ausübt; diese Ermittlung wird von einem geeigneten Signal auf dem von der IMA-Schnittstelle ausgesendeten Bu* vorgenommen. Die IMA-Schnitt-

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IO

stelle 9 und 10 hat die Aufgabe, den Betrieb der verschiedenen MSS-Multiplexer 14-23 zu leiten und die direkte Verbindung des Zentralprozessors 1 und 2 mit dem Speicher 3 und k (in D. M. A.) herzustellen. Tatsächlich ist es eine periphere Einheit des Zentralprozessors 1 und 2, die Über ein Eingabe/Ausgabe-System Parameter und Befehle empfängt und Ergebnisse und Zustände an den Zentralprozessor zurückgibt. Ihre Hauptfunktion besteht im zyklischen Abtasten der verschiedenen Multiplexer 1*4-23 und des Zentralprozessors 1 und 2 sowie des Speichers 3 und k_y um es jeder Systemeinheit zu gestatten, Verarbeitungsdaten mit anderen Einheiten auszutauschen. Die vollständige Prozedur wird durch die IMA-Schnittstelle 9 und 10 initialisiert, jedoch unter Steuerung des Zentralprozessors. Das Blockdiagraram der IMA-Schnittsteile 9 und 10 besitzt die gleiche Auslegung wie das der MSS'en 1U-23. In der Tat wird die gleiche Art von Mikroprozessor MIPR 31 und 32 verwendet. Auf dem Hardware-Niveuu liegt der Unterschied hauptsächlich im Ersetzen der Schnittstelle mit dem TB durch eine Schnittstelle mit dem l/0-ßus des Zentralprozessors 1 und 2. Vom Standpunkt des Programmieren« aus gesehen sind die beiden Blockdiagramme jedoch völlig verschieden.

Die Benutzer-Schnittstelle AU (Fig. 3) bildet die elektrische Schnittstelle mit der Benutzerleitung und führt die folgenden Funktionen aus: die elektrische Trennung zwischen den Leitungsschaltungen und den internen Bestandteilen des Schaltzentrums; die Leitungesteuerung (Einfachstrom und Doppelstrom); die Handhabung der eingehenden Modulation mit einem um 47 $ höheren Randwert und die Übertragung mit einer Verzerrung, die unter 0,5 Jt liegt.

Die elektrische Trennung wird durch die elektrische Schnittstelle 25 ausgeführt, die sich um die elektrische Umsetzung

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der Signal· au· dem telegrafischen in den logischen Pegel und um die Handhabung der Leitungsbedingungen, Einfach- oder Doppel-•trom bei einer AuefUhrungefonn mit 2 oder 4 Leitungen, kümmert. Die Steuerlogik 29 hat die Aufgab· zugewiesen bekommen, die erforderlichen Signalisi«rb«dingungen einzustellen! CCITT der Art A und B und irgendein anderes erforderliches Signal. Der Serien/ Parallel-Umeetzer 27 nimmt in dem Eingang eine asynchrone Serienmodulation entgegen, die die Start- und Stoppbits Überprüft. Er überträgt das Zeichen im Parallelformat auf Pegel 5 oder 8 auf den MSS-Multiplexer 14-23, der ·· handhaben und auf den Zentralprozessor 1-2 schicken wird. Der Serien/Parallel-Umaetzer 27 empfängt Zeichen im Parallelformat aus dem MSS-Multiplexer 14-23 und schickt sie im Serienformat an den Benutzer oder auf die Verbindungeleitung unter Hinzufügung der Start- und Stoppbits. Beide Umsetzer werden von dem Multiplex-MSS-Programm gesteuert und können an die unterschiedlichen Erfordernisse der Leitungssteuerung angepaßt werden. Di· Steuerlogik handhabt die Zeit- und Telegrafietaktgeber, di· B«f«hlscodes und die Auswahlsignale.

Die Steuergruppe TB (14O1-1424, 1501-1524, 2301-2324) der Benutzerverbindungen in Fig. 1 führt di· folgenden Hauptfunktionen aus χ

- Erstellung der Schnittstelle d·· Benutzerverbindungsbusses (BUS-AU in Pig. 3, nicht gezeigt in Fig. 1);

- Adressieren der aus dem Mikroprozessor MIPR 30, 31 des Multiplexers MSS 14-23 herrührenden und für den Benutzer der telegrafischen Arbeitsfrequenzen j«der Leitung bestimmten Signal·)

- Erzeugen der telegrafischen Arbeitsfr«qu«nz«n j«d«r Leitung.

Die MSS-Einheiten 14, 15 und 23 und di· INA 9 und 10 machen von dem bipolaren Mikroprozessor NIPR 30-31 in Fig. 4 Gebrauch. Di· Ausgestaltung di···· Mikroprozessors ist *uf di··· Anwendungsart spezialisiert. Er ist J«doeh ausreichend flexibel, um di· V*r-

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wandung der gleichen logischen Platten sowohl der Multiplexer 14, 15 und 23 al· auch der IMA-Schnittstelle 9 und 10 zu erlauben. Das wichtigste Merkmal des bipolaren Mikroprozessors ist seine hohe Datenverarbeitungsgeschwindigkeit. Diese Verarbeitungsgeschwindigkeit ermöglicht die Handhabung der direkten Kommunikation sowohl der Benutzerverbindung AU als auch der Zentralprozeseors 1 und 2 mit dem BUS-MUX oder mit dem i/O-DUS durch da· Mikroprogramm. Da· Programm wird durch den Mikroprozessor in Fig. k ausgeführt,auf einen Lese/Schreib-Speicher 51 der LSI-Art, genannt "RAM", aufgezeichnet und auf die MSS-Multiplexer 14-23 und die IMA-Schnittstelle 9 und 10 aus dem Zentralprozessor 1 und 2 geschickt. Um die anfängliche Kommunikation zwischen dem Zentralprozessor 1 und 2 und den MSS-Multiplexern 14-23 zu gestatten, wird nur ein Ladeprogramm ("Loader") des RAM 5 lauf einen Festspeicher PROM 61 aufgezeichnet. Daher ist der Multiplexer generiechj es wird die Aufgabe des Zentralprozessora 1 und 2 sein, ihn entsprechend der Konfiguration der Systeminstallierung mit dem zweckmäßigen Programm und den Parametern zu instruieren. Dieses Merkmal des Multiplexers MSS 14-23 und der Schnittstelle IMA 9 und 10 verleiht dem Gesamt-•ystem eine noch nicht dagewesene Flexibilität, die in der Tat über verschiedene Konfigurationen der Hardware-Bausteine in Fig. 1 einen breiten Anwendungsbereich erschließt. Das System in Fig. 1 kann insbesondere bei den folgenden Anwendungen Vervendung finden, indem da· Programm des Zentralprozessor· 1 und 2, de· Multiplexer· MSS 14-23 und der Schnittstell· IMA 9 und 10 entsprechend modifiziert wird.

- peripher·· Netzwerk-SchaltZentrum;

- geschaltete« Netswerk-Traneitzentrum;

- international·· Hauptχ«ntrum1

- Terminalkonzentrator zum Anschluß an ein oder mehrere Datenf«rnv«rarb«itungaa«ntr«n von hohem Niveau;

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- Nachrichtenschaltung (d. h. mit Speicherung von Nachrichten und darauffolgendem Übertragen derselben).

Die beiden MUX-Teile sind völlig gleich und bestehen jeweils aus den folgenden Modulen«

- Mikroprozessor 30 oder 31 (kurz bezeichnet als MIPR A und MIPR B);

- Datenspeicher 3.Ί und 35t

- Programmspeicher 51 und 61 (Fig. h)\

- Schnittstelle BUS-TB (1*9 in Fig. 2);

- Schnittstelle BUS-MUX (50 in Fig. 2).

Im Falle der Schnittstelleneinheit IMA 9 und 10 ist die Zusammensetzung gleich, jedoch wird die BUS-TB-Schnittstelle 49 durch die IO-Schnittstelle (7-8) ersetzt.

Der in Fig. k dargestellte MIPR-Mikroprozessormodul besteht aus einem 12-Bit-Rechenwerk 52 (ALU 52), einem Programmzähler für das 12-Bit-Adressieren des Programmspeichers 51 und einer logischen Schaltungsanordnung, die sämtliche typischen Mikroprozessorfunktionen koordiniert. Insbesondere besteht eine derartige logische Schaltungsanordnung aus»

- einer Unterbrecherschaltung 54 mit einer vektorisierten Priorität von bis zu 7 Pegelindikatoren mit der Möglichkeit, im Speicher 51 oder im ALU 52 das Arbeitsregister 56 und 57 und das Zustanderegister 55 aufzubewahren;

- Echtzeit-Zeittaktschaltung 58;

- Paritatsprüfungslogik 59, die aus drei separaten Schaltungen besteht.

Die wichtigsten von MIPR-Mikroprozessor gestatteten Funktionen sind dies

- Möglichkeit des Codierens von Unterroutinen bis zu 5 Pegelnj

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- Möglichkeit des Ausführens eines bedingten Sprungs in einer einzigen Instruktion als Folge der Prüfung eines adressierten einzelnen Bits;

- Möglichkeit des Ausführens eines Sprungs der indirekten Art;

- Möglichkeit des Ausführens eines Sprungs der indizierten Art auf der Grundlage des Inhalts der bedeutendsten vier Bits eines Eingabedatums.

Der Mikroprozessor in Fig. k kann eine vollständige Instruktion in nur einer Taktperiode ausführen, weil der Taktgeber eine Frequenz von k Mhz, das entspricht einer Instruktionszeit von 25Ο Nanosekunden und einer Geschwindigkeit von h Millionen Instruktionen pro Sekunde, besitzt. Dieses Merkmal ist für die erfindungsgemäße Ausgestaltung des SchaltZentrums von grundlegender Bedeutung. Tatsächlich ist die auf dem BUS-MlX verwendete TDM-Übertragungstechnik nur dann möglich, wenn die Geschwindigkeit des MSS-Multiplexers 1^-23 ausreichend hoch . s.. Demzufolge ist der Aufbau in Fig. 1 auch nur dann realisierbar, wenn Mikroprozessoren mit sehr hoher Geschwindigkeit verwendet werden. Das Adressieren des Programmspeichers 51 erfolgt mit 12 Bits für insgesamt ^K-Instruktionen. Dieses Feld ist in ι λ von in einem Feetspeicher PROM 61 für das Ladeprogramm ("Loaoor") aufgezeichneten Instruktionen und in 3K von im Speicher KAM 5, für das Hauptprogramm eingeschriebenen Instruktionen unterteilt. Die Instruktion ist in einem 2^-Bit-Wort enthalten. Die bedeutendsten Bits identifizieren die folgenden vier Arten von Instruktionen:

Α) arithmetische und logische Instruktionen (Code OO); Β) Instruktionen der unmittelbaren Art (Code 01);

C) Eingabe/Ausgabe-Instruktionen (Code 10); D) Sprunginstruktionen (Code 11). Der Programmspeicher (Fig. 5) besteht aus 1K χ 2k Bits des PROM 61 und aus 3K ζ 2k Bits des RAM 51. Die Schaltungsanordnung

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des Speichere RAM 5I gestattet ein Lesen desselben und Einschreiben in denselben durch den Mikroprozessor, wobei die Instruktionslänge von 2k Bits in 2 Worte von jeweils 12 Bits umgewandelt wird. Das Lesen und Schreiben erfolgt mittels der allgemeinen Register 57. Zu den 2k Bits der Instruktionen des PROM 61 wird ein Paritäteprüfungsbit hinzugezählt. Der RAM enthält 2 Paritätsbits, und zwar eines für jedes der beiden Worte, in die die Instruktion beia Lesen oder Einschreiben durch den Mikroprozessor unterteilt wird. Wenn der Speicher Jedoch von dem Sequenzzähler 53 gelesen wird, d. h. wenn das in ihm gespeicherte Programm ausgeführt wird, wird aus den 3 Paritätsbits nur ein für den Instruktionsbus 62 gültiges Bit erzeugt. Der Speicher gehört zur Metalloxid-Halbleiterart (MOS) mit einer Zugriffezeit von 200 Nanosekunden. Fig. 5 zeigt im einzelnem das Adressenregister 66, das Schreibregister 65, die Decodierlogik 67« den Adressenmultiplexer 68, das den RAM freigebende Flipflop 69 und die Verknüpfungsglieder der gelesenen Daten 70 und der Instruktionen 70*. Das Adressieren des Datenspeichers 3k_t 35 (Fig. 2) erfolgt mit 12 Bits, wodurch das Adressieren von 4K-Worten ermöglicht wird. Durch Hinzuzählen eines Bits kann der Datenspeicher 3k und 35 gegebenenfalls bis auf 8K-Worte erweitert werden (Bankerweiterung).

Der Adressenbus kh_t der Dateneingabebus k0 und der Datenausgabebus 46 sind mit einem ParitätsprUfungsblt ausgerüstet. Wenn ein Paritätsfehler von den drei Paritätsprüfungsechaltungen 59 (Fig. k) ermittelt wird, ruft die Schaltung 5k eine Unterbrechung hervor, die eine diagnostische Routin· auslöst. Der Modul des Datenspeichers Jk und 35 enthält einen Speicher RAM der Halbleiterart, der zum Kompilieren von Tabellen und zum Speichern von telegrafischen Zeichen verwendet wird. Die Datenspeicher Jk und 35 der beiden Abschnitte NOX A und B, in die der MSS-Multiplexer (Fig. 2) unterteilt ist, sind untereinander

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verbunden (BUS kh und k$), so daß Daten gleichzeitig in die beiden Speicher durch den als übergeordnetes Gerät funktionierenden Mikroprozessor 31 oder 32 eingeschrieben werden, vgl. Fig. 2. Die laufenden Programmprüfungspunktzustände werden ebenfalls in diesem Speicher gespeichert und erlauben zur Umschaltzeit vom Übergeordneten zum untergeordneten Zustand das erneute Starten de· Programms des untergeordneten Geräts an der gleichen Stelle, an der es zur Umschaltzeit unterbrochen wurde.

Der Modul der Schnittstelle TB (49 in Fig. 2) wird zur Erstellung einer Schnittstelle des internen Busses 62-64 (Fig. 5) mit einem mit den AU-Benutzerverbindungs-TD-Steuerungen verbundenen BUS-TB (i4O, 150, 230) verwendet. Seine Aufgaben sind das Adressieren Jeder einzelnen Benutzerverbindung AU, das Lesen ihres Zustandes, das Lesen des empfangenen Zeichens, das Schicken eines zu übertragenden Zeichens, das Prüfen der Anrufe und das Befehligen der Anforderung oder des Endes der telegrafischen Verbindung.

£s sind zwei BUSSE-TB (A, Β) vorhanden, und die Schnittstelle 49 wählt den aktiven Bus entsprechend dem Zustand der Schaltsignale auf den Leitungen 42 und 43, die im BUS-TB selbst enthalten sind und von der Schnittstelle IMA 9 und 10 ausgehen, aus.

Der BUS-MUX-Schnittstellenmodul (50 in Fig. 2) wird zur Erstellung einer Schnittstelle des internen Busses (62,64 in Fig. 5) mit dem BUS-MUX (11-12) verwendet, der sämtliche Multiplexer MSS 14-23 in Reihe verbindet. Über diese Busse wird alle Kommunikation zwischen den MSS-Multiplexern und den MSS-Multiplexern und dem Zentralprozessor 1 und 2 abgewickelt. Es sind zwei BUSSE-MUX (11 und 12) vorhanden, und das Schnitt-

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Stellenmodul 50 vählt den freigegebenen Bus entsprechend den Signalen auf den Leitungen 11* und 12* des BUS-MUX selbst aus, die von der IMA-Schnittetelle 9 und 10 ausgehen. Die Kommunikation auf dem BUS-MUX wird entsprechend eines im weiteren Verlauf der Beschreibung erläuterten Protokolls abgewickelt. Venn eine Anforderung am MSS-Multiplexer aus dem BUS-MUX ankommt, ruft diese eine Unterbrechung einer Priorität mit hohem Niveau auf dem Mikroprozessor MIPR 30-31 hervor, um eine rasche Antwort zu veranlassen.

Der (nicht dargestellte) BUS-l/O-Schnittstellenmodul, der auf der IMA-Einheit 9 und 10 angebracht ist, bildet die Schnittstelle zu den i/O-BUSSEN der Zentralprozessoren 1 und 2. Er erlaubt die Kommunikation mit den Prozessoren 1 und 2 über die Eingabe/Ausgabe, den direkten Zugriff auf die Speicher 3 unu k (D. M. A.) und die Unterbrechung. Die Kommunikation wird zum Zwecke einer gleichzeitigen Aktualisierung der Speicher 3 und U der Zentralprozessoren 1 und 2 abgewickelt. Im Gegensatz zu den BUSSEN-MUX 11-12, von denen nur einer als eingeschaltet betrachtet wird, muß dies· Schnittstelle gleichzeitig die beiden i/O-BUSSE steuern, weil die beiden Zentralprozessoren freigegeben sind und zur selben Zeit die gleichen Daten verarbeiten. Ihre Synchronisierung ist auf eine synchronisierte von dem direkten BUS 13 Gebrauch machende Schaltung beschränkt, die die Aufgabe hat, die reziproke Steuerung der beiden Zentralprozessoren 1 und 2 zu gestatten.

Die gemeinsame Schiedsrichterlogik (ARB 32 in Fig. 2) enthält die beiden Mikroprozessoreinheiten gemeinsamen Schaltungen, die den MSS-Multiplexer 14-23 oder die IMA-Schnittetelle 9 und 10 ausmachen. Ihre Aufgabe ist es, eine Entscheidung darüber zu treffen, welche der MIPR-Mikroprozessoreinheiten 30 und 31 aktiviert werden muß und welche in Bereitschaft stehen soll. Sie empfängt aus den beiden Mikroprozessoren 30 und 31 die

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Signale dee ordnungsgemäßen Funktlonierens und befiehlt dem MIPR 3O-3I über ihre eigene Logik einen abschließenden Funktionsauetausch. Der Austausch wird vorgenommen, um eine beträchtliche Diskontinuität in den Operationen oder, was noch schlechter wäre, einen Verlust an telegrafischen Zeichen zu vermeiden. Während des Austausches wird die Tätigkeit der Mikroprozessoren MIPR 30 und 31 und die der angeschlossenen Busse durch ein Wartesignal unterbrochen. Der von dem Schiedsrichter 32 befohlene Funktionsaustausch kann auch durch den Zentralprozessor 1 und 2 gesteuert werden, und dies geschieht beispielsweise dann, wenn eine Prüfung einer der Systemeinheiten odc eine Intervention erforderlich ist. Die Wirksamkeitsangabe iW-s Mikroprozessors 30 und 31» auf deren Grundlage der Schiedsrichter 32 die Entscheidung des Funktionsaustausches trifft, geh ~t zu zwei Arten:

a) einer (nicht dargestellten) Zeitgeberschaltung, die durch ein von der Software erzeugtes Signal an vorbestimmten Kontrollpunkten im Programm zyklisch zurückgesetzt wird. Auf diese Weise wird die Tätigkeit des MIPR 30 und 31 geprüft, und insbesondere dann, wenn er immer noch gerade die benötigten Routinen ausführt)

b) einem direkt von dem Mikroprozessor MlPK 30-31 ausgegebenen Funktionsstörungsbefehl, wenn er während der Ausführung von diagnostischen Routinen einen Fehler ermittelt, der nicht korrigiert werden kann. Was die Arten der Prüfungen anbelangt, so seien die folgenden erwähnt: Signalparitätsprüfung, Lese/Schreibprüfungen bei den Speichern RAM Jk und 35» diagnostische Berechnungen, Prüfungen auf den Zeitsperrengrenzwerten utw.

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ARBEITSWEISE DES SYSTEMS Das Multiplexer-System arbeitet wie folgt:

Die aktivierte IMA-Schnittstelle 9 und 10 wirkt als übergeordneter Baustein und tastet die verschiedenen MSS-Multiplexer 1*1-23 ab. Zu Beginn adressiert die IMA-Schnittstelle den ersten MSS-Multiplexer Ik und aktiviert ihn; einmal angeschaltet, übernimmt der MSS '\k die Steuerung des Busses und wird seinerseits zu einem übergeordneten Baustein. Er ruft die anderen MSS-Multiplexer 15-23, auf die er die Daten in seinem Speicher schickt. Diese Daten werden durch den Multiplexer im Speicher stapelweise geordnet, für den sie bestimmt sind; auch werden Signale und Zustände übertragen. Der in einem speziellen Zeitraster durch den MSS Ik angeforderte Multiplexer, z. B. MSS 15, setzt sich selbst, um die eingehenden Daten aufzunehmen und diese in seinem Speicher zu sortieren. Am Ende der Übertragung aktiviert der MSS ^k einen weiteren Multiplexer zum Aufnehmen von Daten usw., bis keine Daten zum übertragen mehr vorhanden sind. Schließlich adressiert der MSS Ik die IMA-Schnittstelle 9 und 10, um sie auf die D. M. A.-Ausführung aus dem Zentralprozessor 1 und 2 auf die Speicher 3 und k zu einzustellen. Bei dieser letzten übertragung werden alle für die CPU 1 und 2 bestimmten Daten geschickt. Am Ende dieser Operation überläßt der MSS Ik den BUS der IMA-Schnittstelle 9 und 10, die den Multiplexer MSS 15 adressiert, der seinerseits der übergeordnete Baustein wird und seine Daten auf die gleiche Weise wie der MSS Ik überträgt. Das Abtasten setzt sich tür sämtliche Multiplexer MSS 16-23 fort. Abschließend adressiert sich die IMA-Schnittstelle 9 und 10 selbst und befiehlt wie für die anderen Multiplexer die übertragung der Daten des Speichere 3 und k aus dem Zentralprozessor 1 und 2 auf die verschiedenen Multiplexer 14-23, die ohne Ausnahme Jetzt Empfänger werden.

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Die Kommunikationsprozedur auf dem BUS-MUX 11 und 12 wird wie in Fig. 6 dargestellt ausgeführt. Es ist ein in zwei Richtungen verlaufender Datenbus von 12 Bits (plus einem Paritätsbit) vorhanden, auf dem die Zeicheninformationsadresse und die Daten laufen. Die anderen Signale synchronisieren die Prozedur. Die IMA-Schnittstelle 9 stellt die von den MSS-Multiplexern 14-23 benötigte Adresse auf den BUS-MUX 11 und 12 und erhebt ein Signal für die Aktivierungsanforderung (REQABIL), Während dieser Phase wird zusammen mit der Adresse ebenfalls mitgeteilt, welcher der BUSSE-MUX als aktiviert angesehen wird. Der angeforderte Multiplexer bestätigt die Adresse durch ein Signalisieren von ACKBIL. Die IMA setzt REQABIL zurück, wodurch der Bus dem ausgewählten MSS-MuItiplexer überlassen wird, so daß er seine Daten übertragen kann. Der auf diese Weise aktivierte Multiplexer MSS 14-23 (nachstehend kürzer "MSS-M" genannt) beginnt mit der übertragung seiner in Gruppen geordneten Daten, wobei jede Gruppe dem Multiplexer (nachstehend "MSS-D" genannt) zugeteilt wird, für den sie bestimmt ist, stellt die Adresse des MSS-D auf den Bus und erhebt das Anforderungssijaul REQDEST. Der adressierte Multiplexer MSS-D antwortet mit einem Bestätigungesignal und startet an dieser Stelle die Datenübertragung mit einer von D. P. (Daten bereit)- und D. R. (Daten erhalten)-Signalen synchronisierten "Synchronisationsimpuleaustausch"-Proz*dur. Am Ende der Übertragung setzt der übergeordnet· MSS-M das Anforderungssignal REQDEST zurück, und der untergeordnete MSS-D setzt das Bestätigungssignal ACKDEST zurück.

Der übergeordnete MSS-M adressiert daraufhin den folgenden MSS-D usw. bis zum Schluß} die letzt· Anforderung ist die des Z«ntralprozessors 1 oder 2 auf Daten, die am Ende des Abtastsyklus für den Speicher 3 oder 4 bestimmt sind. Der übergeord-

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nete MSS-M gibt das Signal ACKBIL aus, um der IMA-Schnittstelle 9 und 10 anzuzeigen, daß dieser abgeschlossen ist. Die IMA 9 und 10 übernimmt wiederum die Steuerung des BUS-MUX 11-12 und gibt einen weiteren MSS-Multiplexer frei usw. Die gesamte Prozedur ist jedoch derart aufgebaut, daß, wenn der untergeordnete Baustein nicht innerhalb einer festen Maximalzeit (Zeitsperre) auf eine Anforderung vom übergeordneten Baustein antwortet, die gleiche Sequenz mehrere Male wiederholt wird, und daß, wenn ständig negative Ergebnis·· herauskommen, eine Punktionestörung signalisiert wird.

Die 12-Bit-Daten werden auf dem BUS-MUX 11-12 wie in Fig. 7 und dargestellt codiert. Nach dem Paritätsbit P kommt das Bit 11 (das bedeutendste der Daten), das die Bitdaten des BUS-MUX 11-12 in zwei Felder unterteilt! Wenn Bit 11 Bins ist, stellen alle nachfolgenden 11 Bits eine AU-Benutzerverbindungsadresse innerhalb eines MSS-Multiplexers 1^-23 dar (es gibt bis zu 768 Benutze rverb indungen für Jeden MSS). Wenn Bit 11 gleich 0 ist, können die 8 am wenigsten bedeutenden Bits 5 verschiedene Bedeutungen gemäß der CBA-Codierung der Bits mit dem Gewicht 8-10 erlangen. Diese Bedeutungen sind in der nachstehenden Tabelle 1 aufgeführt»

BIT:

	TABELLE	A	1
C	B	0	Bedeutung der Bit· 0-7
0	0	1	Betriebscode
0	0	0	Zeichen
0	1	1	numerische Daten
0	1	0	Adresse des MSS-Multiplexers
1	0	Auewahlcode

Vie bereit· erwähnt, kann der bipolare Mikroprozessor MIPR 30-31 die U bedeutendsten Bit· der Daten prüfen und in indizierter Betriebsart bei nur einer Instruktion springen.

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Der Aufbau des auf dem BUS-MUX (Fig. 9) übertragenen Textes bringt es mit sich, daß Jedes Wort des Textes in sich selbst die Identifizierung oder Bedeutung seiner Funktion enthält, wie in Tabelle 1 gezeigt ist. Daher kann ein Text als mehrere Ubertragungsstapel aus homogenen Daten angesehen werden. Beispielsweise werden zuerst die telegrafischen Zeichen übertragen, dann der Zustand des MSS-Multiplexers 14-23, danach die diagnostischen Signale usw. In Fig. 9 ist ein Fall dargestellt, in dem der Text durch den Startcode 71 eröffnet wird; die nachfolgende Adresse 72 wird von der Einheit verwendet, die den Text zum Adressieren der Empfangseinheit, in diesem speziellen Fall der Multiplexer MSS A, ausgibt. Von dieser Stelle an in Vorwärtsrichtung wird alles, was nachfolgt, für den MSS A bestimmt, bis die Empfangsmultiplexer-Adresse modifiziert α st. Danach folgt ein weiterer Betriebscode 73, der die Art der Daten identifiziert, die übertragen werden; anschließend folgen die Daten 7k, die in Gruppen für jede Benutzerempfangsverbindung unterteilt sind.

Wenn sämtliche Zeichen übertragen sind, kann der Text enden oder mit einem anderen Code fortfahren, der signalisiert, daß die folgenden Daten diagnostische Signale usw. darstellen.Abschließend erscheint ein Ende-des-Textes-Code 75» der den Abschluß der Kommunikation gestattet.

Der MSS-Multiplexer 14-23 hat in einem der ersten Speicherbereiche eine (nicht dargestellte) Tabelle mit dem Zustand jeder AU-Benutzerverbindung. Diese Tabelle enthält Informationen über den Benutzerzustand, der von dem MSS-Multiplexer selbst während der Leitungsabtastoperation empfangen oder auf den Zentralprozessor 1 und 2 übertragen wird. Diese Informationen enthalten unter anderem:

- die Art der telegrafischen Prozedur (a, B, C oder D);

- die Leitungsübertragungsgeschwindigkeit;

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- ao -

- den Leitungszustandt Ruhe, Anruf, Anforderung, Auswahl, Verbindung usw.;

- die Anforderung auf Verbindung mit einem (nicht dargestellten) Verzerrungsmeßgerät;

- den DER-Zustand (aufler Betrieb))

- die Art der Auswahl (Platte oder Tastatur);

- die Benutxeradresse der aus einer AU empfangenen Daten;

- den Pufferzähler der vom Zentralprozessor 1 und 2 empfangenen Daten;

- die Handhabung der Zeitsperre.

Ein zweiter Teil des Datenspeichers 34-35 enthält die Zeichensequenz, die mit den peripheren Einheiten ausgetauscht wird. Dieser zweite Teil enthält zwei Speicherbereiche: ein (in Fig. 10 dargestellter) Bereich ist für das Sortieren der aus der AU ankommenden Zeichen reserviert, so daß sie dann auf die geeignetste Weise auf den BUS-MUX 11 und 12 geschickt werden können. Der andere ist für den Empfang der Zeichen aus dem BUS-MUX 11 und 12 reserviert, die später auf die verschiedenen AU's geschickt werden müssen. Um die Optimierung der Übertragungszeit zu verbessern, werden diese Zeichen in Gruppen sortiert, und zwar eine für jeden Empfangsmultiplexer MSS 14-23 oder jede AU. Fig. 10 zeigt, wie der Datenspeicher 34-35 zum Sammeln der aus der AU-Benutzerverbindung kommenden Daten organisiert ist. Zu Beginn werden die AU-Adressen (i-5) sequentiell eingeschrieben, so daß sie zum Empfang der von den Fernbenutzern ausgehenden Daten über angeschlossene Telegrafenleitungen bereit sind. An dieser Stelle liest der MSS-Multiplexer die erste Adresse 81 und schreibt sie in die erste freie Speichersteile ein. Der MSS prüft die adressierte AU, um zu sehen, ob sie irgendwelche zu lesende Daten hat. Venn diese Daten bereit sind, werden sie gelesen und im Speicher sequentiell aufgezeichnet. Die zweite Adresse 82 wird gelesen, und es wird eine ähnliche Prüfung vorgenommen, um zu sehen, ob die entsprechende

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AU zum Schicken bereite Daten usw. für sämtliche vorher aufgezeichnete Adressen aufweist. Daher wird ein vollständiges Abtasten aller aktivierten AU's erreicht. Im nächsten Umlaufzyklus werden neue Zeichen in den Text eingefügt. Das Abtasten muß innerhalb der maximalen Zeitgrenze der Datenübertragung der schnellsten Telegrafenleitungen des Multiplex-Systems geschehen. Auf diese Weise wird ein RoI1-Up-Speicher erhalten, der bei jedem Umlaufzyklus seinen Dateninhalt vergrößert und weiterhin eich an die unterschiedlichen Datenübertragungsgeschwindigkeiten anpassen kann. Venn eine Anforderung aus der IMA-Schnittstelle 9-10 ankommt, um Daten auf dem BUS-MUX 11-12 zu übertragen, stoppt der Mikroprozessor MIPR 30-31 das AiJ-Abtasten und gibt den Inhalt des Datenspeichers 3^-35 in dar gleichen Sequenz wie empfangen aus.

Während der Übertragung werden die Adressen der übertragenden AU durch die Adressen der empfangenden AU ersetzt, und zwar gemäß der im ersten Teil des Datenspeichers 3^-35 aufgezeichneten Tabelle. Die Zeichen sind bereits in Gruppen für jeden Multiplexer MSS-D sortiert, weil das anfängliche Adressensortieren ausgeführt wurde, um diesen Bedingungen zu entsprechen.

Vas das Umschalten der Eingabedaten auf die verschiedenen AU's anbelangt, so ist die Speicherorganisation der vorhergehenden in Fig. 9 gezeigten ähnlich und in Fig. 11 dargestellt. Die aus dem BUS-MUX 11-12 empfangenen Daten werden direkt auf den Datenspeicher 3^-35 übertragen. Diese Daten bestehen aus einer Adresse des Empfängers, der mehrere Zeichen folgen. Das Abtasten geschieht wie folgtt Das übergeordnete MUX-M-Bauelement liest die erste Empfangsbenutzeradresse 91 und prüft, ob diese AU für die Datenübertragung eines Zeichens frei ist (der Übertragungspuffer SERPAR 27 ist leer); dann überträgt es die Adresse 91 nach unten in den ersten freien Bereich des Daten-

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speichere 3^-35. Venn das Zeichen nicht auf die empfangende AU übertragen werden kann, wird es von neuem in den Speicher unterhalb der vorher verschobenen Adresse eingeschrieben. Diese Prozedur setzt sich für sämtliche AU's mit der Adresse im Text fort. Bei jedem Zyklus nimmt der Dateninhalt ab, bis nichts mehr da ist. Wenn während dieses Zyklus neue Nachrichten ankommen, werden sie zeitweilig in einem anderen Bereich des Datenspeichers 3^-35 aufgezeichnet, um am Ende des Zyklus in die Warteschlange nach dem vorhergehenden Text eingebracht zu werden. Das wird deshalb gemacht, um eine genaue Datenübertragungssequenz auf die AU zu gestatten.

Vas den direkten Datenaustausch zwischen zwei Multiplexern MSS 14-23 anbetrifft, so gibt es keine speziellen Synchronisierungs-Probleme. Dies ist deshalb der Fall, weil die Geschwindigkeit der Datenempfangsleitung gleich der der Übertragung ist.

Die Übertragung der Daten aus dem Zentralprozessor 1 und 2 auf die AU läßt jedoch das Problem der Synchronisierung zwischen der Ausgabegeschwindigkeit des Zentralprozessors und der der Übertragung der Telegrafenleitungen entstehen. Daher sind die folgenden Operationen erforderlicht Für jede AU, die die Zeichen übertragen muß, wird im Speicher ein Puffer aus N-Zeichen erzeugt. Venn der Puffer N/2 erreicht, bereitet der Multiplexer eine Datenanforderung auf den Zentralprozessor 1-2 vor; diese Anforderung wird am Ende der für den Prozessor bestimmten übertragung übertragen. Nach Erhalt der Anforderung bereitet der Zentralprozessor 1-2 die Datenausgabe vor, wobei er aus der in seinem Speicher 3-k aufgezeichneten Nachricht die ersten N/2-Zeichen entnimmt. Diese Operation gewährleistet einen dauerhaften Betrieb mit der von der Telegrafenleitung erlaubten Höchstgeschwindigkeit. Vie bereite erwähnt, ist in der Zustandstabelle der Benutzerverbindung de· Multiplexers

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- 3* Vo

MSS 14-23 ein Zeichenpufferzähler für die aus dem Zentralprozessor empfangenen Daten vorhanden. Dieser Zähler nimmt bei Ankunft der Daten zu und beim Schicken derselben auf den AU-BenutzeranschluO zur On-Line-Übertragung ab.

ORGANISATION DER KOMMUNIKATIONEN INNERHALB DER IMA-SCHNITTSTELLE

UND DER CPU 1 UND 2

Die IMA-SchnittstelIe 9-10 und der Zentralprozessor 1-2 stehen beide über das D. M. A. zur direkten Daten- und Nachrichtenübertragung auf den und aus dem MSS-MuItiplexer 14-23 und über das Eingabe/Ausgabe-System zum reziproken Austausch von Zuständen und Befehlen in Verbindung.

Der Zentralprozessor 1-2 teilt die folgenden für die Handhab.;:.·; des D. M. A. notwendigen Informationen der Schnittstelle 9-10 ri. j. :

- Länge und Anfangsadresse der Nachricht, die vom Speicher 1-2 gelesen werden muß;

- maximale Länge und Anfangsadresse der in den Speicher 1-2 einzuschreibenden Nachricht.

Wenn die das D. M. A. handhabende IMA-Schnittst eile 9-10 die Null-Länge erreicht, d. h. wenn die Nachricht aus dem Dater.prozessor 1-2 beendet oder der für die externe Nachrichteneingabe reservierte Speicherbereich gefüllt ist, schickt sie eine Unterbrechung auf die CPU 1-2 und informiert diese über den Ausgang der Operation und gestattet eine Zustandsaktualisierung. Ein Zustandsregister 55 (Fig. 4) der IMA-Schnittstelle 9-10 ermöglicht es der CPU 1-2, ihren Zustand zu jeder Zeit zu lesen. Dieses Register nimmt den Zustand wieder auf, der besser mit zusätzlichen Parametern erläutert werden kann, die der Zentralprozessor 1-2 aus der IMA-Schnittstelle 9-10 anfordern kann. Jede Notsituation erzeugt eine Unterbrechung auf den Prozessor zu. Der Prozessor 1-2 muß der IMA-Schnittatelle 9-10 die Nummer

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des mit den BUS-MUX 11-12 verbundenen MSS-MuItiplexers i4-23 mitteilen, so daß die Schnitteteile das Abtasten ordnungsgemäß aueführen kann. Der Zentralprozessor 1-2 teilt der IMA-Schnittstelle 9-10 weiterhin mit, welcher der beiden Prozessoren, 1 oder 2, den anderen steuert: Venn es nicht möglich ist zu bestimmen, welcher der beiden sich gerade in Betrieb befindet, wird die IMA-Schnittatelle 9-10 gebeten, ein Urteil abzugeben, wobei die Ergebnisse der diagnostischen Routinen überprüft werden,die durch beide Zentralprozessoren verarbeitet worden sind.

Daten, die ein MSS-Multiplexer 14-23 auf einen anderen MSS-Multiplexer oder auf den Zentralprozessor 1-2 übertragen kann, gehören zu verschiedenen Arten und können wie folgt gruppiert sein:

a) für andere MSS-Multiplexer bestimmte Daten;

b) für den Zentralprozessor 1-2 bestimmte Daten;

c) andere Arten von Informationen für den Zentralprozessor 1-2, nämlich:

. Zustand des AU-Benutzeranschlusses - aktiviert, entaktiviert, außer Betrieb;

. Zeichenanforderungen für den Übertragungspuffer; . Zustand des MSS-Multiplexer· selbst; . diagnostische Nachrichten;

Der Zentralprozessor 1-2 kann die folgenden Daten auf den MSS-Multiplexer übertragen:

a) Zeichen;

b) Instruktionen und Signale bezüglich:

. der Aktualisierung der Benutzertabellen) . verschiedener Signale.

c) die anfängliche Programmladung in die Speicher 51 ^d·*" MSS-Multiplexer 14-23. Dieses Laden wird auch für die IMA-Schnlttstelle 9*10 ausgeführt.

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HANDHABUNG DER BENUTZERANSCHLUSSVERBINDUNG

Der MSS-Multiplexer 14-23 tastet die in Bereitschaft stehende AU ab, um zu überprüfen, ob eingehende Anrufe auf den Telegrafenleitungen vorhanden sind. Wenn ein Anruf vorhanden ist, signalisiert der MSS-Multiplexer diesen dem Zentralprozessor 1-2 und lädt die AU zur Auswahl ein; außerdem setzt er sich selbst für den Empfang der Auswahlzeichen. Die Eingabe der Auswahl kann entweder über Platte oder Tastatur erfolgen; in beiden Fällen geht der MSS-Multiplexer 1^-23 au Γ das Umsetzen der Auswahlimpulse in Binarziffernst ellen weiter, die auf den Zentralprozessor 1-2 geschickt werden. Der MSS-Mu¹tiplexer führt auf diesen Ziffernstellen keine speziellen Gü ' -tigkeitsprüfungen aus. Nach dem Empfang der Auswahlziffernstellen prüft der Zentralprozessor 1-2 in seinem Speicher 3-4 den freien Zustand des empfangenden Benutzers und entscheidet demzufolge darüber, obt

a) der empfangende Benutzer frei ist und die Kommunikation annimmt; der Zentralprozessor 1-2 weist den MSS-Multiplexer 14-23 an, die entsprechende AU zu aktivieren und sie auf den Empfang der von dem anrufenden Benutzer geschickten Daten einzustellen. Zur gleichen Zeit informiert der Prozessor den MSS-Multiplexer des Anrufers, welche die die Nachricht empfangende AU ist, und befiehlt die Verbindung.

b) der empfangende Benutzer die Nachricht nicht empfangen kann; der Prozessor kann entweder darüber befinden, ob er dem anrufenden Benutzer eine negative Antwort gibt oder ob er die Nachricht selbst empfängt und diese auf einen seiner GroOspeicher (z. B. die Platte) aufzeichnet. Im ersten Fall schickt der Prozessor eine kurze von den Gründen des Schließens begleitete Schließnachricht auf den MSS-Multiplexer 14-23 des Benutzers; in zweiten Fall führt er die Verbindung aus.

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Nach der Verbindung werden die Daten direkt durch den MSS-Multiplexer 1*4-23 des Benutzers ohne unmittelbare Intervention des Zentralprozeseors übertragen. Am Ende der übertragenen Nachricht schickt der anrufende Benutzer ein Ende-der-Nachricht-Signal. Der MSS-Multiplexer 14-23 interpretiert die Endnachricht und überträgt einen Code des Endes des Verbindungsanschlusses . auf den Zentralprozessor 1-2. Der Zentralprozessor schickt einen Code des Endes des Verbindungsanschlusses an den empfangenden Benutzer, errechnet die Gebühr und schickt sie an den anrufenden Benutzer. Schließlich überträgt er einen Code des Endes der Verbindung auf den MSS-Multiplexer des Anrufers. Die Multiplexer der anrufenden und empfangenden Benutzer setzen den Code des Endes der Verbindung in das entsprechende telegrafische Signal um und schicken dieses an die anrufenden und empfangenden Benutzer über die betreffenden AU-Benutzerverbindungen.

SICHERHEITSKRITERIEN UND HANDHABUNG DER DIAGNOSTISCHEN

NACHRICHTEN

Das ganze Multiplexer-System ist im Hinblick auf maximale Punktionssicherheit zusammenbruchfest ausgelegt. Aus diesem Grund sind sämtliche Schaltungen doppelt vorgesehen und mit automatischen Prüfungen von regelwidrigen Situationen ausgerüstet. Das System ist so ausgelegt, daß im Falle «ines Zusammenbruchs die Reserveeinheit sofort ihren Betrieb aufnimmt und jede Unterbrechung von Funktionen (Zentralprozessor 1-2, IMA-Schnittstelle, Mikroprozessor MIPR des Multiplexers MSS 14-23, BUS-TB (α), (b) und BUS-MUX 11-12) vermieden wird. Dies wird dadurch ermöglicht, daß die Reserveeinheit in ihrem eigenen Speicher die aktualisierte Situation auffindet, da sie eich ie Augenblick des Zusammenbruchs in der aktiven Einheit befindet. Das Verdoppeln sämtlicher Schaltungen wird auf derartige Veise vorgenommen,

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- Vl -

1*0

daß jedes Element der Kette unabhängig geschaltet werden kann. Die Handhabung dieses Systems macht, soweit die Ermittlung eines Versagens der Hardware und Signale betroffen sind, eine vollständige Organisation erforderlich, so daß diese Art von Information nicht ihrerseits eine Funktionsstörung des Gesamtsystems hervorruft. Das Versagen des MSS-Multipl exers 1*4-23 kann entweder von dem zusammengebrochenen Multiplexer selbst, von einem anderen Multiplexer oder von der IMA-Schnittstelle 9-10 herrühren (beispielsweise keine Antwort im Falle von Anrufen). DaO keine Antwort gegeben wurde, wird der IMA-Schnittstelle 9-10 signalisiert, die unabhängig nachprüfen kann, daß der einbezogene MSS-Multiplexer tatsächlich einen Defekt aufweist; in diesem Fall kann sie das Schalten des Mikroprozessors MIPR 30-31 durch Befehl bewirken, wenn dies nicht bereits geschehen 1st. Wenn der Multiplexer selbst seinen eigenen Defekt findet, führt er das Schalten des Mikroprozessors aus und informiert danach die IMA-Schnittstelle 9-10 über diesen Vorgang. Es ist weiterhin die Aufgabe der IMA-Schnittstelle 9-10, eine Entscheidung darüber zu treffen, welcher der BUSSE-MUX 11-12 aktiv sein muß und befehligt den Schalter, falls einer von ihnen zusammenbricht. Die IMA-Schnittstelle 9-10 wird ihrerseits entweder durch ihre Schiedsrichterschaltung ARB 22 oder durch den Zentralprozessor 1-2 über den i/O-BUS 7-8 beaufsichtigt. Die IMA-Schnittstelle 9-10 kann auch als Richter im Falle von Konfliktentscheidungen über das Versagen eines der Zentralprozessoren 1-2 wirken. Wenn eine Funktionsschaltung innerhalb eines MSS-Multiplexers 1*4-23 oder in der IMA-Schnittstelle 9-10 stattfindet, beeinträchtigt die defekte Einheit nicht den Betrieb des Gesamtsystems, und ihre logischen Platten können zu Reparaturzwecken aus dem Behälter entnommen werden, ohne daß •Ich dies auf die aktive Einheit störend auswirkt. Wenn die reparierte Platte an ihren Platz zurückgelegt ist, führt der

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- JMT -

das erneute Laden des Programms des MIPR-Mikroprozessors 30-31 in den Speicher 51 (Fig.' k) aus. Der defekte MSS-Multiplexer 14-23 hält alle neuen Benutzeranruf· auf, bis sämtliche gerade gehandhabten Kommunikationen abgeschlossen sind; dadurch wird es dem Datenspeicher "}k oder 35» der gerade zurückgesetzt wurde, ermöglicht, sich selbst durch ein Kopieren von Daten aus dem aktiven Datenspeicher zu aktualisieren.

Das vorstehend beschriebene Mehrprozessor-Schaltzentrum der Erfindung unterliegt keinerlei Beschränkungen hinsichtlich seinen Anwendungen, sondern dient zur Vereinfachung derselben. Es versteht sich von selbst, daß einschlägig geschulte Techniker Abänderungen mit der verfügbaren Technologie vornehmen können, ohne daß die Grenzen und der Gedanke der Erfindung überschritten werden.

Patentansprüche t

Ma - 27 2kJ

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eersei te

Claims

Patentansprüche

ι Iy Automatisches Mehrprozessor-Schaltsystem für Telegrafenleitungen, welches von der Zeitmultiplex-Technik Gebrauch macht, gekennzeichnet durch

- eine Vielzahl von programmierbaren Multiplex-Untersystemen (200,300,1*00), die Jeweils mit einer Vielzahl von Fernbenutzer verbindenden Telegrafenleitungen verbunden sind;

- ein programmierbares Multiplex-System (i-IO).und

- einen Multiplex-Bus (11-12), der das System (i-10) und die Vielzahl von Untersystemen (200,300,400) seriell verbindet,

wobei die Untersysteme den Multiplex-Bus (11,12) mittels der TDM-Technik sequentiell verwenden und über denselben auf die anderen Multiplex-Untersysteme (200,300,^00) die Informationen und Kontrollzeichen der Nachrichten, die durch die Fernbenutzer ausgetauscht werden, ohne Ir.torvention des Multiplex-Systems übertragen und wobei das Multiplex-System über den Multiplex-Bus auf das Untersystem die für den Gesamtbetrieb des Mehrprozessorsystems notwendigen Befehle und Daten überträgt.

2. Mehrprozessorsystem nach Anspruch 1, dadurch gekennzeichnet , daß das programmierbare Multiplex-System ausi

- einem Paar von Digitalrechengeräten (1,3,5t7»9 und 2,4,6,8,10), die jeweils einen Miniprozessor (1,2) aufweisen;

- einem Satz von peripheren £ingabe/Ausgabe-£inheiten (5,6) und

- einem Zentralspeicher (3*4) sowie einem Schnittstellen-Prozessor (9t10)

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ORIGINAL INSPECTED

besteht, wobei der Miniprozessor das Mehrprozessorsystem initialisiert und in den Zentralspeicher (l,M, ^d«ⁿ Schnitt-■ tellenprozeeeor (9,10) und die Untersysteme (200,'300,'«00 ) die Programme und Mikroprogramme überträgt, die von einer vorbestimmten Einheit der peripheren Einheiten (5,6) gelesen werden und die für den Betrieb des Gesamtsystems notwendig sind.

3. Mehrprozeseorsystem nach Anspruch 2, dadurch gekennzeichnet , daß das programmierbare Multiplex-System aus:

- einem Eingabe/Ausgabe-Bus (7-8), der mit einem entsprechenden Verarbeitungsgerät des Paares verbunden ist und der den Miniprozessor (1,2), den Satz von peripheren Einheiten (5,6), den Zentralspeicher (3,^) und den Schmttstellenprozessor (9-10) verbindet, wodurch die Ubertr^jui-j von Informationszeichen zwischen denselben ermöglicht wird, wobei das Paar von Miniprozessoren (i,2) zu jeder gegebenen Zeit das gleiche Programm unter Verwendung des gleichen Datenvorrats verarbeitet und wobei die Schnittstellenprozessoren (9»10) zu jeder gegebenen Zeit die gleichen Informationszeichen aus dem betreffenden Miniprozessor (i,2) des Paares empfangen;

einer im Schnittetellenprozeesor (9,10) enthaltenen Einrichtung (32) zur Kontrolle der Wirksamkeit, um bei vorher ausgewählten Zeitintervallen die Wirksamkeit der Signale zu prüfen, die aus den betreffenden Miniprozessoren (i,2) über den Eingabe/Ausgabe-Bus (7,8) empfangen werden, und

einer durch die Wirksamkeitskontrolleinrichtung (32) gesteuerten Auswahleinrichtung (49), um auszuwählen, welcher Miniprozessor (1,2) des Paares zum Übertragen der Informationszeichen auf dem Multiplex-Bus (11,12 ) freigegeben wird, besteht.

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k. Mehrprozessorsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die programmierbaren Multiplex-Untersysteme ( 200, 300, **OO ) und der Schnittstellenprozessor (9»10) jeweils aus:

- einem Paar von mit hoher Geschwindigkeit arbeitenden Mikroprozessoren (3O,3i) und

- einer eine Schiedsrichterfunktion ausübenden Logik (32) bestehen, die entweder durch das Multiplex-System (ΐ-1θ) oder durch das Wirksamkeitssignal (a2,b2) gesteuert werden kann, das von dem Mikroprozessor zur wahlweisen Aktivierung des einen oder des anderen der Mikroprozessoren des Paares erzeugt wird, und daß daher das Versagen eine. der Mikroprozessoren des Paares (30,31) die eine Schitdsrichterfunktion ausübende Logik (32) konditioniert, um den verbleibenden Mikroprozessor des Paares zu aktiviert:--.

' 5. Mehrprozeseorsystern nach Anspruch 2, dadurch gekennzeichnet , daß der Schnittstellenprozessor (9t10) des Multiplex-Systems (I-IO) und die Multiplex-Untersysteme (200,300,Ίθθ) Jeweils ausι

- einer betreffenden Schnitteteilenlogik (50) des Multiplex-Busses (11,12)

bestehen, wobei der Multiplex-Bus ein Paar von identischen physischen Bussen (11 und 12) umfaßt und wobei die Schnittstellenlogik (50) durch die betreffenden Multiplex-Untersysteme oder durch den Schnittstellen-Prozessor (9t10) gesteuert werden kann, um wahlweise den einen oder den anderen physischen Bus des Multiplex-Busses (11,12) zu aktivieren« wodurch das Versagen eines der beiden physischen Busse die Schnittstellenlogik des Multiplex-Busses konditioniert, um den verbleibenden physischen Bus des Paares zu aktivieren.

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6. Mehrprozessorsystem nach Anspruch k, dadurch gekennzeichnet , daß jedes der programmierbaren Multiplex-Untersysteme (200,300,400) aus:

- einer Vielzahl von Gruppensteuergeräten (TB), die Jeweils eine Gruppe der Vielzahl von Telegrafenleitungen steuern, besteht, wobei die Gruppensteuergeräte untereinander seriell verbunden und an das Paar von Mikroprozessoren über ein Paar von Gruppenbussen (140,150»230) angeschlossen sind, um die Befehls- und Inforraationszeichen unter den Gruppensteuergeräten (TB) zu übertragen, und wobei die programmierbaren Multiplex-Untersysteme weiterhin aus: einer Gruppen-Schnittstellenlogik (49) besteht, um wahlweise einen ersten (BUS TB(a)) oder zweiten Bus (BUS TB(b)) des Paares von Gruppenbussen freizugeben, wodurch das Versagen eines der beiden Busse des Paares von Gruppcnbussen die Gruppen-Schnittstellenlogik dazu zwingt, Uta. verbleibenden funktionierenden Gruppenbus freizugeben.

7. Mehrprozessorsyetem für die automatische Schaltung von Telegrafenleitungen mittels der Zeitmultiplex-Technik (TDM), gekennzeichnet durch

- eine Vielzahl von Telegrafenleitungen, die in Gruppen unterteilt sind und Fernbenutzer verbinden, wobei Jede Leitungsgruppe an ihr eigenes Gruppensteuergerät (TB) angeschlossen ist, um mehrere telegrafische Arbeitsfrequenzen der Telegrafenleitungen zu erzeugen, und wobei jedes Gruppeneteuergerät (TB) an seinen eigenen Multiplex-Prozessor (MSS 14,15,23) angeschlossen ist, um mittels des TDM die Signalkommutation auf einer Vielzahl von Gruppenbuesen (140,150,230) zu steuern, die die Gruppen-Steuergeräte (TB) untereinander und mit dem Multiplex-Prozessor (MSS) verbinden;

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- einen Multiplex-Bus (11,12), der die Multiplex-Prozessoren (14,19,23) untereinander und mit einem Schnittstellenprozessor (9»10) verbindet, der zur Handhabung der Signalkommutation zwischen den Multiplex-Prozessoren mittels des TDM bestimmt ist;

- einen Zentralprozessor (1,2), der die anfänglichen, abschließenden und speziellen Operationen bezüglich der Kommunikation zwischen zwei Benutzern der Telegrafenleitungen und den Gesamtbetrieb des Systems handhabt und der über einen Eingabe/Ausgabe-Bus an den Schnittstellenprozessor (9.10) angeschlossen ist, wobei der Schnittstellenprozessor sequentiell die Steuerung des Multiplex-Busses (7*8) auf jeden der Multiplex-Prozessoren (1*4,15,23) und auf den Zentralprozessor (1,2) überträgt, wodurch die Übertragung von Nachrichten zwischen den Benutzern der Leitungen über das Multiplex-Steuergerät mittels der TDM-Technik und ohne Intervention des Zeatralprozessors gestattet wird.

8. Mehrprozessorsystem nach Anspruch 7» dadurch gekennzeichnet , daß die Multiplex-Prozessoren (14,15,23) und die Schnittstellenprozessoren (9,1O) bestehen aust

- einem Paar von gleichen Mikroprozessoren (30,30» die Instruktionen mit hoher Geschwindigkeit ausführen können und von denen jeder einen Programmspeicher (3^,35) aufweist, wobei der Zentralprozessor (i,2) während der Initialisierungsphase in die Programmspeicher (3^,35) der Multiplex-Prozessorent

- eine erste Gruppe von Programmen lädt, die einen ersten die Arbeit der Multiplex-Prozeesoren bestimmenden Satz von Punktionen definiert, und wobei der Zentralprozessor

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- ο —

in die Programmspeicher des Schnittstellenprozessors (9,10) einen zweiten Programmvorrat lädt, dor eine zweite die Arbeit des Schnittstellenprozessors bestimmende Gruppe von Funktionen definiert.

9. Mehrprozeseorsystem nach Anspruch 8, dadurch gekennzeichnet , daß die Multiplex-Prozessoren (14,15,23) und der Schnittstellenprozessor (9_f10) weiterhin aus:

- einer gemeinsamen eine Schiedsrichterfunktion ausübenden Logik (32) bestehen, wobei die Gruppe von Mikroprozessoren mit Wirksamkeitseinrichtungen (53|5^»59) zum periodischen Schicken von Wirksamkeitssignalen (a2,b2) auf die gemeinsame Logik ausgerüstet ist und wobei die gemeinsame Logik durch diese Wirksamkeit»signale zum Zwecke der wahlveiser Erzeugungt

- eines ersten Signals (al), das einen ersten Mikroprozessor (30) des Paares von Mikroprozessoren aktiviert, und

- eines zweiten Signale (bi) gesteuert wird, das einen zweiten Mikroprozessor (31) des Paares aktiviert.

10. Mehrprozessoreyetem nach Anspruch 9. dadurch gekennzeichnet , daß das Paar von Mikroprozessoren (30,31) des Multiplex-Prozessors und des Schnittstellenprozessors für jeden Mikroprozessor!

- einen Datenspeicher (3^t35) aufweist, wobei diese Datenspeicher gleichzeitig während des Einschreibens durch den ersten oder den zweiten Mikroprozessor des Paares aktiviert werden können und wobei die gemeinsame eine Schiederichterfunktion ausübende Logik (32) wahlweise den ersten und den zweiten Mikroprozessor (30,31) freigibt,

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um in dem Speicher mittels des ersten Signals (al) oder des zweiten Signals (b1) zu schreiben, die von der gemeinsamen eine Schiedsrichterfunktion ausübenden Logik erzeugt werden.

11. Mehrprozessorsystem nach Anspruch 9, dadurch gekennzeichnet , daß der Multiplex-Prozessor und der Schnittstellenprozessor Jeweils aus:

- zwei Stromversorgungseinheiten (3b) zum Versorgen des ersten (30) bzw. des zweiten Mikroprozessors (3i) des Paares mit Strom bestehen, wobei die gemeinsame eine Schiedsrichterfunktion ausübende Logik (32) von dem logischen ODER (3&) der Stromversorgungseinheiten gespeist wird und wobei die gemeinsame Logik (32) durch die Wirksamkeitssignale (a2,:^) gesteuert wird, um den Betrieb des der nicht funktionierenden Stromversorgungseinheit zugeordneten Mikroprozessors zu blockieren, wodurch das Versagen einer der Stromversorgung-Feinheiten weder den Betrieb der gemeinsamen Logik (12) nor) den der MuItiplex-Prozessoren und des Schnittstellenprozessors stoppt.

12. Mehrprozessorsystem nach Anspruch 9» dadurch gekennzeichnet , daß die Wirksamkeitseinrichtungen (53,5^,59) ausx

- Paritätskontrolleinrichtungen (59) bestehen, um in Jedem Moment nachzuprüfen, ob die aus von den logischen Schaltungen des Mikroprozessors verarbeiteten Instruktionen, Daten und Adressen bestehende Information Paritätsfehler aufweist, und um das Wirksamkeitssignal (a2,b2) zu erzeugen, das anzeigt, daß kein Paritätsfehler ermittelt worden ist.

13. Mehrprozessorsystem nach Anspruch 8, dadurch gekennzeichnet , daß der Mikroprozessor au·:

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- einem Programmspeicher (51,61) besteht, der einen ersten Festspeicher (61) und einen zweiten Lese- und Schreibspeicher (51) einschließt, wobei der Festspeicher (ROM) ein vorher aufgezeichnetes Programm enthält, das bei der Systeminitialisierung automatisch gestartet werden kann, um dem Mikroprozessor (30,31) zu befehlen, in den Speicher (51,61) die Arbeitsprogramme zu laden, die vom Zentralprozeasor auf den MuItiplex-Prozessor und den Schnittstellenprozessor geschickt werden.

14. Verfahren zum Auswählen eines der MuItiplex-Untersysteme durch den Schnittstellenprozessor bei einem Mehrprozessorsystem zum automatischen Schalten von Telegrafenleitungen mittels der Zeitmultiplex-Technik (TDM), das aus

einer Vielzahl von programmierbaren Multiplex-Untersystemen, von denen jedes über Telegrafenleitungen mit einer Vielzahl von Fernbenutzern verbunden ist;

einem programmierbaren Multiplex-Syuteni;

einem Schnittstellenprozessor, der mit dem Multiplex-System verbunden ist, und

einem Multiplex-Bus besteht, der die Untersysteme mit dem Schnittstellenprozessor seriell verbindet,

gekennzeichnet durch die Schritte des:

- Erzeugens einer ersten Adresse, die ein erstes Untersystem der Vielzahl darstellt, und eines ersten Freigabe-Anforderungesignale im Schnittstellenprozessor (9,10);

übertragene der ersten Adresse und des ersten Anforderungseignale (REQABIL) auf dem Multiplex-Bus;

Empfangene der ersten Adresse und des ersten Anforderungssignale im «raten Untersyetem;

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- Erzeugens eines ersten Empfangsbestätigungssignals (ACKBIL) im ersten Untersystem;

- Übertragens des Empfangsbestätigungssignals auf dem Multiplex-Bus;

- Aufnehmens des ersten Empfangsbestätigungssignals im Schnittstellenprozessor;

- Rücksetzens des ereten Anforderungssignale im Schnittstellenprozessor und

- Ermitteine dee ereten Rückeetz-Anforderungssignals im ersten Untersyetem.

15. Verfahren nach Anspruch Ik zum Auswählen eines zweiten Untersystems durch das erate Untersystem, gekennzeichnet durch die Schritte dest

- Erzeugens einer zweiten Adresse, die ein zweites Untersystem der Vielzahl darstellt, und einee zweiten Anforderungssignals (REQUEST) im ereten Untersystem;

- Übertragens der zweiten Adresse und des zweiten Anforderungssignals auf dem Multiplex-Bus;

- Empfangene der zweiten Adresse und des zweiten Anforderungssignale im zweiten Untereystem;

- Erzeugene einee zweiten Empfangebeetätigungeeignale (ACKDEST) im zweiten Untereyetem;

- Übertragens des Empfangsbestätigungssignals auf dem Multi» plex-Bue und

- Aufnehmene dee zweiten Empfangebeetätigungesignals im ereten Untereyetem.

16. Verfahren nach Ansprüchen Ik und 15 zum Übertragen eines geordneten Informationszeichenvorrats auf dem Multiplex-Bue aus dem ereten Untereyetem auf das zweit· Untersyetem,

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gekennzeichnet durch die Schritte dot:

- Erzeugene eines Informationszeichens und eines Zeichen-Bereit-Signals (DP) im ersten Untersystem;

- Übertragene des Zeichens und des Zeichen-Bereit-Signals auf dem Multiplex-Bus;

- Empfangene des Zeichens und des Zeichen-Bereit-Signals im zweiten Untersystem;

- Erzeugens eines Zeichenempfangs-Bestätigungssignals(DR) im zweiten Untersystem;

- Übertragene des Zeichenempfangs-Bestätigungssignals auf dem Multiplex-Bus;

- Rücksetzens des Zeichen-Bereit-Signals im ersten Untersystem;

- Ermitteln des Zeichen-Bereit-Rücksetzsignals im zweiten Untersystem;

- Rücksetzen des Zeichenempfangs-Bestätigungssignals im zweiten Untersystem und

- übertragene der übrigen Zeichen des Vorrats auf das zweite Untersystem, wobei die obigen Schritte sequentiell wiederholt werden.

17* Verfahren nach Ansprüchen 1^ und 16 zum Rücksetzen des Anforderungssignals (REQUEST) und des Empfangsbestätigungssignale (ACKDEST) im ersten und zweiten Untersystem, gekennzeichnet durch die Schritte des:

Ermitteine des letzten vom zweiten Untersystem zurückgesetzten Zeichenempfangs-Bestätigungssignals (DR) im ersten Untersystem;

Rücksetzens des zweiten Anforderungssignals im ersten Unter-■ystem;

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- Ermittelns des zweiten RUcksetzanforderungssignals (REQUEST) im zweiten Untersysten und

- Rücksetzens des zweiten Bestätigungssignals (ACKDEST) im zweiten Untersystem.

18. Verfahren nach Ansprüchen 1*4 bis 17 zum Erzeugen eines neuen Anforderungssignals im Schnittstellenprozessor, das auf ein Multiplex-Untersystem der Vielzahl gerichtet ist, gekennzeichnet durch die Schritte des:

- Ermitteins des zweiten Bestätlgungssignals (ACKDEST), das

im zweiten Untersystem zurückgesetzt wurde, im ersten Untersystem;

- Rücksetzens des ersten Bestätigungssignals (ACKBIL) im ersten Untersystem;

- Ermitteins des ersten Bestätigungssignals im Schnittstellenprozessor und

- Erzeugene des Anforderungseignais (REQABIL) und der eines der MuItiplex-Untersysteme der Vielzahl darstellenden Adresse im Schnittstellenprozessor.

19. Verfahren zum Aufzeichnen einer Vielzahl von durch eine Vielzahl von separaten Quellen geschickten Zeichenvorräten in Reihenfolge in einen Speicher, gekennzeichnet durch die Schritte des»

Aufzeichnens einer Vielzahl von sich auf die Vielzahl der Quellen beziehenden und den Zeichenvorräten zugeordneten Adressen (AUI-AUN) in aufeinanderfolgenden Plätzen eines vorbestimmten Bereichs des Speichere in Reihenfolge;

AufZeichnens eines das Ende der Adressen anzeigenden Codes (END CODE) in einem Platz unmittelbar auf die Adressen folgend;

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- Übertragens der ersten (Aul) der Adressen in einen ersten Platz auf den Code folgend;

- Aufzeichnens des ersten Zeichens (a) des ersten Vorrats in dem zweiten Platz auf den Code folgend;

- abwechselnden Wiederholens der Übertragung <ior Adresse (AU2-N) und des Zeichens in dem Platz, der auf den letzten belegten Platz folgt, bis keine aufgezeichneten Adressen mehr vorhanden sind;

- Aufzeichnens des Endcodes in einem Platz unmittelbar auf das letzte Zeichen folgend;

- sequentiellen Wiederholens der Übertragung einer Adresse und des aufgezeichneten Zeichens von der Adresse auf die nachfolgende Adresse und des nachfolgenden Zeichens des von einer Quelle der Vielzahl geschickten Vorrats in die auf den Code folgenden Plätze, bis die Vielzahl von Vorräten aufgebraucht ist.

20. Verfahren zum Aufzeichnen einer Vielzahl von Zeichenvorräten in einem Speicher und zum sequentiellen Übertragen derselben aus dem Speicher auf eine Vielzahl von separaten Benutzern, gekennzeichnet durch die Schritte des:

- Aufzeichnens der Zeichenvorräte in aufeinanderfolgenden Plätzen, denen die Adresse des Benutzers jedes Vorrats der Vielzahl von Vorräten vorangestellt ist;

- Aufzeichnene eines Endcodes in dem auf das letzte Zeichen dee letzten Vorrats folgenden Platz;

- Übertragens der ersten der Adressen in dem auf den Code folgenden ersten Platz;

- Übertragene de« ersten Zeichens des ersten Vorrats auf den ersten der ersten Adresse zugeordneten Benutzer;

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Übertragens der übrigen Zeichen des ersten Vorrats in die auf die erste übertragene Adresse folgenden Plätze;

sequentiellen Übertragens der Adresse in den nachfolgenden Platz, des ersten Zeichens auf den der Adresse zugeordneten Benutzer und der übrigen Zeichen in die auf die Adresse folgenden Plätze für jeden Vorrat;

AufZeichnens des Endcodes in dem Platz, der auf den vom letzten Zeichen des letzten Vorrats belegten Platz folgt und

Viederholens der Übertragungen der Adressen der Zeichen und AufZeichnens der Endcodes, bis stimtliehe Zeichen der Vorräte aufgebraucht sind.

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