DE2601702A1 - Verbindungs- und ueberwachungssystem fuer fernmeldevermittlungsstelle - Google Patents

Description

^FO9776D 19. Jan. 1376

2S01702

Dipl..-ing. Jürgen WEINMILLER

PATENT ASSESSOR

SOSPS GmbH

8OÜÜ München 80 Zeppelinstr. 63

COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS

CIT-ALCATEL
12, rue de la Baume, 75008 PARIS, Frankreich

- und Überwachungssystem für fernmeldevermittlungsstelle

Zusatz zum Patent 2 502 516

Das Hauptpatent bezieht sich auf ein Verbindungs- und Überwachungssystem für eine Fernmeldevermittlungsstelle, insbesondere für eine solche Vermittlungsstelle, die Verbindungen durch integrale gekoppelte Auswahl aufbaut, wobei drei Verbindungsbereiche vorgesehen sind, von denen - ein Bereich eine Durchhaltungskette enthält, die aus dem Verbindungsnetz der Vermittlungsstelle und seinen Endeinrichtungen, zu denen Ortsleitungseinrichtungen und Amtsverbindungseinrichtungen, Detektor-Sender für Ortsnetz-Informationen und Detektor-Sender für Fernnetz-Informationen gehören, gebildet, wird, ferner

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- ein Bereich mehrere Kleinrechner oder frontale Miniprozessoren gleichen Aufbaus (Hardware) jedoch unterschiedlicher und nicht redundanter Funktionen (Software) enthält, die in η Ränge unterteilt sind, wobei die frontalen Miniprozessoren autonom programmiert sind und jeder frontale Miniprozessor ein ihm eigenes Programm enthält, mit dem er autonom einfache und komplexe, einmalige oder sich wiederholende Arbeitsgänge durchführen kann, wobei ein Ersatzminiprozessor im Störungsfall einen beliebigen dieser frontalen Miniprozessoren ersetzt und automatisch das Programm des ausgefallenen frontalen Miniprozessors übernimmt, und wobei die frontalen Minprozessoren an dem Verbindungsnetz zugeordnete Organe angeschlossen sind, die mit in diesem Netz angeordneten Punkten derart verbunden sind, daß die Miniprozessoren bei der Überwachung und der Steuerung des Verbindungsnetzes mitwirken, und schließlich

- ein Bereich eine Zentraleinheit aufweist, die einen zentralen Prozessor und einen Wartungsprozessor umfaßt, welche mit den frontalen Miniprozessoren in Verbindung stehen, wobei der zentrale Prozessor ein Programm enthält, das in asynchroner Weise die einzelnen frontalen Miniprozessoren in Betrieb setzt.

Gegenstand der vorliegenden Zusatzerfindung sind die Austauschorgane für die Informationen zwischen einem Prozessor der Zentraleinheit und sämtlichen frontalen Prozessoren.

Di« Erfindung bezieht sich insbesondere auf den Aufbau der Prontaldialogkoppler , die jeweils eine ihnen eigene, sehr weit entwickelte und unabhängige Logik enthalten, mit der Informationsaustausch durch direkten Speicherzugang im Zentralprozessor

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und durch Wort-für-Wort-Programmierung in den Frontalprozessoren möglich wird.

Die Merkmale der Zusatzerfindung sind in Anspruch 1 gekennzeichnet. Merkmale einer bervorzugten Ausfuhrungsform sind in den Unteransprüchen gekennzeichnet.

Die Kennzeichen des Dialogsystems gemäß der Erfindung werden anhand der nachfolgenden Beschreibung und Funktionsdarstellung einer Ausführungsform der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.

Fig. 1 zeigt eine allgemeine schematische Darstellung der Erfindung, d.h. der Verbindungen zwischen den Kopplern der frontalen Miniprozessoren und dem Koppler des Zentralprozessors einerseits sowie zwischen den Kopplern der Frontalprozessoren und dem Koppler des Wartungsprozessors andererseits.

Fig. 2 ist ein logisches Schaltbild des Frontaldialogkopplers gemäß Fig. 1.

Fig. 3 zeigt den Zentraldialogkoppler in seiner Umgebung und einen Frontaldxalogkoppler gemäß Fig.l.

Die Fig. 4, 5 und 6 stellen das logische Schaltbild des Zentraldialogkopplers gemäß Fig. 1 dar.

Gemäß Fig. 1 weisen ein Zentralprozessor PC und ein Wartungsprozessor PM jeweils einen Zentraldialogkoppler CCD auf. Jeder Zentraldialogkoppler CCD steuert eine Sammelschiene bs, d.h., der Koppler CCDl des Zentralprozessors PC steuert die Sammelschiene bsi, während der Koppler CCD2 des Wartungsprozessors PM die Sammelschiene bs2 steuert. Jede Sammelschiene eines Kopplers ist am Ausgang zweifach in identischer Weise ausgeführt, d.h. die Ausgänge bsla, bslb für die Sammelschiene bsi und bs2a, bs2b für

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die Sammelschiene bs2, wodurch der Zentraldialogkoppler CCD an einen der beiden Frontaldialogkoppler CFD der frontalen Miniprozessoren MPF angeschlossen wird. Jede doppelt ausgeführte Sammelschiene ist mit η Reihen von frontalen Miniprozessoren MPFl bis MPF4 verbunden.

So ist z.B. Sammelschiene bsla des Zentraldialogkopplers CCDl über Anschlüsse Yla und Xl mit den frontalen Dialogkopplern CFDl der frontalen Miniprozessoren MPFlA bis MPF4A, MPFlB bis MPF4B, ... MPFlD bis MPF4D verbunden, d.h. mit 16 frontalen Miniprozessoren FOO bis F15, die auf vier Ränge mit vier frontalen Miniprozessoren MPFl bis MPF4 verteilt sind, so wie es im Hauptpatent dargestellt ist.

Analog ist die Sammelschiene bslb über Anschlüsse YIb und Xl mit den Frontdialogkopplern CFDl der frontalen Miniprozessoren MPFlE bis MPF4H verbunden, d.h. mit einer zweiten Gruppe von 16 frontalen Miniprozessoren F16 bis F31, die auf vier Ränge mit jeweils vier Miniprozessoren verteilt sind.

Die Verbindung des Wartungsprozessors PM mit den 32 frontalen Miniprozessoren MPFlA bis MPF4H wird auf dieselbe Weise mit Hilfe der Sammelschienen bs2a und bs2b hergestellt, die über Anschlüsse Y2a-X2 und Y2b-X2 den Zentraldialogkoppler CCD2 mit den frontalen Dialogkopplern CFD2 der frontalen Miniprozessoren verbinden.

Die frontalen Dialogkoppler CFDl und CFD2 jedes frontalen Miniprozessors wie beispielsweise MPFlA besitzen eine gemeinsame Sammelschiene bmf, über die die Koppler mit dem Speicher des Miniprozessors in Verbindung stehen. Der zentrale Prozessor PC besitzt zwei getrennte Sammelschienen, von denen eine, bpc, den zentralen

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Koppler CCDl indirekt mit dem Zentralspeicher des Prozessors und die andere, bmc, direkt den Koppler mit dem Zentralspeicher des Prozessors (hier nicht dargestellt) verbindet. Ebenso besitzt der Wartungsprozessor PM einerseits eine Sammelschiene bpm, die den zentralen Koppler CCD2 mit dem Speicher des Prozessors verbindet, sowie andererseits eine Sammelschiene bmm, die den Koppler mit dem Wartungsspeicher (hier nicht dargestellt) des Prozessors verbindet.

Zwischen den Sammelschienen bsla, bslb einerseits, über die der Informationsaustausch zwischen dem zentralen Prozessor PC und sämtlichen Frontalprozessoren abläuft, und den Sammelschienen bs2a, bs2b andererseits, die für den Informationsaustausch zwischen dem Wartungsprozessor PM und den Frontalprozessoren sorgen, besteht vollkommene Unabhängigkeit.

Jede Sammelschiene "a" und "b" besteht aus zwanzig Drähtepaaren, deren Zustände durch den Zentraldxalogkoppler überwacht werden. Die Verbindungen werden gemäß drei verschiedenen Arten je nach der Richtung der auf ihnen laufenden Signale verdrahtet :

- Richtung Zentralprozessor zu den Frontalprozessoren

- Richtung Frontalprozessoren zum Zentralprozessor

- bidirektionale Verbindungen.

Jede Sammelleitung besteht aus einem Drähtepaar, das von Schaltschrank zu Schaltschrank läuft und von dem soviel Abzweige abgehen, wie Frontalprozessoren vorhanden sind.

Die Verbindung jedes Zentraldialogkopplers mit der Sammelschiene erfolgt über eine Batterie bc von Relaiskontakten (hier nicht dargestellt), die im normalen Betrieb sämtlich geschlossen sind. Die Steuerung und Kontrolle des Zustande dieser Relais wird

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ausgehend von den Prozessoren PC, PM der Zentraleinheit erreicht, so daß für den Fall, daß ein Frontalprozessor gestört ist, dieser vollständig vom System getrennt werden kann.

Nachfolgend wird das dem Dialogsystem zugrundeliegende allgemeine Prinzip dargelegt.

Der Dialog zwischen dem Zentralprozessor (bzw. dem Wartungsprozessor) und den frontalen Miniprozessoren erfolgt durch den Austausch von Nachrichten, die maximal aus 16 Wörtern zu 16 Bits bestehen.

In einem frontalen Miniprozessor wird eine Nachricht entwerder in einem FIFO-Speicher eingespeichert oder mit Hilfe von logischen Schaltkreisen des Frontaldxalogkopplers dem FIFO-Speicher entnommen. Durch sein Programm berücksichtigt der Miniprozessor die Anzahl der die Nachricht zusammensetzenden Wörter, um Wort für Wort lediglich die notwendigen Wörter anzunehmen bzw. auszugeben .

Eine von einem Frontalprozessor zum Zentralprozessor laufende Nachricht enthält zu Beginn eine Abgabeadresse (erstes Wort) mit nachfolgend mehreren Kennzeichen (zweites Wort), wie beispielsweise die Anzahl der Wörter der Informationen, der Nummer des sendenden Frontalprozessors, die Art der Nachricht und schließlich die Informationen der Nachricht (maximal 14 Wörter).

In einem Prozessor (PC oder PM) der Zentraleinheit wird die von einem Frontalprozessor kommende Nachricht durch die Logikschaltkreise des Zentraldialogkopplers CCD analysiert, der die Abgabeadresse für die Nachricht in eine umlaufende Eingangsliste einträgt und die Informationen der Nachricht in den Hauptspeicher (Zentralspeicher oder Wartungsspeicher) in Abhängigkeit von der • Abgabeadresse überträgt.

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Die Nachricht des Zentralprozessors an einen Frontalprozessor enthält keine Abgabeadresse. Das erste Wort der Nachricht gibt die Anzahl der Informationsworte, die Nummer des als Empfänger vorgesehenen Frontalprozessors und die Art der Nachricht an. Die Informationen der Nachricht können maximal 15 Wörter umfassen.

Nachfolgend wird gemäß Fig. 2 der Aufbau des logischen Schaltbilds des Frontaldialogkopplers beschrieben.

Der Frontaldialogkoppler ist mit der Sammelschiene des Zentraldialogkopplers über Verbindungen bsl-X verbunden, d.h., wenn es sich beispielsweise um den Frontaldialogkoppler CFDl (Fig. 1) handelt, mit den Klemmen Xl der Sammelschiene bsla(Fig. 2),

Die Verbindungen der Sammelschiene sind auf eine Freigabelogik LVS eines Speichers SLO und auf eine Kanalstellerlogik LPV verteilt.

Die Logik LVS enthält außer einem Dekodierer DNF für die Nummer'des Frontalprozessors eine Kippschaltung, die das Erkennen der Nummer des dem Koppler zugeordneten Frontalprozessors durch den Dekodierer speichert. Verbindungen el, c2 zur Steuerung der Freigabe (VAL) und der Annahme (STR) sind mit den Eingängen der Logik LVS verbunden, von der ein Ausgang SV mit einer Logikschaltung LES für die Zustände des Speichers sowie mit der Logik LPV verbunden ist. Letzere empfängt außerdem eine von der Sammelschiene kommende Verbindung c3 zur Steuerung des Lesens (LEC), eine Abzweigung von der Verbindung el und einen Ausgang PV der Logik LVS.

Eine Antwortverbindung c4REP der Logik LPV führt einseitig gerichtet vom Frontalkoppler zum Zentralkoppler. Bidirektionale Kanäle pO bis pl5 der Sammelschiene durchlaufen die Kanal-

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stellerlogik LPV und werden auf die im Fronta!koppler enthaltenen logischen Organe verteilt. So sind die Kanäle pO bis p3 an den Decodierer DNP für die Nummer des Frontalprozessors und die Kanäle p4 bis p6 an die Logik LES für die Zustände des Speichers SLO angeschlossen. Die Kanäle p4 bis p6 liefern Befehle COC, d.h. Besetztanforderungen für das Einschreiben in den Speicher bzw. CFE, d.h. Ende des Einschreibens durch den Zentralprozessor, bzw. CFL, d.h. Ende des Auslesens durch den Zentralprozessor; diese Befehle werden vom Zentraldxalogkoppler übertragen und auf einen Kippstufenblock BCE geleitet, der in Abhängigkeit von den dem Frontalprozessor bzw. Zentralprozessor empfangenen Befehlen die Zustandsänderungen des Speichers überwacht.Der Kippstufenblock besteht aus fünf Kippstufen, von denen jede einem der möglichen Zustände des Speichers entspricht, so daß immer nur eine einzige Kippstufe den jeweiligen Zustand des Speichers bezeichnet. Diese Kippstufen liefern je nach vorliegendem Fall eine Angabe FLE = Auslesen des Speichers in Wartestellung oder gerade in der Durchführung durch den Frontalprozessor, SIL = Speicher frei, CLE = Auslesen des Speichers in Wartestellung oder gerade in der Durchführung durch den Zentralprozessor, CEC = Aufladen des Speichers durch den Zentralprozessor und schließlich FEC = FIFO-Speicher durch Einschreiben durch den Frontalprozessor besetzt. Die vorstehenden Angaben werden entsprechend auf Eingangskanäle dl4, dO8, dO9, dlO bzw. dl2 eines Multiplexers MSF für die Ausgabe der Informationen zum Frontalprozessor geleitet. Der Kippstufenblock BCE liefert außerdem die Angabe CLE über einen Kanal p8 oder die Angabe CEC über einen Kanal p9; diese Angaben werden über einen Multiplexer MSC für die Ausgabe der Informationen zum Zentralprozessor und über die Kanalstellerlogik LPV

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zum Zentralkoppler zurückgesandt. Während des Freigabebefehls VAL ist der Multiplexer MSC aktiv.

Die saitunelschienenseitig auf den Kanälen pO bis pl5 vorhandenen Eingangsinformationen werden durch die Logik LPV auf die Eingänge A eines dem FIFO-Speicher SLO zugeordneten Multiplexer MES geleitet, der durch den Befehl CEC freigegeben wird, der bedeutet, daß der Speicher durch den Zentralprozessor zum Einschreiben belegt ist. Das Aufladen CSC des Speichers durch den Zentralprozessor erfolgt durch die konjugierte Wirkung der Angaben, CEC, SV und der Befehle LEC, VAL und STR, die auf eine Einschreiblogik LOE angewandt werden, deren Ausgang mit dem Schreibeingang EC des Speichers SLO verbunden ist. Die in der Logik LPV ankommende Angabe CEC gibt dem Zentralprozessor eine Schreibantwort, die auf dem Draht REP geliefert wird.

Der Frontaldialogkoppler ist mit dem Frontalminiprozessor über Verbindungen bmf-Z verbunden, d.h. beispielsweise beim dem Prozessor PC zugeordneten Frontalkoppler CFDl (Fig. 1) mit den Klemmen Za der Sammelschiene bmf. Diese Verbindungen umfassen einerseits Steuerdrähte fl bis fll, die einseitig gerichtete Befehle oder Zustände in der einen oder anderen Richtung übertragen, und andererseits bidirektionale Kanäle dO bis dl5, die die Nachrichten übertragen. Der Anschluß der Sammelschiene bmf an die Logikkreise des Frontalkopplers geschieht über einen Adapter ADF, der aus bekannten Adaptationsschaltkreisen besteht, diemit der Bauart des verwendeten Frontalrainiprozessors übereinstimmen.

Die Kanäle dO bis dl5 sind über den Adapter ADF an die Eingänge B des Eingangsmutliplexers MES angeschlossen, der durch

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den Zustand FEC des Speichers aktiviert wird. Ein Teil dieser Kanäle dO bis dO8 steht mit einem Dekodierer (DNC) für die Nummer des Kopplers und ferner mit dem Multiplexer MSF in Verbindung, um die Nummer des Frontaldialogkopplers an den Frontalminijirozessor zu übertragen.

Der Dekodierer DNC ist durch eine Verbindung CD der Bedeutung "Koppler·dekodiert" mit einer Freigabelogik LVC des Kopplers verbunden, die an einem gemeinsamen Ausgang eine Verbindung HW, die über den Adapter ADF mit dem Draht f7 der Sammelschiene bmf des Frontalprozessors verbunden ist, sowie eine Verbindung CV aufweist, die zur Speicherzustandslogikschaltung LES führt. Die Logik LVC weist weiterhin einen Ausgang SYN und einen Eingang ADRS auf, die über den Adapter ADF an die Drähte f5 und f6 angeschlossen sind. Ein durch HW gelieferter Befehl bedeutet für den Frontalprozessor, daß die Nummer des Kopplers ihm in Form eines Halbworts (Kanäle d8 bis dl5) angeliefert wird. Das Abfragen des Frontalprozessors nach der Nummer des Kopplers wird auf dem Eingang ADRS empfangen, und der Koppler antwortet auf dem Ausgang SYN, daß er diese Frage richtig erhalten hat.

Vom Frontalprozessor stammende Instruktionen können durch den Kippstufenblock BCE gespeichert werden. Es handelt sich dabei um die folgenden Instruktionen :

- FOC : "Besetztaufforderung für das Einschreiben in den FIFO-Speicher"

- FFE t "Ende des Besetztzustands für das Einschreiben"

- FFL : "Ende des Lesevorgangs".

Diese Instruktionen werden in Form eines Zustandsbits auf einem der Kanäle dlOl, dlll bzw. dl21 empfangen. Sie werden

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durch den Kippstufenblock BCE durch Beaufschlagen der Logik LES mit dem von der Logik LVC kommenden Befehl CV und mit einem vom Prontalprozessor über die Verbindung fl kommenden Befehl CMD eingespeichert.

Umgekehrt kann eine der nachfolgenden Instruktionen über den Zustand des Speichers durch die Logik BCE an den Frontalprozessor geliefert werden :

- FLE : "Auslesen des Speichers in Wartestellung oder gerade in Durchführung durch den Frontalprozessor"(Zustand 1 auf einem Kanal dl4X

- SIL ; "Speicher frei" (Kanal dO8)

- CLE : "Auslesen des Speichers in Wartestellung oder gerade in Durchführung durch den Zentralprozessor"(Kanal dO9).

Da die Verbindung dl4 über eine Unterbrecherlogik LI führt, kann zum Frontalkoppler hin eine Unterbrechung eingeführt werden, wenn der Speicher den Zustand FLE einnimmt. Da die Verbindungen p6 und dO8 an die Unterbrecherlogik angeschlossen sind, kann das gemeinsame Auftreten des Befehls CFL, d.h. Ende des Auslesens durch den Zentralprozessor, und des Zustands SIL, d.h. Speicher frei, auch ermöglichen, eine Unterbrechung zum Frontalprozessor hin herzustellen, bevor dieser eine Besetztanforderung FOC zum Einschreiben in den Speicher stellt. Die Logik LI liefert auf der Verbindung f2 des Frontalprozessors einen Befehl ATN, um diesem einen Unterbrechungsbefehl zu erteilen, d.h., zu bewirken, daß der Frontalprozessor momentan jegäiiche Verkehrsabwicklung unterbrechen muß, um sich dem Auslesen des Speichers des Unterbrecherkopplers zu widmen.

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Der Frontalprozessor antwortet, indem er zur Logik LI ein Empfangsbestätigungssignal RAC über den Draht f3 sendet. Die Unterbrecher logik LI xsfeist dann auf ihrem Ausgang VD, der mit dem Dekodierer DNC verbunden ist, einen Befehl auf, der den Dekodierer freigibt, der daraufhin die Nummer des Kopplers über die Kanäle dO8 bis dl5 und mit Hilfe des Multiplexers MSP zum Prontalprozessor überträgt.

Da die Sammelschiene bmf an zwei Prontaldialogkoppler CFDl und CFD2, Fig. 1, gekopplet ist, überträgt derjenige der beiden Koppler, der als Unterbrecher wirkt, kein Signal TACK zum anderen Koppler und bewahrt für ihn das Signal RAC·

Gegebenefalls kann der Frontalprozessor die Unterbrechung verdecken, indem er über einen Kanal dO81 einen Zustandsbefehl 1 auf einen Eingang der Unterbrecherlogik leitet. Anschließend kann er das Verdecken der Unterbrechung durch einen Zustandsbefehl 1 wieder unterdrücken, der«der genannten Logik über einen Kanal dO91 zugeführt wird.

Will der Frontalprozessor den Zustand des Speichers kenne, so liefert er eine Zustandsleseanforderung SR auf einem Draht flO und dem Eingang A des Multiplexers MSF, der die von den Zustandsüberwachungskippstufen BCE kommenden Daten auswählt. Will der Frontalprozessor den Inhalt des Speichers wissen, so liefert er auf dem Draht fll und dem Eingang B des Multiplexers MSF eine Datenleseanforderung DR; der Multiplexer MSF wählt die am Ausgang des Speichers SLO vorhandenen Daten aus.

Dem Aufladen des Speichers durch den Frontalprozessor geht ein Befehl DA (verfügbare Daten) voraus, der auf dem Draht

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fl2 vorhanden ist. Die Daten treffen auf den Eingängen B des Multiplexers MES über die Kanäle dO bis dl5 ein. Der Einschreibbefehl für ein Wort in den Speicher wird durch die Schreiblogik LOE gegeben, die die Befehle FEC (Speicher durch Einschreiben durch den Frontalprozessor besetzt), DA (Daten verfügbar) und CV (Koppler freigegeben) gleichzeitig empfängt.

Der Übergang zum Einschreiben bzw. Auslesen eines folgenden Worts geschieht mit Hilfe eines Registers RAD, das die nachfolgende Adresse der Zeilen des Speichers angibt und an eine Adressenvorschublogik LAA angeschlossen ist. Der Befehl DA des Frontalprozessors in Verbindung mit den Zuständen FEC und CV, die von der Logik LAA empfangen werden, ermöglicht es dieser, den Adressenvorschub für den Fall zu befehlen, daß der Frontalprozessor einen Einschreibevorgang vornehmen will. Für den Fall, eines Auslesevorgangs durch den Frontalprozessor bewirkt die Logik LA den Adressenvorschub durch den Befehl DA vom Frontalprozessor in Verbindung mit den Zuständen FLE und CV.

Die Befehle LEC, VAL und STR des Zentralprozessors zusammen mit den Zuständen CEC und SV ermöglichen es der Logik LAA, das Adressenregister RAD zu steuern, um die folgende Zeile des Speichers für einen Einschreibevorgang ausgehend vom Zentralprozessor zu bezeichnen. Im Falle eines Auslesens des Speichers durch den Zentralprozessor wird die Angabe CEC durch CLE ersetzt, während die übrigen Befehle unverändert bleiben. Die in der Logik LPV vorhandene Angabe GLE gibt dem Zentralprozessor eine Leseantwort, die auf dem Draht REP geliefert wird.

Bei dem Adressenregister RAD handelt es sich um einen Teiler mit dem Divisor 16. Er wird bei jeder Zustandsänderung des Speichers auf Null zurückgestellt, wobei der Kippstufenblock BCE auf dem Eingang RZ des Adressenregisters einen Nulladressen-

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befehl ADO aufweisen. Das Register kann außerdem direkt vom Frontalprozessor auf Null zurückgestellt werden, der dann auf dem Kanal dl31 einen Befehl FZA aufweist, der von der Zustandslogik des Speichers LES empfangen und auf den Eingang RZ des Adressenregisters weitergeleitet wird.

Die Ausgänge des Speichers sind einerseits mit dem Multiplexer MSF und andererseits mit der Kanalstellerlogik LPV entweder direkt (Kanäle pO bis p7 und plO bis pl5), oder über den Multiplexer MSC (Kanäle p8 und p9) verbunden. Der Multiplexer MSC wird durch die Befehle VAL oder SV freigegeben.

Die Verriegelung des Speichers erreicht man mit Hilfe eines ODER-Gatters VS, dessen erster Eingang einerseits über einen Widerstand zu einem positiven Pol und andererseits zum Zentralprozessor hin zu einem Arbeitskontakt eines Verbindungsrelais mit der Sammelschiene führt, wobei dieser Kontakt geerdet ist. Der zweite und dritte Eingang führen über die Drähte f8 und f9 zur Sammelschiene des Frontalprozessors, der auf dem einen oder anderen dieser beiden Drähte einen Befehl SCL bzw. CLO aufweist, je nachdem ob der Frontalkoppler nicht in das Gehäuse des frontalen Miniprozessors eingesteckt ist bzw. der Frontalprozessor nicht gespeist wird. Das Gatter VS liefert dann einen Verriegelungsbefehl INI=O an die Speicherzustandslogikschaltung LES, der jedes Auslesen bzw. Einschreiben in den Speicher blockiert.

Ebenso kann, wenn der frontale Koppler nicht mit dem zentralen Koppler verbunden ist (Verbindungsrelais der Sammelschiene in Ruhestellung), das über den Widerstand auf den Eingang des Gatters VS angelegte positive Potential es diesem Gatter

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ermöglichen, den Verriegelungsbefehl INI = O zu liefern, der über den Kanal dl5 dem Frontalprozessor mitgeteilt wird.

Wenn der Frontalkoppler an die Sammelschiene angeschlossen ist, dann liefert das Verbindungsrelais der Sammelschiene über einen Kontakt einen Zustand 1 an das Gatter VS, das einen Verfügbarkeitsbefehl INI = 1 abgibt, durch den die Speicherzustandslogik entriegelt wird. Damit ist der Speicher für das Auslesen und Einschreiben durch den ersten zentralen oder frontalen Prozessor, der sich meldet, nutzbar.

Nun wird ein Beispiel für den logischen Ablauf der Auslese- und Einschreibevorgänge des Speichers durch den zentralen und durch einen frontalen Prozessor beschrieben.

A - ÜBERTRAGUNG EINER NACHRICHT VOM ZENTRALEN PROZESSOR AN EINEN FRONTALEN PROZESSOR :

1. Bestimmung eines frontalen Prozessors durch den zentralen Prozessor :

Der zentrale Koppler liefert zur gleichen Zeit die Impulsbefehle VAL (Freisetzung) und STR (Berücksichtigung) an die Speicherfreigabelogik LVS, die über ihren Ausgang PV und über die Kanalstellerlogik LPV an den Zentralprozessor eine Antwort REP zurücksendet, durch die der Empfang dieser Befehle bestätigt wird. Die binär durch den zentralen Koppler auf den Eingangskanälen pO bis p3 übertragene Nummer des Frontalprozessors wird durch den Detektor DNF für die Frontalprozessorennummer festgestellt, der die Logik LVS davon in Kenntnis setzt, die daraufhin einen Dauerzustand 1 auf dem Ausgang SV anzeigt, der für die Logik LES und LPV bedeutet, daß der Speicher SLO freigegeben wurde, d.h., daß

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er Informationen aufnehmen bzw. abgeben kann. Die Logik LPV bereitet die Stellung der Kanäle pO bis pl5 hinsichtlich des " Lesens des Speichers durch den Zentralprozessor vor.

2. Auslesen des Speichers durch den Zentralprozessor (CLE)

Der Zentralkoppler liefert an die Kanalstellerlogik LPV in Impulsform eine Leseanforderung LEC, auf die hin die mit den Ausgängen des Speichers SLO verbundenen Kanäle pO bis pl5 in Richtung vom frontalen Koppler zum zentralen Koppler eingestellt werden. Wenn der Speicher aufgefüllt ist, hat eine der Kippstufen des Zustandsänderungskippstufenblocks BCE des Speichers zuvor die Angabe CLE, d.h. Auslesen des Speichers in Wartestellung oder gerade vom Zentralprozessor vorgenommen, gemacht, die sich durch einen logischen Pegel 1 auf dem Kanal p8 äußert und über den Multiplexer MSC während des Empfangs des Impulses VAL zum zentralen Koppler weitergeleitet wird. Die Logik LES zeigt den Pegel 1 der Angabe CLE auf dem Nulladressendraht ADO zur Durchführung der Nullrückstellung des Adressenregisters RAD und zur Ermöglichung des Lesens des ersten Wortes der Nachricht im Speicher auf den Kanälen pO bis pl5 an. Der Zentralkoppler wird davon in Kenntnis gesetzt, daß ihm durch den Pegel 1 der Angabe CLE, der über den Multiplexer MSC auf den Kanal p8 geleitet wird, ein Wort zum Lesen ageboten wurde. Die Befehle bzw. Angaben LEC, VAL, SV, STR und CLE, die zum selben Zeitpunkt in ,der Adressenvorschublogik LAA vorhanden sind, ermöglichen es dieser Logik, einen Impuls zum Register RAD auszusenden, der die folgende Speicherzeile angibt, aus der das zweite Wort der Nachricht ausgelesen wird. Nach dem Lesen des letzten im Speicher enthaltenen Worts liefert

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der Zentralkoppler an den Prontalkoppler die Angabe CPL, d.h. Ende des Auslesens durch den Zentralprozessor, indem er auf den Kanal p6 einen logischen Pegel 1 gibt. Beim Empfang der Angabe CPL geht der Kippstufenblock BCE von der Angabe CLE zur Angabe SIL, d.h. Speicher frei von Informationen, über.

3. Einschreiben in den Speicher durch den Zentralprozessor (CEC): Der Zentralkoppler wird durch Unterdrücken der Angabe CLE, d.h. durch Unterdrücken des logischen Pegels 1 auf dem Kanal p8, vom freien Zustand des Speichers in Kenntnis gesetzt. Der Zentralkoppler stellt dann eine Einschreibbelegungsanforderung an den Speicher und überträgt hierzu den Befehl COC, d.h. einen logischen Pegel 1 auf dem Kanal p4, zur Speicherzustandslogik LES. Der Kippstufenblock BCE geht von der Angabe SIL zur Angabe CEC (Speicher durch den Zentralprozessor zum Einschreiben besetzt) über. Diese Angabe wird einerseits dem Zentralkoppler über einen logischen Pagel 1 auf den Kanal p9, der vom durch den Befehl SV freigesetzt ten Multiplexer MSC übertragen wird, und andererseits dem frontalen Miniprozessor durch einen logischen Pegel 1, der auf dem Kanal dlO erscheint und vom Multiplexer MSP übertragen wird, mitgeteilt. Wie zuvor erteilt die Logik LES einen Nullrückstellungsbefehl des Adressenregisters RAD der Speicherzeilen, indem diesmal der Zustand 1 für die Angabe CEC auf den Draht ADO gegeben wird, um das Einschreiben des ersten Worts der Nachricht auf der ersten Speicherzeile zu ermöglichen. Die parallel auf den Kanälen pO bis pl5 und auf den Eingängen A des Multiplexers MES angebotenen Binärinformationen werden vom durch CEC freigesetzten Multiplexer zum Speicher übertragen. Das Einschreiben eines Worts in den Speicher geschieht durch einen Befehl, der von der Schreiblogik LOE stammt; letztere wird durch gleichzeitig auftretende Zustände

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auf den Drähten ESC (Einschreiben durch den Zentralprozessor in den Speicher) aktiviert; bei diesen Zuständen handelt es sich um den Zustand LEC = Nichtlesen, VAL = Nichtfreigeben, SV = Speicher freigeben, CEC = Schreiben Zentralprozessor und STR = Befehlsimpuls. Bei der Gruppe der Drähte AAC, d.h. Adressenvorschub durch den Zentralprozessor, wirken lediglich die Zustände VAL, SV, CEC und STR auf die Logik LAA für den Vorschubbefehl des Adressenregisters RAD während der Schreibphase ein. Nach dem Einschreiben des letzten Worts der Nachricht in den Speicher sendet der Zentralkoppler die Angabe CPE, d.h. Ende des Einschreibevorgangs durch den Zentralprozessor, an die Speicherzustandslogik LES; diese Angabe CFE erfolgt in Form eines logischen Pegels 1 auf dem Kanal p5. Beim Empfang der Angabe CFE gehen die Kippstufen des Blocks BCE von der Angabe CEC zur Angabe FLE, d.h. Auslesen des Speichers in Wartestellung oder gerade durch den Frontalprozessor vorgenommen, über. Die Logik LES liefert einen Befehl ADO, mit dem das Adressenregister auf Null zurückgestellt werden kann und die Adresse des ersten Worts im Speicher angegeben werden kann.

4. Auslesen des Speichers durch den Frontalprozessor (FLE) :

DieAngabe FLE spricht die Unterbrechungslogik LI über die Verbindung dl4 an, wobei die Logik, wie zuvor beschrieben, den Frontalprozessor für alle anderen Arbeiten, ausgenommen das Lesen des Speichers des Frontalkopplers, unterbricht. Die Angabe FLE wird dem Frontalprozessor über den Kanal dl4 und den Multiplexer MSF zugeleitet, wenn dieser Multiplexer einen Zustandslesebefehl SR empfängt, der von demjenigen Frontalprozessor übertragen wird, der den Speicherzustand wissen möchte. Der Frontal-

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prozessor leitet, wenn er weiß, daß er einen Auslesevorgang vornehmen muß, einen Datenlesebefehl DR an den Multiplexer MSF, der die an den Speicherausgängen gelieferten Daten des ersten Worts auf die Kanäle dO bis dl5 bringt. Diese Daten bezeichnen die Art der Nachricht, die Nummer des zum Empfang bestimmten Prontalprozessors und die Anzahl der in der Nachricht enthaltenen Wörter. Nach dem Lesen eines Worts der Nachricht stellt der Frontalprozessor eine Leseanforderung für das folgende Wort, indem er in Impulsform einen Befehl DR auf die Adressenvorschublogik LAA gibt. Dieser Befehl bewirkt zusammen mit den Zuständen PLE und CV (Koppler freigesetzt), die auf den Drähten AAF (Adressenvorschub durch den Prontalprozessor) vorhanden sind, daß die Logik LAA an das Register RAD einen Impuls liefert, wodurch dieses Register die Adresse der folgenden Speicherzeile bezeichnet, deren Informationen am Speicherausgang auftauchen.

Der zum Empfang bestimmte Prontalprozessor, der die Anzahl der Wörter der Nachricht durch das Lesen des ersten Wortes kennt, liefert nach dem Auslesen des letzten Wortes einen logischen Pegel auf den Kanal dl21 und somit die Angabe FFL, d.h. Ende des Auslesens durch den Frontalprozessor, an die Speicherzustandslogikschaltung LES, die als Antwort darauf voir der Angabe FLE zur Angabe SIL, d.h. Speicher frei, übergeht, wobei diese.letztere Angabe dem Frontalprozessor durch den Kippstufenblock BCE mitgeteilt wird, der auf dem Kanal dO8 einen logischen Pegel 1 liefert. Das Adressenregister wird durch die Logik LES auf Null zurückgestellt.

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B - ÜBERTRAGUNG DER NACHRICHT VON EINEM FRONTALPROZESSOR ZUM ZENTRALPROZESSOR

1. Einschreiben in den Speicher durch den Frontalprozessor (FEC)

Der Frontalprozessor kann vier Befehle zur Logik LES des Speicherkopplers senden.

Zur Durchführung eines Befehls muß der Frontalprozessor eine Anweisung seines Programms ausfüllen. Diese Anweisung muß genau angeben, an welchen Koppler sich der durchzuführende Befehl richtet und muß außerdem diesen Befehl übertragen. Dies läuft in zwei Abschnitten ab :

a - Zunächst stellt der Frontalprozessor auf den Leitungen d8 - dl5 der Sammelschiene bmf-Z das der Nummer des Speicherkopplers entsprechende Binärpotential ein, aktiviert dann den von der Logik LVC aufgenommenen Draht f6, der zu diesem Zeitpunkt das empfangene Binärpotential und die Kodierung der Nummer des auf dem Schaltkreis verdrahteten Kopplers vergleicht. Liegt Gleichheit vor, so sendet die Freigabelogik LVC den Befehl SYN auf den Draht f5 und das Signal HW auf den Draht f7 zurück. Damit ist der Koppler zum Befehlsempfang bereit.

b - Der Frontalprozessor stellt jetzt auf den Leitungen d8 - dl5 der Sammelschiene bmf-Z das den durchzuführenden Befehl entsprechende Binärpotential ein, d.h. hier für ein vom Frontalprozessor vorgenommenes Einschreiben FEC das von LES auf dem Kanal dlOl empfangene Bit 10, das die Aufforderung FOC zur Schreibbelegung durch den Aufforderer bildet. Der Frontalprozessor aktiviert anschließend die mit fl verbundene Leitung CMD, die den Kippstufenblock BCE steuert.

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Befindet sich der Block BCE dann im Zustand SIL, so nimmt er nun den Zustand FEC, d.h. Einschreiben durch den Frontalprozessor, ein, andernfalls ändert er seinen Zustand nicht. Während des Durchlaufs des Befehls FOC kann die Zentraleinheit gerade etwas aus dem Speicher auslesen bzw. in ihn einschreiben; der Frontalprozessor muß dann nach dem Aussenden eines Befehls FOC den Zustand des Kippstufenblocks BCE lesen, um zu wissen, ob er in den Zustand FEC übergegangen ist. Dann darf er den Speicher auslesen.

Zur Auslesung des Speichers muß der Frontalprozessor eine Anweisung seines Programms ausführen. Diese Anweisung muß angeben, an welchen Koppler sich diese Zustandsleseanforderung richtet und muß außerdem diesen Zustand lesen. Dies läuft in zwei Stufen ab :

a - Der Frontalprozessor stellt auf den Zeilen d8 - dl5 der Verbindungen bmf-Z das der Nummer des Kopplers des Speichers entsprechende Binärprofil ein und aktiviert danach den von der Logik LVC empfangenen Draht f6, der zu diesem Zeitpunkt vom Kopplernummerndekodierer DNC beaufschlagt wird; der Dekodierer DNC vergleicht das empfangene Binärprofil mit dem auf dem Schaltkreis verdrahteten Kode der Kopplernummer, um die Logik LVC davon in Kenntnis zu setzen, ob die Nummer dem Binärprofil entspricht. Liegt Entsprechung vor, so sendet die Logik LVC ein Signal SYN auf den Draht f5 und ein Signal HW auf den Draht f7. Damit ist der Koppler für die Zustandsausleseanfrage empfangsbereit, b - Der Frontalprozessor aktiviert dann das Signal SR auf dem Draht flO, das nach seinem Empfang durch den Multiplexer MSF diesen auf seinen Eingang A einstellt, der somit auf die Leitungen d8 - dl5

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der Sammelschiene bmf-Z die von dem Kippstufenblock BCE gelieferten Zustände, d.h. die Signale FLE, SIL, CLE, INI, CEC, FEC gibt und das Signal SYN an den Frontalprozessor zurückleitet, um ihm mitzuteilen, daß diese Zustände lesebereit sind. Der Frontalprozessor kann daraufhin den Zustand FEC auf dem Kanal dl2 ablesen, und falls dieser Zustand gleich 1 ist, mit der Einschreibung der Nachricht in den Speicher beginnen.

Zum Einschreiben eines Wortes der Nachricht in den Speicher muß der Frontalprozessor eine Anweisung seines Programms ausführen. Diese Anweisung gibt an, an welchen Koppler diese Einschreibung gerichtet ist, und überträgt die einzuschreibenden Daten auf den bezeichneten Koppler.

Die Auswahl des Kopplers geschieht auf die weiter oben (unter a) beschriebene Weise.

Zur Übertragung eines Zeichens bietet der Frontalprozessor das Binärpotential des einzuschreibenden Worts auf dem Kanal dO-dl5 an und aktiviert anschließend das Signal DA. Die Einschreiblogik LOE empfängt über die Drähte ESF das Signal DA, das zusammen mit den Signalen FEC und CV ein Signal EC, d.h. Einschreiben in den Speicher, sowie das Erkennungssignal SYNl, das zur Logik LVC gelangt, die ihrerseits das Signal SYN über die Leitung f5 zum Frontalprozessor schickt.

Das Signal DA wird ebenfalls durch die Adressenvorschublogik LAA über die Drähte empfangen und erzeugt einen Zählimpuls, der zum Adressenregister RAD des Speichers geleitet wird.

Der Frontalprozessor kann dann nach Empfang des über den Draht f5 eintreffenden Signals SYN das folgende Wort übertragen usw.

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bis zum letzten Wort der Nachricht. Nach der Übertragung des letzten Wortes muß der Frontalprozessor einen Befehl am den Koppler senden, um ihn vom Ende des Einschreibvorgangs zu benachrichtigen.

Anschließend muß der Prontalprozessor eine Anweisung seines Programms ausführen, die ähnlich wie beim Aussenden des Befehls (FOC) diesmal den Befehl FFE (Ende des Einschreibeas durch den Prontalprozessor) abgibt. Dieser Befehl läßt den Kippstufenblock BCE vom Zustand FEC in den Zustand CLE, d.h. Auslesen des Speichers durch den Zentralprozessor, übergehen.

2. Auslesen des Speichers durch den Zentralprozessor (CLE) :

Die Funktionsweise ist ähnlich der im Absatz A/2 beschriebenen .

Jeder übergang des Speichers von einem Zustand in einen anderen bedeutet, daß ein neuer Vorgang (Einschreiben oder Lesen) beginnt. Jeder Vorgang beginnt bei der Nulladresse. Folglich ist jeder effektive Zustandswechsel des Speichers mit einer Nullrückstellung der Speicheradresse verbunden. Der Frontalminiprozessor hat die Möglichkeit, das, was er in den Speicher eingeschrieben hat, noch einmal zu lesen, bevor er, wenn er es wünscht, eine neue Nachricht einschreibt oder eine gerade laufende Nachricht beendet, und kann dann vom Zentralprozessor einen Auslesevorgang verlangen. Hierzu sendet der Frontalprozessor mehrfach den Befehl FZA (Pegel 1 auf dem Kanal dl31) aus, der die Adressierung der Speicherzeilen des Speichers auf Null zurückstellt, ohne den Zustand des Kippstufenblocks BCE zu ändern. Der Befehl FZA muß vor jedem Auslesen bzw. vor jedem neuen Einschreiben einer Nachricht ausgesandt werden.

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Die einzigen in einem gegebenen Zustand des Speichers ausführbaren Befehle sind diejenigen, die dem normalen Ablauf einer Benutzungsfolge des Speichers entsprechen, wobei diese Benutzungsfolge ihrerseits von der Spexcherzustandslogxk kontrolliert von einer logischen in die Spexcherzustandslogxk gelangenden Befehlsabfolge bzw. von aus dieser Spexcherzustandslogxk austretenden Zustandsangaben abhängt. Daraus ergibt sich, daß einer der beiden Dialogpartner (Zentral- bzw. Frontalprozessor) den anderen nicht stören kann, außer wenn nach einem normalen Betriebsablauf eine fehlerhafte Nachricht gesandt wird, wobei keinerlei Kontrolle des Nachrichteninhalts im Speicher erfolgt.

Falls einer der Dialogpartner (Frontal- bzw. Zentralprozessor) einen vollkommen falschen oder keinen Befehl bzw. keine Angabe zur normalen Abfolge der Zustandsänderung des Speichers aussendet, so kann eine Sperrung auftreten. Der andere Dialogpartner wird von der Störung dadurch in Kenntnis gesetzt, daß der Speicher seinen gerade vorliegenden Zustand beibehält.

Beispiel : Der Zentralprozessor fordert die Schreibbelegung des Speichers durch Aussenden des Befehls COC und erhält diese. Der Speicher befindet sich im Zustand CEC, d.h. Auslesen des Speichers durch den Zentralprozessor. Falls des Zentralprozessor es unterläßt, die Angabe CFE, d.h. Schreibende, zu senden, so bleibt der Speicher in dem Zustand CEC gesperrt, ohne daß der Frontalprozessor daran etwas ändern kann und ohne daß er anders davon in Kenntnis gesetzt wird, als durch das längere Verweilen des Speichers in diesem Zustand.

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Für den Fall, daß gleichzeitig mehrere Befehle vom Zentralprozessor und vom Frontalprozessor ausgesandt werden, werden die annehmbaren Befehle mit der höheren Priorität ausgeführt.

Beispiel 1 : Der Frontalprozessor sendet gleichzeitig die Befehle FFL (Leseende) und FOC (Schreibbelegungsanforderung) aus. Dann wird die Zustandslogik nach einem vorübergehenden Annehmen des Zustande SIL, d.h. Speicher frei, den Zustand FEC annehmen, d.h Einschreiben durch den Frontalprozessor.

Beispiel 2 : Der Frontalprozessor sendet dieselben Befehle aus wie im Beispiel zuvot, jedoch schickt zum gleichen Zeitpunkt der Zentralprozessor den Befehl COC, d.h. Schreibbelegungsanforderung. Dann nimmt die Zustandslogik nach einem vorübergehenden Annehmen des Zustande SIL (Speicher frei) den Zustand CEC ein, d.h. Einschreiben durch den Zentralprozessor. Der Befehl FOC, der weniger Priorität besitzt als COC, wird dann nicht ausgeführt.

In Figur 3 sind der Zentraldialogkoppler CCD und der ihm zugeordnete Frontaldxalogkoppler CFDl in stark ausgezogenen Strichen eingezeichnet, wobei der Koppler CCD Bestandteil des Zentralprozessors PC und der Koppler CFD Bestandteil des frontalen Miniprozessors MPF ist. Der Koppler CCD umfaßt drei Koppellogiken LCl, LC2 und LC3, sowie einen zentralen Mikroprozessor MPC, wobei die Logiken untereinander verschaltet und mit dem zentralen Mikroprozessor MPC verbunden sind. Die Logik LCl ist mit einem Zentralspeicher MC über einen Speicherzugangsüberwacher MAC und eine Sammelschiene mit direkten Zugang bad verbunden. Der

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Speicherzugangsüberwacher MAC des Zentralprozessors ist weiterhin an den Ortsspeicher BO des Zentralprozessors angeschlossen. Der Zentralspeicher weist die Speicherbanken Bl bis B3 auf, die um weitere Banken ergänzt werden können. Die Kapazität jeder Speicherbank kann 256 KB erreichen, so daß die Höchstkapazität der Speicherbanken BO bis B3 der Zentraleinheit UC 1024 KB beträgt.

In der Zentraleinheit UC werden die von den frontalen Miniprozessoren stammenden Nachrichten mit Hilfe einer umlaufenden Liste für Exngangsxnformationen in die Speicherbanken eingeführt, und die an die frontalen Miniprozessoren zu übertragenden Nachrichten werden durch eine umlaufende Liste Ausgangsinformatxonen den Speicherbanken entnommen, wobei die umlaufenden Listen in einer beliebigen Bank untergebracht sind. Die umlaufende Liste für Exngangsxnformationen empfängt die vom Mikroprozessor ausgesandte Abgabeadresse, die durch das erste Wort einer empfangenen Nachricht bezeichnet wird, wobei lediglich die Informationen diesel: Nachricht anschließend in die Speicherbank aufgenommen werden.

Die Kennzeichen der eintreffenden Nachricht, d.h. die Ordnungsangabe, die Nachrichtenart, die Nummer des sendenden frontalprozessors und die Anzahl der die Informationen der Nachricht bildenden Wörter werden durch den Mikroprozessor des Kopplers CCD aufgenommen, der die Überwachung der umlaufenden Listen durchführen, diese auf den neuesten Stand bringen und die genaue Anzahl der die eintreffende Nachricht bildenden Informationswörter in der Speicherbank einspeichern muß. Diese Einspeicherung geschieht in einer Speicherbank des Zentralspeichers MC über einerseits die vom Mikroprozessor MPC kontrollierten Koppellogiken LCl

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und LC3 und andererseits über den Spexcherzugangsüberwacher MAC und die Sammelschiene bad.

Der Mikroprozessor MPC entnimmt der umlaufenden Liste für die Ausgangsinformationen die erste vom vom Leseanzeiger dieser Liste bezeichnete Adresse. Diese von der Logik LCl und der Sammelschiene bad an den Speicher übertragene Adresse ermöglicht es, die entsprechende eingespeicherte Nachricht zu ordnen und sie zwecks Übertragung an den zum Empfang bestimmten Prontalprozessor über den Mirkoprozessor und die Logiken LCl und Lc3 diesem Speicher zu entnehmen.

Die umlaufenden Listen werden vom Mikroprozessor auf den neuesten Stand gebracht, der die Befehle oder Zustände der Logik des Zentralprozessors PC über die Logik LC2 und eine Multiplexsammelschiene bmx empfängt bzw. überträgt. Die Logik des Zentralprozessors steht außerdem mit dem Spexcherzugangsüberwacher MAC der Speicherbänke in Verbindung.

Die Koppellogik LC3 ist mit dem Frontaldialogkoppler CPDl über die Sammelschiene bsal verbunden.

Der Aufbau des logischen Schaltplans des Zentraldialogkopplers CCD wird in den Figuren 4, 5 und 6 gezeigt, von denen Fig. 4 die Koppellogik LCl, Fig. 5 die Koppellogik LC3 mit dem zentralen Mikroprozessor MPC und Fig. 6 die Kopplelogik LC2 zeigt.

Die in Fig. 4 im einzelnen dargestellte Koppellogik LCl hat über die direkte Zugangssammelschiene bad Zugang zu den Speicherbanken. Die Sammelschiene umfaßt einerseits Adressen- oder Datenverbindungen H und andererseits Steuer- und Rufzeichenverbindungen I, J, K, L, die einen Semaphorkanal bilden, der mit dem

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Speicherzugangsüberwacher MAC verbunden ist. Die Verbindungen H umfassen 20 Drähte, von denen sechzehn (DMAO bis 15) an einen Senderempfänger ERl und vier (DMX 12 bis 15) an einen Senderempfänger ER2 angeschlossen sind. Die Verbindungen I und J bestehen jeweils aus vier Drähten und sind mit den Sendererapfängern ER3 bzw. ER4 verbunden. Die Verbindungen K und L bestehen aus vier bzw. drei Drähten, die mit einer Uberwachungslogik CAD der direkten Zugangssammelschiene verbunden sind.

Die von einer Speicherbank stammenden Eingangsdaten werden von der Sammelschiene H aufgenommen und durch den Senderempfänger ERl in ein Register LDM zum Auslesen der Speicherdaten übertragen, das über in der Richtung von der Logik LCl zum Mikroprozessor MPC gerichtete Verbindungen V zum Mikroprozessor MPC führt. Vom Mikroprozessor MPC kommende Verbindungen U werden auf drei Register verteilt, d.h. auf das Register RDE zum Einspeichern der zu schreibenden Daten, zum Register RAB für die niedrige Adresse und zum Register RAH für die hohe Adresse. Diese Verteilung ist folgendermaßen : 16 Drähte r(O - 15) zum Register RDE, 15 Drähte r(O - 14) zum Register RAB und 6 Drähte r(lO - 15) zum Register RAH.

Das Register RDE weist 16 Ausgangsdrähte DB(O - 15) auf,

die mit den Eingängen A eines Multiplexers MXl verbunden sind

die

und über die Daten der in der adressierten Speicherbank einzuschreibenden Nachricht laufen. Das Register RAB weist 15 Ausgangsdrähte MA(O- 14) auf, die an die Eingänge B eines Multiplexers MXl und über Verbindungen Q an die Koppellogik LC2 angeschlossen sind.

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Das Register RAH umfaßt sechs Ausgangsdrähte, die auf einem Multiplexer MX2, eine Schreib- und Leselogik LEL und eine Bankbesetzungslogik LOB verteilt sind; diese Verteilung wird wie folgt durchgeführt : Vier Drähte einer hohen Adresse (DMX bis DMX15) sind an die Eingänge B des Multiplexers MX2 angeschlossen, 2 Drähte des Bankennummernkodes (PAGO und PAGl) sind einerseits an die Schreib- und Leselogik LEL und andererseits an die Bankbesetzungslogik LOB angeschlossen.

Vier Eingänge A des Multiplexers MX2 sind an Masse gelegt. Der Multiplexer MXl weist als Ausgang sechzehn an die Eingänge des Senderempfängers ERl angeschlossene Drähte auf, über die über die Verbindungen H der Sammelschiene bad die niedrige Adresse, d.h. die Adresse einer Speicherzeile zuzüglich der Daten der in eine Speicherbank einzuschreibenden Nachricht übertragen werden können (Drähte DMA O - 15). Am Ausgang besitzt der Multiplexer MX2 vier an die Eingänge des Senderempfangers ER2 angeschlossene Drähte, über die über die Verbindungen H der Sammelschiene die die Speicherbank und einen Speicherblock in dieser Bank bezechnende hohe Adresse übertragen werden kann (DMX 12 - 15). Die Drähte DMX 14 und DMX 15 der Verbindungen H führen über den Senderempfänger ER2 an die Eingänge der Logik LEL, während die Drähte DMX 12 und DMX 13 zu den Eingängen eines Fehlerregisters RDF führen, dessen Ausgangsdrähte d(5 - 7) und DAMB über Verbindungen P an die Koppler LC2 angeschlossen sind.

Die an den Senderempfänger ER4 angeschlossenen bidirektionalen Verbindungen J sind zwischen dem Senderempfänger ER4 und der Bankbesetzungslogik LOB als einseitig gerichtete Verbindungen

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von ER4 zu LOB weitergeleitet. Über Leitungen BL und BO wird die Logik LOB mit einer Kontrollogik CAD der direkten Zugangsschiene bad verbunden. Die Logik CAD steht mit einem Speichersignalgenerator GSM über Verbindungen SEL, SOT und LOAD in Verbindung. Die Leitung SEL wird außerdem an die Senderempfänger ERl, ER2 und ER3 angelegt. Die Logik CAD wird mit dem Senderempfänger ER3 durch einen Draht DMA 16 und mit dem Senderempfänger ER4 durch einen Draht SBZ verbunden. Ein Draht EOT führt vom Generator GSM zu den Logiken LEL und CAD. Die Logik LEL ist mit dem Register RDF durch einen Draht CANS verbunden, der auch zum Register LDM führt, und durch einen Draht WT, der seinerseits zum Eingang B des Multiplexers MXl und zu einem Eingang des Generators GSM führt. Der Generator steht mit den Multxplexern MXl und MX2 über einen Draht ADD in Verbindung.

Der Senderempfänger ER3 ist mit der Logik LEL durch einen Draht ANS verbunden.

Der in Fig. 5 dargestellte Mikroprozessor MPC ist mit den nachfolgend aufgeführten, in Fig. 4 gezeigten Bauteilen verbunden :

- RDF und CAD durch den Draht m GO,

- RAB über die Drähte m LAR und m IAR,

- RAH über den Draht m MBK,

- RDE über den Draht m LDA,

- LEL über den Draht m LDA.

Die in Fig. 6 dargestellte Logik LC2 ist mit der Koppellogik LCl über die Leitungen P und Q und die Koppellogik LC3 über die Leitungen G verbunden. Die Drähte MA(O - 5) der Leitungen Q sind mit den Eingängen 1 eines Multiplexers MX3 und

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die Drähte MA(6 - 14) dieser Verbindungen mit den Eingängen 3 eines Multiplexers MX 4 verbunden. Die sechs mit dem Eingang O des Multiplexers MX3 verbundenen Drähte liegen an Masse.

Die Drähte d(5 - 9) der Verbindungen P sind mit den Eingängen 2 des Multiplexers MX4 verbunden, ebenso wie die Eingänge d(10 - 14) der Verbindungen G. Eine Verzögerungsvorrichtung TCG empfängt den von den Verbindungen P kommenden Draht DAMB sowie zwei Abzweigungen d5 und d6 der Drähte d und einen Draht BSB, der von der in der Kopplelogik LC3 befindlichen Speicherzustandslogik LSO stammt. Die Verzögerungsvorrichtung TCG ist an die Logik LCI über eine Verbindung SITO angeschlossen. Der Draht d5 ist auch mit einem Eingang O des Multiplexers MX3 verbunden.

Die Multiplexersammelschiene bmx des Zentralprozessors umfaßt zum einen 16 Datendrähte DO bis d 15, von denen sechs Drähte D(O- 5) zum Multiplexer MX3 führen, zehn weitere Drähte D(6 - 15) zum Multiplexer MX4, sowie zu einer Logik zur Entschlüsselung der Kopplernummer LDC führen, die Drähte D(4 - 9) zu einer Zustandslogik für die Wartedrähte LEF führen, sowie die Drähte D(O- 3) zu einer zentralen Unterbrechungslogik LCI führen,

Zum anderen sind noch Steuerdrähte vorhanden, und zwar ADRS, HW, DR, SR, DA, SYN, die mit einer Logik LDC zum Entschlüsseln der Kopplernummer in Verbindung stehen, ATN, RACK,' TACK, die mit der Logik LCI in Verbindung stehen, und ein Draht SCLR, über den Jäas Fehlerregister RDF gemäß Fig. 4, der Mikroprozessor PMC gemäß Fig. 5 und die Logik LCI unter Spannung gesetzt werden.

Die Logik LDC ist mit dem Multiplexer MX4 über neun Verbindungsdrähte verschaltet, über die die entschlüsselte Koppler-

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nummer laufen kann; ferner verbindet die Logik LDC die Drähte SYNl und SYN2 mit dem Multiplexer MX4, während sie über den Darht SYN3 mit dem Multiplexer MX3 verbunden ist.

Die Drähte d 08 und d 09 der Logik LDI sind mit den Drähten d8 und d9 der Eingänge 2 des Multiplexers MX4 verbunden. Außerdem stellt die Logik LDI einerseits über die Drähte INI, DEP, m DME und m DMS mit dem Mikroprozessor MPC und andererseits über den Draht TOB, BSB und RAZ mit der Logik LSO in Verbindung, wobei der Draht RAZ zum Register RDP (Fig. 4) abgezweigt ist.

Über die Drähte d(12 - 15) ist die Logik LEF an die Eingänge 1 des Multiplexers MX4 angeschlossen. Die Logik LDC und die Logik LCI sind untereinander durch einen Draht RIT und einen Draht STCO verbunden, welcher letzterer ebenfalls an die Logikbausteine LEP und LDI angeschlossen ist.

Die Logik LEP steht mit dem Mikroprozessor MPC über die Drähte BSD, FOD und FlD sowie über die Drähte m MBS, m FOU und m FlU in Verbindung.

Die Logik TGC ist ebenfalls über die Drähte m DME und m DMS an den Zentral-Mikroprozessor MPC angeschlossen. Die Logik LC ist an den Mikroprozessor MPC über den Draht m MEO angeschlossen.

Fig. 5 zeigt den Mikroprozessor MPC und die Koppellogik LC3.

Die Daten- und Adressendrähte r(0 - 15), die aus dem Mikroprozessor MPC kommen, sind mit den Koppelvorrichtungen CSA und CSB verbunden, die über die Drähte REP, p(0 - 15), VAL, LEC, und STR an die Sammelschienen bsl-a bzw. bsl-b angeschlossen sind.

Fünf Drähte r(11-15) sind zu einem Register RFA der Nummer des angerufenen Frontalprozessors abgezweigt, dessen Aus-

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gänge die Drähte dlO bis dl4, einerseits mit der Kopplelogik LC2, Verbindungen G, und andererseits mit den Eingängen A eines Multiplexers MX5, dessen Eingänge B zu den Drähten r(12 - 15) führen, verbunden sind. Die Ausgänge des Multiplexers MX5 sind mit den Koppe!vorrichtungen CSA und CSB verbunden. Das Register RFA ist über einen Draht SEL, der sich über einen Umkehrschalter in einen mit der Koppelvorrichtung CAS verbundenen Draht SELA und einen mit der Koppelvorrichtung CSB verbundenen Draht SELB verzweigt, an die Koppe!vorrichtungen angeschlossen.

Die von einer Koppelvorrichtung CSA bzw. CSB empfangenen Daten eines Frontalprozessors werden in einem Register LDF für das Lesen der vom Frontalprozessor kommenden Daten festgehalten; dieses Register ist über Drähte s(O - 15) zur Übertragung der Lesedaten mit dem Mikroprozessor MPC und den Koppe!vorrichtungen CSA und CSB verbunden.

Die Koppe!verbindungen CSA und CSB weisen jeweils einen Draht REPA bzw. REPB auf, die über einen gemeinsamen Verbindungspunkt an das Register LDF und an eine Speicherzustandslogik LSO angeschlossen sind, welch letztere mit der Logik LDI (Fig. 6) über Leitungen BSB, TOB und RAZ in Verbindung steht. Der bei der Logik LSO eintreffende Draht SCLR kommt von der Multiplexerschiene bmx aus Fig. 6.

Eine Leitung STR verbindet die Koppelvorrichtungen CSA und CSB parallel zur Logik LSO.

Der Mikroprozessor steht direkt mit den Koppelverbindungen CSA und CSB über die Drähte m VAL und m LEC in Verbindung, wobei der Draht m VAL gleichzeitig auch zum Multiplexer MX5 führt. Ferner steht der Mikroprozessor mit dem Register RFA über den

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Draht m FAR und mit der Logik LSO über den Draht mBS in Verbindung.

Der Zentraldialogkoppler CCD gemäß den Figuren 4 bis 6 arbeitet folgendermaßen :

I - INFORMATIONSÜBERTRAGUNG ZWISCHEN DEM ZENTRALDIALOGKOPPLER CCD

UND EINER SPEICHERBANK -

(Koppellogik LCl, Fig. 4) A - Schreibfall -

Das der Speicherbank vom Koppler CCD angebotene Adressenformat weist die folgende Form auf :

hohe Adresse

niedrige Adresse

Nummer der Nummer des Bank Speicherblocks

Nummer der Speicherquelle

cn

in

Gewicht

,18

,17

,16

,15

,14

Dies ist die Adresse einer Speicherstelle, in die eine vom Frontaldialogkoppler CFD empfangene Nachricht eingeschrieben wird. Schreibzustand W=O und Lesezustand W=I.

Wenn die Nachricht durch die Logik LC3, Fig. 5, in den Mikroprozessor MPC gelangt ist, gibt der Mikroprozessor die Bits der Leitungen geringer Wichtung DMAO bis DMA14 in das Register RAB der niedrigen Adressen, indem der Mikroprozessor dieses Register mit einem Mikrobefehl beaufschlagt; anschließend gibt er die Bits

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der Leitungen hoher Wichtung DMX 12 bis DMX 15 in das Register RAH der hohen Adressen, indem der Mikroprozessor letzteres Register mit dem Mikrobefehl m MBK beaufschlagt (Fig. 4); das
Register RAH empfängt außerdem über die Drähte rll und rll die beiden Wichtungen des Kodes der Speicherbanknummer, in der sich diese Adresse befindet.

Nach dem Aufnehmen der Adresse und des Bankkodes gibt der Mikroprozessor die einzuschreibenden Daten in das Register RDE mit MiIfe des Mikrobefehls mIDA. Dieser Befehl gelangt
außerdem zur Schreib- und Leselogik LEL, die das Bit W=O der Adresse auf dem Draht WT generiert. Dieses auf dem Eingang B
des Multiplexers MXl gegebene Signal bedeutet, daß der Zentralkoppler eine Übertragung von in eine Speicherbank einzuschreibenden Daten vornehmen wird. Durch das Signal W=O wird außerdem das Pehlerregister RDF sowie der Speichersignalgenerator GSM von dieser Übertragung in Kenntnis gesetzt; der Generator GSM
liefert ein Signal LOADO zur Adressen- bzw. Datenanlieferung
in der Logik CAD und im Snederempfanger ER3.

Die Übertragung kann nun zur zum Empfang bestimmten
Speicherbank durchgeführt werden, sobald letztere dazu bereit
ist. Der Mikroprozessor erzeugt einen Befehl m GO, der das Fehlerregister RDF für den zukünftigen Speicherzugang initialisiert, indem das Register mit einem vom Zentralprozessor über die Multiplexerschiene BMX, Fig. 6, stammenden Befehl SCLR beaufschlagt wird.

Der Befehl m GO wird in der Kontrollogik CAD für direkten Zugang gespeichert.

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Über die Drähte MXBZ und den Senderempfänger ER4 liest die Bankbelegungslogik LOB ständig den Belegungszustand der vier Banken ab, die, sobald sie verfügbar werden, ihre Nummer nacheinander über die Überwachung MAC anbieten.

Die Logik LOB vergleicht die vom Register RAH kommende verschlüsselte Banknummer mit der Nummer der verfügbaren Bank. Liegt Gleichheit vor, so teilt die Logik LOB dies der Logik CAD über den Draht BL 6d.h. "Bank frei") oder über den Draht BO, d.h. Bank O, mit, wenn es sich um den Ortsspeicher des zentralen Prozessors handelt. Die Logik CAD überträgt dann an die Überwachung MAC eine Besetztanforderung für die Bank durch Aussenden eines Potentials auf den Draht XREQ.

In den darauffolgenden sechzig Nanosekunden antwortet die Überwachung MAC, indem auf den Draht QUE der Verbindungen L ein Impuls von dreißig Nanosekunden Länge gegeben wird, der bedeutet, daß die Anforderung XREQ angenommen wurde. Dieser Impuls wird dazu genutzt, eine Kippstufe in der Logik CAD und evtl. in anderen Vorrichtungen wie beispielsweise Magnetbändern, Platten usw. mit direktem Zugang zu Speicherbanken einzustellen. Wenn der Zentralkoppler eine Anforderung gestellt hat, dann wird seine Kippstufe auf den Zustand 1 eingestellt. Sechzig Nanosekunden später sendet die Überwachung MAC einen Impuls TPC von hundertzwanzig Nanosekunden Länge, der durch den Darht RCP der Verbindungen L in der Logik CAD aufgenommen wird. Da die Kippstufe sich im Zustand 1 befindet, sendet die Logik CAD den Impuls TPC nicht auf den Draht TPC der Verbindungen K zu den anderen direkten Speicherzugangsvorrichtungen zurück, wobei der Zentraldialogkoppler als vorrangig betrachtet wird, da seine

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Kippstufe nicht auf den Zustand O eingestellt ist. Sobald die Sammelschiene bad für den direkten Zugang zu den Speicherbanken frei ist, sendet die Überwachung MAC einen Impuls von sechzig Nanosekunden Länge aus, der in der Logik CAD über den Draht SOT empfangen wird. Dieses Signal gibt an, daß durch den Koppler CCD eine Übertragung vorgenommen werden kann. Das Signal stellt eine Auswahlkippstufe der Logik CAD ein, die über ihre Drähte SOT und SEL den Signalgenerator GSM in Gang setzt und über den Draht SBZ den Senderempfänger ER4 freigibt, der an die Überwachung MAC und dann alle übrigen Periphergeräte mit direktem Speicherzugang die Information über den Belegzustand der betroffenen Speicherbank überträgt.

Die Logik CAD weist auf dem Draht DMA 16 des Senderempfängers ER3 einen Zustand O auf, um die Bank davon zu unterrichten, daß ein Einschreibevorgang erfolgen wird.

Der Generator GSM aktiviert die Drähte LOAD und ADD, wobei das vom Senderempfänger ER3 übertragene Impulssignal LOAD die Bank davon in Kenntnis setzt, daß auf der Verbindung H eine Adresse vorliegt. Gleichzeitig gibt das Signal ADD die Eingänge B der Multiplexer MXl und MX2' frei, damit die Bankennummer und die hohe und niedrige Adresse übertragen werden können. Die Adresse wird auf den Verbindungen H der Sammelschiene bad zur Adressierung des Speichers durch die Senderempfänger ERl und ER2 übertragen. Der Generator GSM erzeugt ein zweites Impulssignal auf dem Draht LOADO, das zum Senderempfänger Er3 gelangt, der die Bank davon unterrichtet, daß der Empfang von Daten unmittelbar bevorsteht. Gleichzeitig unterdrückt der Generator GSM das Signal ADD, wodurch die Eingänge B der Multiplexer MXl und MX2

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blockiert und deren Eingänge A freigegeben werden. Die Daten aus dem Register RDE werden dann über den Multiplexer MXl und den Senderempfänger ERl und über den Multiplexer MX2 und den Senderempfänger ER2 zum Speicher übertragen.

Die Eingänge A von MX2 liegen an Masse, so daß der Multiplexer auf den Drähten DMX 12 bis 15 lediglich ¹¹O"-Bits erzeugt.

Siebzig Nanosekunden nach der Datenübertragung sendet der Generator GSM einen neuen Impuls von siebzig Nanosekunden Länge auf den Draht EOT, um die Überwachung MAC davon zu unterrichten, daß die Übertragung beendet ist, und um die Logiken LEL und CAD von neuem einzustellen. Die Logik CAD unterdrückt das Potential der Drähte SEL und SBZ und ermöglicht so den Senderempfängern ERl bis ER4, sich auf Empfangsfunktion umzustellen.

B - Lesefall

Für den Fall einer Leseoperation werden die Daten durch die Speicherbank auf die Verbindungen H der Sammelschiene bad gegeben. Sie müssen im Leseregister LDM für Speicherdaten festgehalten werden; das Schreibregister RDE wird dabei nicht beansprucht .

Das Füllen der Register RAB und RAH mit der Speicheradresse erfolgt wie im Falle eines Schreibvorgangs .ebenso wie das Aussenden einer Adresse, das dem Empfang der Daten in Register LDM vorausgeht, wobei die hohen und niedrigen Adressen unter Wirkung von Befehlen m MBK und anschließend m IAR des Mikroprozessors MPC aufgenommen werden. Da die Schreiblogik LEL keinen Schreibbefehl m LDA vom Mikroprozessor empfängt, führt

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diese Logik eine Leseanforderung zum Speicher durch, wobei diese Leseanforderung sich von einer Schreibanforderung dadurch unterscheidet, daß die Logik LEL das Signal W=I auf dem Multiplexer MXl erzeugt und daß das Signal EOT, d.h. Übertragungsende, unmittelbar nach dem Signal LOAD übertragen wird, das dem Speicher das Vorhandensein der Adresse auf der Verbindung H mitgeteilt hat; die Logik CAD unterdrückt dann den Befehl SEL auf den Sender-empfängern, die in den Empfangszustand übergehen.

Beim Empfang des Signals LOAD sendet die Speicherbank das Signal ANS zurück, das von der Logik LEL empfangen wird und angibt, daß die Bank die Daten auf den Verbindungen H verfügbar macht. Diese Informationen umfassen die eigentlichen Daten, die auf den Drähten DMA O bis DMA 15 der Verbindungen H verfügbar gemacht worden sind, evtl. Speicher- und Paritätsfehler, die durch die Drähte DMX 12 bzw. DMX 13 angezeigt qerden, und die Nummer des Bankkodes, die auf den Drähten DMX 14 und DMX 15 angeliefert wird. Diese Nummer wird mit dem in der Logik LEL enthaltenen, vom Register RAH (PAGO - 1) kommenden Nummer verglichen. Bei richtigem Vergleichsergebnis liefert die Logik LEL das Signal CANS, durch das die Übertragungen der Informationen aus dem Register LDM in den Mikroprozessor MPC über Verbindungen V ermöglicht wird. Das Signal CANS wird außerdem auf das Fehlerregister RDF gegeben, dem evtl. Fehler durch die Drähte DMX 12 und DMX 13 mitgeteilt wurden. Die Fehlerangaben werden über Verbindungen P der Logik LC2 übertragen.

II - ÜBERTRAGUNG VON ZUSTÄNDEN UND BEFEHLEN ZWISCHEN DEM KOPPLER CCD UND DEM ZENTRALPROZESSOR

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Die Koppellogik LC2, Fig. 6, ist mit dem Zentralprozessor über die Multiplexerschiene bmx verbunden. Diese Sammelschiene überträgt zur Logik LC2 die vom Zentralprozessor kommenden Befehle, während die Logik LC2 andere Informationen als Daten sowie auf die empfangenen Befehle hin sich ergebende Zustände überträgt, wobei diese Zustände und Befehle die Situation in den umlaufenden Listen des Speichers, d.h. den Freibzw. Belegzustand der eintreffenden und abgehenden wartenden Nachrichtenfolgen betreffen.

Nach der Übertragung einer Nachricht in eine Speicherbank mit Hilfe der Logik LCl erteilt der Mikroprozessor MPC an die zentrale Unterbrechungslogik LCI den Befehl, den Zentralprozessor zu unterbrechen, wobei dieser Befehl auf den Draht m MEO bekanntgegeben wird. Die Logik LCI verlangt vom Zentralprozessor die Unterbrechung durch Vorweisen eines Signals auf den Draht ATN, dessen Empfang der Zentralprozessor auf den Draht RACK der Logik LCI bestätigt.

Die Empfangsbestätigung führt zur Einschaltung der Logik LCI, die damit vorrangig wird und deshalb kein Signal auf den Draht TACK zurück überträgt. Beim Empfang des Signals RACK erzeugt die Logik LCI ein Signal RIT in der Logik LDC zur Dekodierung der Kopplernummer, wobei der Koppler die in Fig. 6 gezeigte Gesamtschaltung ist, welche die Koppellogik LC2 darstellt.

Die Logik LCI kann vom Zentralprozessor Befehle zum Verdecken oder Wiederfreilegen der Unterbrechung empfangen, wobei diese Befehle auf den Drähten DO bis D3 angeboten werden. Durch die Drähte SYNl und SYN2 wählt die Logik LDC diejenige Eingangsstellung O des Multiplexers MX4 aus, die die verschlüsselte Nummer

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des Kopplers an den Zentralprozessor über die Drähte D6 bis D15 überträgt. Der Zentralprozessor kann nun den Koppler identifizieren, der die Unterbrechung beantragt hatte, und diese Unterbrechung durchführen.

Der Zentralprozessor und der zentrale Mikroprozessor arbeiten beide mit Drähten für die ankommenden und abgehenden Nachrichten. Zur Vermeidung von Konflikten bei der Handhabung der Prioritäten dieser Nachrichtenfolgen setzt der Zentralprozessor bei der Behandlung einer Liste den Mikroprozessor davon in Kenntnis und umgekehrt wird dem Zentralprozessor über die Logik LCl und der Schiene bad mitgeteilt, daß der Mikroprozessor eine Liste bearbeitet. Die Logik LEF für die Zustände der wartenden Nachrichtenfolgen dient hierbei als Vermittler zwischen dem zentralen Prozessor PC und dem zentralen Mikroprozessor MPC. Die Informationsaustauschfälle zwischen PC, LEF und MPC sind die folgenden :

- Empfang in der Logik LEF eines Zustandsbits 1, das durch den Zentralprozessor auf dem Draht D4 geboten wird : dieser Empfang bedeutet, daß der Zentralprozessor die ankommende Nachrichtenfolge freigibt; die Logik LEF teilt dies dem Mikroprozessor über den Draht FOD, d.h. wartende Nachrichtenfolge O verfügbar, mit;

- Empfang in der Logik LEF eines Bits 1, das durch den Zentralprozessor auf den Draht D5 angeboten wird : dies bedeutet, daß

dar Zentralprozessor die Besetzung der ankommenden Nachrichtenfolge verlangt; falls der Mikroprozessor diese Nachrichtenfolge nicht behandelt, weist die Logik LEF einen Zustand 1 auf den Draht dl2 der Eingangsstellung 1 des Multiplexers MX4 auf und deutet so an, daß die ankommende Nachrichtenfolge verfügbar ist;

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- Empfang in der Logik LEF eines Bits 1, das vom Zentralprozessor auf den Draht D6 angeboten wird : dies bedeutet, daß der Zentralprozessor die abgehende Nachrichtenfolge freigibt; die Logik LEF setzt davon den Mikroprozessor über den Draht FlD, d.h. wartende Nachrichtenfolge 1 verfügbar, in Kenntnis;

- Empfang in der Logik LEF eines Bits 1, das vom Zentralprozessor PC auf den Draht D7 angeboten wird; dies bedeutet, daß der Zentralprozessor die Besetzung der abgehenden Nachrichtenfolge verlangt; falls de Mikroprozessor diese Nachrichtenfolge nicht behandelt, liefert die Logik LEF einen Zustand 1 auf den Draht dl4 der Exngangsstellung 1 des Multiplexers MX4 und deutet so an, daß die abgehende Nachrichtenfolge verfügbar ist.

Der Mikroprozessor wendet sich an die Logik LEF über den Draht m FOU bzw. m FlU, je nachdem ob er die Besetzung der ankommenden oder die Besetzung der abgehenden Nachrichtenfolge verlangt; dabei antwortet die Logik LEF ihm in Form eines Befehls auf dem Draht FID bzw. FOD, durch den die Verfügbarkeit der verlangten wartenden Nachrichtenfolge angezeigt wird.

Wenn der Zentralprozessor feststellt, daß ein frontaler Miniprozessor ausgefallen ist, hat er die Möglichkeit, die Sammelschiene dieses Rechners auszuschalten und die Sammelschiene des Aushilfsminiprozessors anzuschließen. Hierzu weist der Zentralprozessor auf den Draht D9 der Logik LEF .einen Zustand 1 auf, wodurch die Logik LEF den Mikroprozessor MPC über den Draht BSD davon in Kenntnis setzt, keinerlei Nachrichten zum ausgefallenen Frontalprozessor zu übertragen. Über den Draht m MBS erkundigt sich dar Mikroprozessor beider Logik LEF über den Zustand der

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Abschaltung der Sammelschiene vom Frontalprozessor.

Nach Wiederherstellung der Funktionsfähigkeit des Frontalprozessors zeigt der Zentralprozessor einen Zustand 1 auf den Draht D8, der so das Ende der Notschaltung angibt.

Wenn der Zentralprozessor über einen Draht D4 bis D9 einen Befehl in der Logik LEF anliefert, so zeigt der über die Drähte D6 bis D15 die Nummer des Kopplers in der Dekodierlogik LEC für die Nummer an und erzeugt das Signal ADRS. Beim Empfang dieses Signals vergleicht die Logik LDC die empfangene Nummer des Kopplers mit der verdrahteten Nummer. Bei Gleichheit sendet die Logik ein Signal SYN an den Zentralprozessor. Beim Empfang des Signals SYN sendet der Zentralprozessor ein Signal SR, das in Kombination mit der Nummer des Kopplers die Auswahl der Stellung des Eingangs 1 des Multiplexers MX4 durch die Drähte SYNl und SYN2 ermöglicht, um an den Zentralprozessor die Verfügbarkeit der ankommenden bzw. abgehenden Nachrichtenfolgen anzuzeigen. Die Logik LEF kann außerdem dem Zentralprozessor eines Mikroprozessors, d.h. ein Bit 1 auf den Draht dl4, oder auch die Verbindung der Sammelschiene, Bit 1 auf Draht dl5, anzeigen.

- Lesen einer Adresse eines zum Einschreiben in einer Speicherbank bestimmten Orts durch den Zentralprozessor -

Diese Adresse ist die Adresse des unteren Teils des letzten Speicherworts, das durch die Koppellogik LCl übertragen wird. Sie wird im Speicher für die niedrigen Adressen RAB dieser Logik festgehalten und über Drähte MAO bis MA14 der Verbindung Q auf der Eingangsposition 3 des Multiplexers MX4 sowie auf der Eingangsposition 1 des Multiplexers MX3 angeboten.

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Die Koppleridentifizierungsanweisung läuft wie zuvor beschrieben ab.

Beim Empfang des Signals SYN sendet der Zentralprozessor das Signal DR aus, dem die Logik LDC gleichzeitig die Eingangsposition 1 des Multiplexers MX3 und die Eingangsposition 3 des Multiplexers MX4 für die Übertragung des unteren Teils der Adresse an den Zentralprozessor auswählen kann.

- Lesen der Nummer des angerufenen Prontalprozessors durch den Zentralprozessor -

Die Arbeitsweise entspricht der im vorausgegangenen Fall beschriebenen, jedoch wird die Adresse des Kopplers in der Logik LDC zusammen mit dem Signal SR empfangen, wodurch diese Logik in den Stand versetzt wird, die Eingangsposition 2 des Multiplexers MX4 auszuwählen und über die Verbindung G der Koppellogik LC3, Fig. 5, die Nummer des im Register RFA für die Nummer des angerufenen Frontalprozessors enthaltenen Nummer zu übertragen.

- Aussenden von Befehlen an den Koppler durch Einschreiben eines Worts von 16 Bits durch den Zentralprozessor -

Die Unterbrechungslogik LCI empfängt und führt die Verdeckungs- bzw. Freilegungsbefehle für die Unterbrechung aus, wobei diese Befehle auf den Drähten DO bis D3 angeboten werden.

Die durch die Logik LEF empfangenen Befehle wurden zuvor beim Informationsaustausch zwischen dieser Logik und dem Zentralprozessor bzw. Zentralmikroprozessor aufgezählt.

Der Zentralprozessor kann gleichzeitig an den Koppler sechzehn unterschiedliche Befehle in Form eines eingeschriebenen Worts von 16 Bits übersenden.

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In diesem Fall führt der Zentralprozessor wie zuvor die Adressierung des Kopplers durch und schickt beim Empfang des Signals SYN das Signal DA zurück, das durch die Logik LDC zur Dekodierung der Kopplernummer empfangen wird. Die Logik LDC sendet dann an die Logikbausteine LCI, LEF und LDI das Signal STCO/ das den Empfang der Befehle einspeichert.

- Lesen der Fehler durch den Zentralprozessor -

Der Lesevorgang läuft analog zu dem weiter oben betrachteten Vorgang ab.

Die auf die Speicherbank zurückgeführten Fehler wurden im Fehlerregister RDF, Fig. 4, festgehalten und werden dem Zentralprozessor in Leseposition mitgeteilt. Ein Speicherfehler liegt vor, wenn auf der Position O des Multiplexers MX3 über den Draht d5 der Verbindungen P ein Bit 1 ansteht. Ein Paritätsfehler liegt vor, wenn auf der Position 2 des Multiplexers MX4 über den Draht d6 ein Bit 1 ansteht und ein Speicherausfall wird gemeldet, indem auf der Position 2 des Multiplexers MX4 über den Draht d7 ein Bit 1 erscheint.

Andere Fehler können im Register RFA des angerufenen Frontalprozessors, Fig. 5, eingespeichert sein und werden dann auf den Verbindungen G in den Eingangsstellungen 2 des Multiplexers MX4 angeboten.

Ein Fehler bei der Sendung einer Nachricht ergibt Bit auf dem Draht d8; ein Fehler beim Empfang einer Nachricht ergibt Bit 1 auf dem Draht d9; eine fehlerhafte Identifizierungsnummer des Frontalprozessors ergibt sich aus den Bits auf den Drähten dlO bis dl4; ein Sammelschienenausfall wird auf Draht dl5 durch ein Bit 1 angezeigt.

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Die Fehler- und Initalisierungslogik LDI umfaßt eine Kippstufe zur Initialisierungsanforderung, die automatisch in die Stellung 1 gebracht wird, wenn der Zentraldialogkoppler unter Spannung gelangt. Das durch den Draht INI von diesem Zustand in Kenntnis gesetzte Mikroprogramm des Mikroprozessors läuft bei der Zustandsüberprüfung dieser Kippstufe ab, bis der Zentralprozessor die Kippstufe auf O zurückstellt, indem dieser einen auf dem Draht Dl2 empfangenen Befehl liefert. Mit diesem Befehl läuft der Dialog an. Der Zentralprozessor kann den Dialog unterbrechen, beispielsweise beim Übergang der Sammelschiene auf den frontalen Aushilfsprozessor, indem er auf dem Draht DlI einen Befehl liefert, der die Kippstufe zur Initialisierungsforderung auf den Zustand 1 zurückstellt.

Wird dem zentralen Mikroprozessor MPC bei den ankommenden bzw. abgehenden Nachrichten sammelschienenseitig ein Fehler mitgeteilt, so setzt er davon die Logik LDI über den Draht m DME bzw. m DMS in Kenntnis. Die Logik LDI hält den Fehler fest und überträgt dessen Angabe an den Zentralprozessor über den Draht dO8 oder dO9, je nach Einzelfall und sperrt den Mikroprozessor, indem sie auf dem Draht DEF einen Befehl liefert.

Anschließend bleibt der Zentraldialogkoppler für drei mögliche vom Zentralprozessor kommende Befehle in Wartestellung, nämlich für einen Befehl zum Wiederanlauf, der in Form eines Zustands 1 auf dem Draht DlO empfangen wird und den in der Logik LDI eingespeicherten Fehler löscht, wodurch die Sperrung des Mikroprozessors auf dem Draht DEF unterdrückt wird, weiter für einen Befehl zur Wiederaufnahme des ablaufenden Programmteils,

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der in Form eines Zustands 1 auf dem Draht D12 bzw. des Zustande 1 auf DlO, O auf DlI, 1 auf D12 empfangen wird, und schließlich für einen Befehl zur Reinitialisierung, der in Form eines Zustands 1 auf dem Draht DlI, bzw. des Zustands 1 auf DlO, 1 auf DlI und O auf Dl2 empfangen wird.

Verlangt der Mikroprozessor MPC Zugang zum Speicher zur Abgabe einer abgehenden oder eintreffenden Nachricht, so bewahrt er auf dem Draht mDMS bzw. mDME ein Potential* solange sein Wunsch nicht beantwortet ist. 1st die von der Verzögerungs-• · vorrichtung vorgesehene Längstdauer abgelaufen, so erzeugt die Verzögerungsvorrichtung TCG das Signal SITO in der zentralen Ünterbrechungslogik LCI, wodurch die Unterbrechung des Znetralprozessors wie oben erläutert durchgeführt wird.

Ebenso hält die Speicherzustandslogik LSO (Fig. 5) auf dem Draht BSB der Vorrichtung TCG ein Potential aufrecht, solange die Sammelschiene nicht verfügbar ist. Wie zuvor wird nach abgelaufener Verzögerungsfrist eine Unterbrechung des Zentralprozessors hervorgerufen*

Schließlich darf die direkte Zugangssammelschiene bad (Fig. 4) nicht über eine bestimmte Zeit hinaus durch den Zentraldialogkoppler für die Übertragung einer Nachricht in Beschlag genommen werden. Hierzu wird bei dfer Antwort des Speichers das Fehlerregister RDF von dieser Antwort durch das Signal CANS in Kenntnis gesetzt und es aktiviert den Draht DAMB, der mit der Verzögerungsvorrichtung TCG in Verbindung steht, die wie zuvor die Unterbrechung bewirkt, wenn die vorgesehene Frist abgelaufen ist.

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III - INFORMATIONSAUSTAUSCH ZWISCHEN DEM KOPPLER CCD UND DER SAMMELSCHIENE bsa BZW* bsb (FIGUR 5)

Die Verbindung wird in zwei Schritten zwischen der Kopplerlogik LC3 und dem Frontaldxalogkoppler CDF hergestellt : Zuerst erfolgt die Adressierung des durch den zentralen Mikroprozessor MPC gewählten Sammelschiene und anschließende Übertragung eines Befehls zum Frontalkoppler in der Speicherzustands logik LES (Fig. 2). Dann erfolgt die Datenübertragung in Form von Schreiben oder Lesen.

Die zur Logik LES des Frontalprozessors übertragbaren Befehle oder Angaben sind die folgenden :

- COC, d.h. Besetztanforderungen für das Einschreiben in den Speicher; die Anforderung wird durch ein durch die Kopplung CSA oder CSB auf den Draht p4 übertragenes Bit bewirkt, das durch den Mikroprozessor MPC auf dem Draht r4 angeboten wird;

- CFE, d.h. Schreibende durch den Zentralkoppler CCD; diese Angabe erscheint auf den Drähten r5 und p5;

- CFL, d.h. Leseende durch den Zentralprozessor; diese Angabe wird auf den Drähten r6 und p6 geliefert.

Versucht der zentrale Mikroprozessor, die Belegung des Speichers des Frontalkopplers durch einen frontalen Miniprozessor durchzuführen, so gibt der zentrale Mikroprozessor die Nummer des angerufenen Frontalprozessors RFA an, indem er diese Nummer auf den Drähten rll bis rl5 anbietet. Das Bit größter Wichtung, der Wichtung 4, der Adresse des Frontalkopplers wird auf den Draht rl5 des Registers RFA gegeben. Der Mikroprozessor MPC erzeugt das Signal m FAR, das im Register RFA die Übertragung des Bits vom Draht rl5 auf den Draht SEL und die Übertragung

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des Adressenbits von den Drähten rll bis rl4 auf den Eingang A des Multiplexers MX5 bewirkt. Das Bit der Wichtung 4 des Drahts SEL gibt an, auf welche Hälfte der 32 frontalen Miniprozessoren diese übertragung erfolgen muß.

Der Multiplexer MX5 überträgt die Bits der Wichtung 2

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bis 2 der Adresse des frontalen Kopplers über den ausgewählten Sammelschienenkoppler auf die Kanäle pO bis p3 dieser Sammelschiene. Diese Übertragung wird durch den Mikroprozessor gesteuert, der die Mikrobefehle m VAL bzw. m BS auf dem Speicherkoppler und auf der Speicherzustandslogik LSO anbietet, die ein Impulssignal auf den Draht STR der Sammelschiene über den ausgewählten Koppler sendet.

Das gleichzeitige Auftreten der Signale VAL und STR bewirkt die übertragung eines Befehls zum Pronta!koppler; der Befehl COC wird dabei beispielsweise auf dem Kanal p4 der Sammelschiene ausgesandt.

Jegliches Aussenden eines Signals STR durch den Zentralkoppler muß notwendigerweise den Empfang eines impulsförmigen Antwortsignals REP nach einer bekannten Zeitdauer zur Folge haben. Empfängt der ausgewählte Koppler CSA oder CSB nicht das Signal REP, so liefert die Logik LSO auf die Logik LDI (Fig. 6) die Information TOB, d.h. keine Antwort vom Speicher, bzw. BSB, d.h. Speicher nicht verfügbar, je nach logischem Zustand des vom Koppler CSA oder CSB auf den Kanal pl5 der MuItiplexersammeln schiene gelesenen Bits.

Beim Empfang des Signals COC (d.h. Belegungsanforderung zur Einschreibung in den Speicher durch den Zentralkoppler) antwortet die Zustandslogik LES des Frontalkopplers durch Angabe CEC

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(d.h. Speicher durch den Zentralprozessor zur Einschreibung schon besetzt), indem auf dem Kanal p9 ein logischer Zustand erscheint.

Diese Angabe CEC wird im Register LDF zum Lesen der Daten des Frontalprozessors empfangen und anschließend durch dieses Register nach dessen Freigabe durch einen auf dem Draht REPA oder REPB vom Koppler CSA oder CSB nach Empfang des Antwortsignals REP abgegebenen Befehls an den Mikroprozessor MPC übertragen.

Beim Empfang des Signals CEC weist der Mikroprozessor MPC auf seinen Ausgangsdrähten rO bis rl5 Daten auf und aktiviert anschließend den Draht mBS der Speicherzustandslogik LSO, die ihrerseits einen Annahmeimpuls STR an den Frontalkoppler aussendet.

Beim Empfang des vom Frontalkoppler ausgesandten und den Empfang des Signals STR in diesem Koppler anzeigenden Antwortsignals REP werden die im Speicher dieses Frontalkopplers einzuschreibenden Daten über die Koppelvorrichtung CSA oder CSB des Zentralkopplers auf den Kanälen pO bis pl5 der Sammelschiene ausgesandt.

Der Mikroprozessor MPC erhält keine Kenntnis vom Antwortsignal und erneuert nach Verzögerung den Schreibzyklusbefehl.

Analog geht der Mikroprozessor für das nachfolgende Aussenden aller Daten der Nachricht vor.

Der Mikroprozessor MPC weiß, daß er einen Auslesevorgang des Speichers durchführen muß, wenn er einen von der Speicherzustandslogik des Frontalkopplers auf dem Kanal p8 ausgesandten

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logischen Zustand 1, das Signal CLE, empfängt. Der Mikroprozessor sendet dann die Mikrobefehle m LEC und m BS aus, die die Signal LEC bzw. STR erzeugen. Beim Empfang des Antwortsignals REP gibt der Koppler CSA bzw. CSB das Register LDF zum Auslesen der Daten des Frontalprozessors frei und die auf den Kanälen pO bis pl5 empfangenen Daten werden in den Mikroprozessor eingeführt. Dieser kennt wie im Schreibfall nicht das Antwortsignal und erneuert zum Auslesen aller Daten nach Verzögerung die Lesebefehle.

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Claims (1)

1. PATENTANSPRÜCHE

   1/- Verbindungs- und Uberwachungssystem für eine Fernmeldevermittlungsstelle, insbesondere für eine solche Vermittlungsstelle, die Verbindungen durch integrale gekoppelte Auswahl aufbaut, wobei drei Verbindungsbereiche vorgesehen sind, von denen

   - ein Bereich eine Durchhaltungskette enthält, die aus dem Verbindungsnetz der Vermittlungsstelle und seinen Endeinrichtungen, zu denen Ortsleitungseinrichtungen und Amtsverbindungseinrichtungen, Detektor-Sender für Ortsnetz-Informationen und Detektor-Sender für Fernnetz-Informationen gehören, gebildet wird, ferner

   - ein Bereich mehrere Kleinrechner oder frontale Miniprozessoren gleichen Aufbaus (Hardware) jedoch unterschiedlicher und nicht redundanter Funktionen (Software) enthält, die in η Ränge unterteilt sind, wobei die frontalen Miniprozessoren autonom programmiert sind und jeder frontale Miniprozessor ein ihm eigenes Programm enthält, mit dem er autonom einfache und komplexe, einmalige oder sich wiederholende Arbeitsgänge durchführen kann, wobei ein Ersatzminiprozessor im Störungsfall einen beliebigen dieser frontalen Miniprozessoren ersetzt und automatisch das Programm des ausgefallenen frontalen Miniprozessors übernimmt, und wobei die frontalen Miniprozessoren an dem Verbindungsnetz zugeordnete Organe angeschlossen sind, die mit in diesem Netz angeordneten Punkten derart verbunden sind, daß die Miniprozessoren bei der Überwachung

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   und der Steuerung des Verbindungsnetzes mitwirken, und schließlich - ein Bereich eine Zentraleinheit aufweist, die einen zentralen Prozessor und einen Wartungsprozessor umfaßt, welche mit den frontalen Miniprozessoren in Verbindung stehen, wobei der zentrale Prozessor ein Programm enthält, das in asynchroner Weise die einzelnen frontalen Miniprozessoren in Betrieb setzt, gemäß Patent No 2 502 516, dadurch gekennzeichnet, daß der Nachrichtenaustausch zwischen den frontalen Miniprozessoren (MPP) und den beiden Prozessoren (PC) der Zentraleinheit über Kopplerpaare (CFDl-CCDl, CFD1-CCD2) erfolgt, die an zwei Sammelschienen (bsi, bs2) angeschlossen sind, wobei jeder Koppler einen Zentraldialogkoppler (CCD), der in einen Prozessor der Zentraleinheit integriert ist, sowie einen Frontaldialogkoppler (CFD), der in einen frontalen Miniprozessor integriert ist, umfaßt, wobei jede Sammelschiene aus einem Drähtepaar besteht, das von Schrank zu Schrank führt und an das ebensoviele Abzweigungen angeschlossen sind, wie Frontalprozessoren vorhanden sind, wobei der Informationsaustausch zwischen einem Zentralprozessor und frontalen Miniprozessoren in Form von Nachrichten unterschiedlicher Länge zwischen dem Zentraldialogkoppler (CCD) und dem Frontaldialogkoppler (CFD) auf der Sammelschiene übertragen werden, so daß der Frontaldialogkoppler den Nachrichtenaustausch Wort für Wort programmiert auf der Ebene der frontalen Miniprozessoren durchführt, und daß der Zentraldialogkoppler (CCD) den Informationsaustausch durch direkten Speicherzugang in Höhe des Zentralprozessors somit ohne Störung seines Programmablaufs durchführt, wobei der Informationsaustausch Koppler zu Koppler durch den Zentraldialogkoppler autonom und asynchron im Verhältnis zum Zentralprozessor überwacht wird.

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   2 - Verbindungs- und Überwachungssystem nach Anspruch 1, bei dem der Zentraldialogkoppler den Informationsaustausch durch direkten Zugang zum Zentralspeicher in Höhe des Zentralprozessors führt, wobei der Zentralspeicher einen Ortsspeicher umfaßt, der einen durch einen Zugangsüberwacher zu zwei in einer beliebigen Speicherbank vorhandenen Listen erweiterten Speicher zugeordnet ist, wobei die umlaufende Liste der Eingangsinformationen die durch das erste Wort einer von einem Frontalprozessor empfangenen Nachricht bezeichnete Speicheradresse empfängt und die umlaufende Liste der Ausgangsinformationen die Adresse liefert, an.der die an einem Frontalprozessor zu übertragende Nachricht eingespeichert ist, dadurch gekennzeichnet, daß der Zentralkoppler einen mit drei Koppellogikbausteinen in Verbindung stehenden Mikroprozessor aufweist, von denen eine Koppellogik (LCl) mit den erweiterten Speicherbanken und dem Zugangsüberwacher (MAC) über eine Sammelschiene (bad) mit direktem Zugang, eine zweite Koppellogik (LC2) mit dem Zentralprozessor (PC) und dem Zugangsüberwacher (MAC) über eine Multxplexsammelschiene (bmx) und eine dritte Koppellogik (LC3) mit dem Frontaldialogkoppler (CFD) des Frontalminiprozessors über eine Sammelschiene (bsa) in Verbindung steht, wobei die von einem Frontalminiprozessor stammende Nachricht über die dritte Koppellogik (LC3) in den Mikroprozessor übertragen wird, der auf die zweite Koppellogik (LC2) einwirkt, die den Zentralprozessor von der Bearbeitung einer Liste ausgehend vom Mikroprozessor in Kenntnis setzt, wobei die eine Speicherbank durch den Zentralprozessor entnommene Nachricht über die erste Koppellogik (LCl) zum Mikroprozessor geleitet und anschließend über die dritte Koppellogik (LC3) an den Frontalprozessor übertragen wird.

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   3 - System gemäß Anspruch 1, dadurch gekennzeichnet, daß der Frontalkoppler einen Speicher (SLO) enthält, dessen Ausgänge auf der Seite des Zentraldialogkopplers (CCD) an eine Kanalstellerlogik (LPV) für bidirektionale Kanäle 6pO bis pl5) der Sammelschiene und auf der Seite der Frontalprozessoren mit einem Ausgangsmultxplexer (MSF) verbunden sind, wobei die Eingänge des Sepichers über Eingangsstellungen (A) eines Eingangsmultiplexers (MES) an die Kanalstellerlogik (LPV) und über Eingangsstellungen (B) des Eingangsmultiplexers (MES) an bidirektionale Kanäle (dO bis dl5) einer Multiplexersammelschiene (bmf) des Frontalprozessors angeschlossen sind, wobei die Speicherzustände an den Zentralkoppler oder Frontalprozessor über eine Sepxcherzustandslogxk (LES) in Abhängigkeit von den durch diese empfangenen Befehlen, die vom Zentralprozessor oder vom frontalen Prozessor stammen, mitgeteilt werden.

   4 - System gemäß Anspruch 3, dadurch gekennzeichnet, daß die Speicherzustandslogik (LES) einerseits mit den Kanälen (p4, p5 und p6) der Sammelschiene über die Kanalstellerlogik (LPV) und andererseits mit den Kanälen (p8, p9) der Sammelschiene über einen Ausgangsmultxplexer (MSC) zum Zentralprozessor in Verbindung steht, wobei die Speicherzustandslogik (LES) außerdem an die Ausgangskanäle (d8, d9, dlO, dl2, dl4) der Multiplexerschiene (bmf) des frontalen Miniprozessors über einen Ausgangsmultxplexer (MSF) zum Frontalprozessor hin angeschlossen ist, wobei die Ausgänge des Speichers mit dem Multiplexer und mit der Kanalstellerlogik (LPV) in Verbindung stehen, wobei die Speicherzustandslogik (LES) einen Kippstufenblock (BCE) umfaßt, dessen

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   Eingänge die Befehle bzw. Angaben des Zentralkopplers über ein auf den Eingangskanälen (p4, p5, p6) eintreffenden logischen Pegel empfangen und deren Ausgänge auf den Ausgangskanälen (d8, d9, dlO, dl2, dl4) einen logischen Pegel liefern, der Angaben über den freien Zustand des Speichers bzw. über seine Lesebelegung oder Schreibbelegung durch den Zentraldialogkoppler bzw. Miniprozessor macht, so daß nach Auffüllen des Speichers mit einer vom frontalen Miniprozessor ausgesandten Nachricht die Zustandslogik des Speichers den Zentralkoppler durch ein erstes auf einen Ausgangskanal (p8) gegebenes Signal (CLE) davon in Kenntnis setzt, daß er das Lesen des Speichers vornehmen kann, wobei der Zentralprozessor nach dem Auslesen der Nachricht aus dem Speicher das Leseende durch ein zweites auf einen Eingangskanal (p6) gegebenes Signal (CFL) bekannt gibt, wobei die Speicherzustandslogik (LES) vom durch das erste Signal (CLE) angegebenen Zustand zu dem Freigabezustand des Speichers mit einem weiteren Signal (SIL) übergeht, welcher den Zentralprozessor durch Unterdrücken des ersten Signals (CLE) und dem Frontalprozessor durch Anlieferung des die Verfügbarkeit des Speichers angebenden Signals (SIL) auf einem Ausgangskanal (d8) angezeigt wird, wobei der Zentralkoppler eine Belegungsanforderung zum Einschreiben in den Speicher durch Anbieten eines dritten Signals (COC) auf einem Eingangskanal (p4) durchführt, wodurch die Speicherzustandslogik (LES) von dem den Verfügbarkeitszustand des Speichers angebenden Zustand (SIL) zu dem Belegtzustand übergeht, welcher dem Zentralprozessor über einen Ausgangskanal (p9) bestätigt und dem Frontalprozessor über einen Ausgangskanal (dlO) mitgeteilt wird, wobei der Zentralprozessor nach dem Einschreiben ein das

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   Ende des Einschreibvorgangs durch den Zentralprozessor angebendes Signal (CFE) liefert, das auf einem Eingangskanal (p5) empfangen wird, wodurch die Speicherzustandslogik (LES) vom dem Belegtzustand zum Zustand "Lesen des Speichers durch den Frontalprozessor" übergeht, was dem Frontalprozessor durch einen Ausgangskanal (dl4) mitgeteilt wird.

   5 - System gemäß Anspruch 4, dadurch gekennzeichnet, daß der Frontaldialogkoppler eine Unterbrecherlogik (LI) enthält, mit der der frontale Miniprozessor für jegliche andere Arbeit als das Lesen des Speichers unterbrochen werden kann, wobei die Unterbrechungslogik an einen Eingangskanal (p6) angeschlossen ist, der das zweite Signal (CFL) überträgt, sowie an die Ausgänge der Speicherzustandslogik (LES) angeschlossen ist, die die Signale "Speicher verfügbar" (SIL) und "Auslesen des Speichers durch Frontalprozessor" (FLE) aussenden, so daß eine Unterbrechung des Frontalprozessors durch die Unterbrechungslogik entweder nach dem Auslesen des Speichers durch den Zentralprozessor oder vor dem Auslesen des Speichers durch den Frontalprozessor hervorgerufen wird, wobei die Eingangskanäle (d8, d9) außerdem an die Unterbrechungslogik über Drähte (dO81, dO91) angeschlossen sind, damit der Frontalprozessor evtl. die gerade stattfindende Unterbrechung überdecken und anschließend wieder freilegen kann.

   6 - System gemäß Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge der Speicherzustandslogik, über die die Zustandsangaben durch die Signal "Lesen des Speichers

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   durch den Frontalprozessor¹¹ (FLE), "Speicher frei" (SIL", "erstes Signal" (CLE), "Speicher besetzt für das Einschreiben durch den Zentralprozessor" (CEC), "Einschreiben in den Speicher durch den Frontalprozessor" (FEC), geliefert werden, mit den Eingangsstellungen (A) des AusgangsmuItiplexers (MSF) verbunden sind, wobei die Eingangskanäle (d8 bis dl5) mit einem Dekodierer (DNC) zur Entschlüsselung der Kopplernummer, einen Ausgang (CD) dieses Dekodierers mit einer Freigabelogik des Kopplers (LVC) verbunden ist, die ihrerseits an den Multiplexer (MSF) über einen Draht (SYN 4) und.an.die Sammelschiene (bmf) des frontalen Miniprozessors durch einen Eingangsdraht (ADRS) und über Ausgangsdrähte (SYN und HW) angeschlossen, wobei ein Eingangsdraht (SR) den Multiplexer mit der Sammelschiene verbindet, so daß einem Lesen des Speichers durch den frontalen Miniprozessor eine Identifizierung des frontalen Kopplers durch diesen Miniprozessor vorausgeht, indem letzterer die Binärzahl des frontalen Kopplers auf den Eingangskanälen (d8 bis dl5) anbietet und anschließend den Eingangsdraht (ADRS) der Kopplerfreigabelogxk (VC) aktiviert, die durch den Dekodierer (DNC), Draht (CD) davon in Kenntnis gesetzt wird, daß die im Kodierer empfangene Binärzahl der in den Schaltkreisen des Dekodierers verdrahteten Nummer gleich sind, wobei die Kopplerfreigabe (LVC) den Frontalprozessor und die Speicherzustandslogik (LES) von dieser Gleichheit in Kenntnis setzt, indem die Drähte (SYN) und (HW-CV) aktiviert werden, und indem der Frontalprozessor den Eingangsdraht (SR) des Ausgangsmultiplexers (MSF) aktiviert, der seine EingangsStellungen (A) freigibt, über die der gerade bestehende Zustand des Speichers an den frontalen Miniprozessor übertragen wird.

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   7 - System gemäß Anspruch 6, bei dem einerseits die Freigabe des Speichers durch den Zentralprozessor der Speicherzustandslogik über einen Draht der Speicherzustandslogik und andererseits die Freigabe der Nummer des frontalen Kopplers durch den frontalen Miniprozessor der Speicherzustandslogik über den Draht der Freigabelogik des Kopplers angegeben wird, dadurch gekennzeichnet, daß die Stellungen (A und B) des Eingangsmultiplexers (MES) des Speichers, an die die Eingangskanäle (dO bis dl5) angeschlossen sind, durch die die Belegung des Speichers für das Einschreiben durch den Zentralprozessor kennzeichnenden Signal (CIC) bzw. durch die für das Einschreiben in den Speicher durch den Frontalprozessor kennzeichnenden Signale (FEC), die von der Speicherzustandslogik (LES) kommen, freigegeben -werden, wobei die Ausgänge des Speichers an die Eingangspositionen (B) des Ausgangsmultiplexers (MSF) angeschlossen werden, die durch Empfang auf einen Draht (DR) der Multiplexersammelschiene eines durch den Frontaprozessor angebotenen Signals freigegeben werden, wobei der Speicher einerseits einer Schreiblogik (LOE) zugeordnet ist, die über Drähte, welche die Signal "Speicher besetzt für das Einschreiben durch den Zentralprozessor" (CEC) und "Einschreiben in Speicher durch den Frontalprozessor" (FEC) auf Steuerdrähte (LEC, CAL, STR) der Sammelschiene (bsi), an einen Steuerdraht (DA) der Multiplexersammelschiene (bmf) und an Freigabedrähte (SV und CV) des Speichers und des Kopplers übertragen, mit der Speicherzustandslogik verbunden ist, wobei der Speicher andererseits einer Adressenvorschublogik (LAA) über ein Adressenregister (RAD) der Speicherzellen zugeordnet ist, wobei der Nullrückstellungseingang dieses Speichers

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   mit einem Nulladressierungsdraht (ADO) verbunden ist, der von der Speicherzustandelogik (LES) kommt, wobei die Schreiblogik und die Adressenvorschublogik an die Steuerdrähte (VAL, LEC, STR) der Sammelschiene und an die genannten Drähte (DR, DA) der Multplexersammelschiene, an die die Signale (CEC und FEC) von der Speicherzustandslogik (LES) transportierten Drähte, an die die Freigabedrähte des Speichers (SV) und des Kopplers (CV) übertragenden Drähte angeschlossen sind, wobei die Adressenvorschublogik darüber hinaus mit den die von der Speicherzustandslogik (LES) stammenden Signale (CLE und FLE) übertragenden Drähten in Verbindung steht, so daß einerseits das Einschreiben von vom zentralen Koppler stammenden Daten in eine Speicherzeile des Speichers mit Hilfe eines Befehls in Impulsform geschieht, der von der Schreiblogik (LOE) unter der Wirkung der zusammen auftretenden Zustandssignale "Nichtlesen" (LEC), "Bichtfreigabe" (VAL), "Freigabe des Speichers "(SV), "Einschreiben durch den Zentralprozessor" (CEC) und den Impuls "Annahme der Daten" (STR) geliefert wird, wobei die Adressierung einer folgenden Speicherzeile zum Einschreiben der folgenden Daten durch das Register (RAD) unter der Wirkung eines in Impulsform vorliegenden Befehls, der diesem Register durch die Adressenvorschublogik (LAA) und der Wirkung der zusammen auftretenden Zustände (VAL, SV, CEC) und des die Berücksichtigung der Daten bedeutenden Impulses (STR) erfolgt, und daß andererseits das Einschreiben von vom frontalen Miniprozessor stammenden Daten durch die Schreiblogik (LOE) unter Wirkung der Signale der zusammen auftretenden Zustände "Einschreiben durch den Frontalprzessor" (FEC), "Koppler freigegeben" (CV)

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   und des in Impulsform vorliegenden Befehls "Daten verfügbar" (DA) erfolgt, wobei die aufeinanderfolgende Adressierung der Speicherzeilen für ein Auslesen durch den frontalen Miniprozessor mit Hilfe der Adressenvorschublogik (LAA) unter Wirkung der Signale der zusammen auftretende Zustände "Lesen durch den Frontalprozessor" (PLE), "Koppler freigegeben" (CV), "Daten verfügbar" (DA) erfolgt, wobei jeder Lese- bzw. Schreibsequenz des Speichers eine Nullrückstellung des Adressenregisters (RAD) durch einen Impusl vorausgeht, der auf einem Draht (ADO) durch die Speicherzustandslogik (LES) angeboten wird.

   8 - System gemäß Anspruch 7, gekennzeichnet durch ein ODER-Gatter (VS) mit drei Eingängen, von denen ein erster einerseits über einen Widerstand mit einem positiven Pol einer Spannungsquelle und andererseits zur Seite des Zentralprozessors hin an einen geerdeten Arbeitskontakt eines Verbindungsrelais der Sammelschiene, und der zweite und dritte Eingang an die Sammelschiene (bmf) des frontalen Miniprozessors über Drähte (CLO und SCL) angeschlossen ist, wobei der Ausgang des ODER-Gatters (VS) mit der Speicherzustandslogik (LES) und dem abgehenden Kanal (dl5) über einen Adraht (INI) verbunden ist, so daß ein Verriegelungsbefehl durch das Gatter auf die Speicherzustandslogik gegeben wird, wenn der Frontalkoppler nicht an den Zentralkoppler (Verbindungsrelais in Ruhestellung) angeschlossen ist oder wenn der Miniprozessor nicht gespeist wird (logischer Pegel auf dem Draht CLO) oder auch wenn der frontale Koppler nicht in das Gehäuse des frontalen Miniprozessors hineingesteckt ist (Draht SCL), wobei der Verriegelungsbefehl jegliches Lesen

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   oder Schreiben des Speichers unterbindet, was dem Frontalminiprozessor über den Kanal (D15) mitgeteilt wird.

   9 - System gemäß Anspruch 2, bei dem der Zentraldialogkoppler eine erste Koppellogik umfaßt, die über eine direkte Zugangssammelschiene und einen Speicherzugangsüberwaeher mit dem Zentralspeicher in Verbindung steht, dadurch gekennzeichnet, daß die Koppellogik einerseits einen ersten Sendeteil für Adressen und Daten zwischen einem Mikroprozessor (MPC) des Zentralkopplers und einer Speicherbank über direkte Zugangsverbindung (H) zur adressierten Bank und andererseits einen zweiten Senderteil für Befehls- und Zustandssignale auf Verbindungen (I, J, K, L) enthält, die mit dem Speicherzugangsüberwacher (MAC) verbunden sind und einen Semaphorkanal für die Übertragung dieser Signale vor den zu einer Speicherbank gehörenden Adressen- und Datensignalen bilden, damit die Verfügbarkeit der Speicherbank sowie der direkten Zugangsverbindung (H) zu dieser Speicherbank zuvor festgestellt wird.

   10 - System gemäß Anspruch 9, dadurch geken nzeichnet, daß der erste Teil der ersten Logik (LCl) drei mit ihren Eingängen parallel an Ausgangsdrähte (rO - 15, Verbindungen U) des Mikroprozessors (MPC) verbundene Schreibregister aufweist, die ein Datenschreibregister (RDE) mit Eingangsdrähten (rO - 15) und einem Steuerdraht-(ra LDA), ein Register für niedrige Adressen (RAB) mit Eingangsdrahten (rO - 14) und mindestens einem Steuerdraht (m LAR) und ein Register für hohe Adressen (RAH) mit Eingangsdrähten (rO - 14) und einem

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   Steuer draht (τη MBK) umfassen, wobei die Steuer drähte dieser Register außerdem mit dem Mikroprozessor verbunden sind, während die Ausgänge der Datenschreibregister (RDE) und der Register für die niedrigen Adressen (RAB) an die Eingangsstellungen (A bzw. B) eines Multiplexers (MXl) und die Ausgänge des Registers für hohe Adressen (RAH) mit den EingangsStellungen (B) eines Multiplexers (MX2) verbunden sind, dessen Eingangsstellungen (A) an Masse liegen, wobei die Ausgänge dieser Multiplexer (MXl, MX2) zu den Sendeeingängen von Senderempfängern (ERl und ER2) führen, deren zusammengefaßte Ausgänge direkte Zugänge (H) zur Sammelschiene (bad) führen, wobei die Multiplexer und Senderempfänger unter der Überwachung des zweiten Teils der ersten Logik (LCl) verriegelt sind (Drähte ADD und SEL), so daß der Mikroprozessor in das Register für niedrige Adressen (RAB) die Nummer des für die einzuspeichernden Daten bestimmten Speicherplatzes ergibt, dann in das register für hohe Adressen (RAH) die Nummer des Speicherblocks und der Speicherbank einführt, wobei die einzuschreibenden Daten anschließend in das Datenschreibregister (RDE) eingegeben werden, wobei das Füllen dieser Register unter der Überwachung des Mikroprozessors durch Abgabe von aufeinanderfolgenden auf Drähte (m LAR, m MKB und m LDA) gegebene Mikrobefehle geschieht, wobei die Register ihren Inhalt erst dann auf die direkten Zugangsverbindungen (LCl) die Verfügbarkeit dieses Speichers sowie die Verfügbarkeit der direkten Zugangssammelschiene (bad) hat feststellen können.

   11 - System gemäß Anspruch 10, dadurch gekennz ei c h η et, daß der erste Teil der ersten Logik außerdem

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   ein Datenleseregister (LDM) für aus der adressierten Speicherbank kommende Daten aufweist, wobei dieses Register mit Datenübertragungskanälen (Drähte DMA 0-15) zwischen den Senderempfängern (ERl) und dem Mikroprozessor (MPC) geschaltet ist, während der zweite Teil der ersten Logik (LCl) eine Schreibund Leselogik (LEL) enthält, die einerseits an den Mikroprozessor (MPC, Steuerdraht m LDA) und andererseits an eine Eingangsstellung (B) des Multiplexers (MXl, Draht WT) zur Angabe des Schreibvorgangs bzw. Lesevorgangs verbunden ist, so daß wenn der Mikroprozessor (MPC) auf dem Draht (m LDA) einen Mikrobefehl aufweist, die Schreib- und Leselogik (LEL) ein Zustandssignal O auf dem Draht (WT) erzeugt, das der Speicherbank bei ihrer Adressierung mitteilt, daß sie für einen Einschreibvorgang angefordert wird, während bei Nichtempfang des Mikrobefehls die Schreib- und Leselogik (LEL) auf dem Draht (WT) ein Zustandssignal 1 erzeugen kann, das der Speicherbank mitteilt, daß sie für einen Lesevorgang beansprucht wird.

   12 - System gemäß Anspruch 11, dadurch gekennzeichnet, daß der zweite Teil der ersten Logik (LCl) einen Signalgenerator · (GSM) enthält, der mit der Schreib- und Leselogik (LEL, Draht WT) verbunden ist sowie mit den Senderempfängern (ERl bis ER3, Draht SEL), einer direkten Zugangsüberwachungslogik (CAD, Drähte LOAD, SEL, SOT) und den Multiplexern (MXl, MX2, Draht ADD) in Verbindung steht, wobei der Senderempfänger (ER3) mit den das Anbieten von Adressen bzw. Daten anzeigende Signale übertragenden Verbindungen (I), eine Logik (CAD) mit einem Senderempfänger (ER4, Draht SBZ) verbunden ist, der seinerseits an die Verbindungen (J) angeschlossen ist, die die

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   Nummern der verfügbaren Speicherbanken empfangen, wobei eine den Belegtzustand der Speicherbanken anzeigende Logik (LOB) mit dem Adressenregister (RAH, Draht PAG) in Verbindung steht, von dem sie die kodierte Nummer der zu adressierenden Bank erhält, ferner mit dem Senderempfänger (ER4) und mit der Logik (CAD) in Verbindung steht, so daß das von der Schreib- und Leselogik (LEL) angebotene Schreibsignal (Pegel O auf Draht WT) den Generator (GSM) aktiviert, der dem Senderempfänger (ER3) ein Probesignal zuführt, das sofort auf den Verbindungen (I) ausgesandt werden soll, wobei das Aussenden dieses Signals dem Speicherzugangsüberwacher (MAC) mitteilt, daß eine Adresse gerade angeboten wird, wobei die verfügbaren Banken nacheinander ihre Nummer der den Belegtzustand der Banken anzeigenden Logik (LOB) mitteilen, die ihrerseits der direkten Zugangsüberwachungslogik (CAD) die Übereinstimmung zwischen der vom Register (RAH) empfangenen Speicherbankennummer und einer der vom Speicherzugangsuberwacher (MAC) auf den Verbindungen (J) übertragenen Bankennummer mitteilt, wobei die Logik (CAD) dann dem Überwacher (MAC) eine Anforderung zur Belegung der Bank durch die Verbindungen (K) überträgt, wobei der Überwacher (MAC) den Empfang der Beleganforderung bestätigt, die Belegung der Logik (CAD) durchführt und ihr die Verfügbarkeit der direkten Zugangssammelschiene (bad) für die Übertragung von aufeinanderfolgenden auf den Verbindungen (L) auftretenden Impulse mitteilt, wobei die Logik (CAD) den Senderempfänger (ER4) auf Sendebetrieb einstellt und dieser an den Überwacher (MAC) die von der Logik (LOB) korrekt analysierten Bankennummern überträgt, wobei die Zugangsüberwachungslogik (CAD) den Signalgenerator (GSM, Drähte SOT, SEL) in Gang setzt, der die Senderempfänger (ERl bis

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   ER3) in Sendebetrieb bringt und über den Draht (ADD) nacheinander die Stellung (B) und dann (A) der Multiplexer (MXl und MX2) steuert, um die Übertragung der hohen und niedrigen Adresse und anschließend der Daten auf den Verbindungen (H) der Sammelschiene (bad) durchzuführen, während bei Vorhandensein eines Lesesignals in der Schreib- und Leselogik (LEL, Pegel 1 auf Draht WT) der Zugangsüberwacher (MAC) beim Empfang der Adresse deren Empfang der Logik (CAD) bestätigt, die den Befehl, durch den die Senderemfanger(ERl bis ER3) auf den Sendebetrieb eingestellt werden, unterdrückt, so daß diese in den Empfangsbetrieb übergehen, um die Daten aus der ausgelesenen Speicherbank zu empfangen.

   13 - System gemäß Anspruch 12, dadurch gekennzeichnet, daß der Senderempfänger (ER2) einerseits mit der Schreib- und Leselogik (LEL) über Eingangsdatendrähte (DMX) und andererseits mit einem Fehlerregister (RDF) über Eingangsdatendrähte (DMX 12-13) und über einen Steuerdraht (CANS) verbunden ist, wobei der Steuerdraht außerdem zum Leseregister (LDM) führt, dessen Ausgangsdaten über Drähte (DMA 0-15) zum Mikroprozessor geleitet werden, wobei die Schreib- und Leselogik (LEL) mit dem Senderempfänger (ER3) über einen Steuerdraht (ANS) verbunden ist, während das Fehlerregister (RDF) über Drähte (P) mit der zweiten Koppellogik (LC2) verbunden ist, so daß die für einen Lesevorgang beanspruchte Speicherbank der Schreib- und Leselogik (LEL) über den Senderempfänger (ER3), der auf den Empfangsbetrieb eingestellt ist, ein Empfangsbestätigungssignal aufweist, wobei die Speicherbank gleichzeitig ihre Leseinforma— tionen auf den Verbindungen (H) anbietet und wobei die Informationen erstens die Daten der adressierten Speicherzeile, die im

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   Register (LDM) empfangen wurden, und zweitens eventuelle im Fehlerregister (RDF) registrierte Speicher und Paritätsfehler sowie drittens die in der Schreib- und Leselogik (LEL) festgehaltene Speicherbankkodenummer umfaßt, wobei diese Nummer durch die genannte Logik mit der aus dem Register (RAH) stammenden Nummer verglichen wird, so daß bei Übereinstimmung die Schreib- und Leselogik (LEL) einen Befehl in Impulsform auf den Draht (CANS) gibt, wodurch die Übertragung der Daten aus dem Register (LDM) in den Mikroprozessor bzw. der Fehlerangaben des Fehlerregisters (RDF) in die zweite Logik (LC2) möglich wird.

   14 - System gemäß Anspruch 13, dadurch gekennzeichnet, daß die zweite Koppellogik (LC2) an den Zentralprozessor über eine Multiplexermaschine (bmx), an die erste Koppellogik (LCl) über Verbindungen (P, Q), die vom Fehlerregister (RDF) bzw. Register für tiefe Adressen (RAB) kommen und auf eine Verzögerungsvorrichtung (TCG) sowie auf die Eingangsstellungen eines Multiplexerpaares (MX3 und MX4) verteilt sind, deren Ausgänge mit den bidirektionalen Kanälen (DO bis D15) der Sammelschiene (bmx) verbunden sind, angeschlossen, wobei diese Kanäle auf eine den Zentralprozessor auf Verlangen des zentralen Mikroprozessors hin unterbrechende zentrale Unterbrechungslogik (LCI) auf eine Kopplernummerdekodierungslogik (LDC), die die zweite Koppellogik (LC2) bildet, auf eine Wartedrahtzustandslogik (LEF) verteilt sind, mit der die Behandlung durch den Zentralprozessor und den zentralen Mikroprozessor (MPC) der Wartedrähte der ankommenden und abgehenden Nachrichten aus dem Zentralspeicher

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   (MC) auf eine Fehler- und Initialisierungslogik (LDI) gegeben

   der

   werden kann, welche die Fehler auf den Samme!schienen eintreffenden und abgehenden Nachrichten zum Zentralkoppler weitermeldet.

   15 - System gemäß Anspruch 14, dadurch gekennzeichnet, daß die Zentralunterbrechungslogxk (LCI) an den Mikroprozessor (MPC) über einen Steuerdraht (m MEO), an den Koppler des Zentralprozessors über ünterbrechungsSteuerdrähte (ATN, RACK, TACK) und über Steuerdrähte zur Verdeckung oder Freilegung der Unterbrechungen (DO - 3), an die Logik (LDC) über einen Unterbrechungserkennungsdraht (RIT) angeschlossen ist, wobei die Logik (LDC) mit den Eingangsklemmen 0 des Multiplexers (MX4) über Markierungsdrähte für die verdrahtete Identifizierungsnummer der zweiten Logik (LC2) verbunden ist, wobei Auswahldrähte (SYNl, SYN2) zur Auswahl der Stellungen O bis 3 des Multiplexers (MX4) die Logik (LDC) an den Multiplexer anschließen, so daß nach der Übertragung einer Nachricht in eine Speicherbank der zentrale Mikroprozessor an die Logik (LCiQ über einen Draht (n MEO) einen Unterbrechungsbefehl erteilt, wodurch die Logik den Unterbrechungsantrag über einen Draht (ATN) an den Zentralprozessor weiterleitet, der den Empfang über einen Draht (RACK) bestätigt und die Logik (LCI) annimmt, die die Logik (LDC) von der Unterbrechung des Zentralprozessors in Kenntnis setzt, wobei diese Logik die Eingangsstellung O des Multiplexers (MX4 )

   über die Drähte (SYNl, SYN2) auswählt und an den Zentralprozessor die Identifizierungsnummer der zweiten Logik (LC2) überträgt, wobei der Prozessor den durch die Logik (LCI) formulierten Unter-

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   brechungsantrag ggfs. dadurch verzögert, daß er einen Verdeckungsbefehl und anschließenden Freilegungsbefehl auf den entsprechenden Drähten (DO -3) sendet.

   16 - System gemäß Anspruch 15,dadurch gekennzeichnet, daß die Wartedrahtzustandslogxk (LEF) und die Kopplernummerdekodierungslogxk (LDC) über Kanäle (D6 - 15 bzw. D4 - 9) der Multplexersammelschiene (bmx) an den Zentralprozessor angeschlossen sind, wobei die genannte Logik einerseits mit den Eingangsstellungen 1 des Multiplexers (MX4) über Drähte (dl2, 13, 15) und andererseits mit dem zentralen Mikroprozessor über Drähte (FOD, PID, FOU, FlU, BSD) verbunden sind, während die Logik (LCD) an den Spexcherzugangsuberwacher (MAC) über Drähte (ADRS, DR, SR, DA, SYN) angeschlossen ist, so daß, wenn der Zentralprozessor auf die Logik (LEF) über einen der Kanäle (D4 - 9) einen Befehl gibt, er gleichzeitig die Nummer des Kopplers, d.h. der zweiten Kopplungslogik (LC2) der Sammelschiene (bmx) an die Logik (LDC) über Kanäle (D6 - 15) meldet, wobei die Logik (LDC) die empfangene Nummer mit der intern verdrahteten Nummer vergleicht und bei Übereinstimmung das Signal (SYN) an den Zentralprozessor sendet, der dessen Empfang über den Draht (SR) bestätigt, wobei dieses Signal zusammen mit der Nummer des Kopplers es der Logik (LDC) ermöglicht, die Eingangsstellung 1 des Multiplexers (MX4) auszuwählen, damit, wenn die Logik (LEF) vom Zentralprozessor eine Beleganforderung für die Liste der ankommenden bzw. abgehenden Nachrichten empfängt und wenn der Mikroprozessor diese Liste nicht bearbeitet, die Logik (LEF) davon über den Draht (m FOU oder m FlU) in Kenntnis gesetzt wird und dies dem Zentralprozessor (PC) über den Draht (dl2 oder dl4) mitteilt, während, wenn der Zentral-

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   prozessor (PC) die wartende Reihe von eintreffenden bzw. abgehenden Nachrichten freigibt, die Logik (LEF) davon über den Draht (D4 oder D6) in Kenntnis gesetzt wird und dies dem Mikroprozessor über den Draht (FOD oder FlD) mitteilt, so daß der Mikroprozessor dann die Besetzung der wartenden Reihe von eintreffenden bzw. abgehenden Nachrichten anfordern kann, indem er ein Signal auf den Draht (m FOU oder m FlU) liefert, wobei der Signalaustausch durch einen auf den bezeichneten Drähten auftauchenden logischen Zustand 1 durchgeführt wird und der Zentralprozessor die Möglichkeit hat, falls ein Miniprozessor gestört ist, davon die Logik (LEF) über den Draht (D9) in Kenntnis zu setzen, wobei diese Logik dem Mikroprozessor über den Draht (BSD) mitteilt, die Nachrichtenübertragung zum gestörten Frontalprozessor zu unterbrechen, wobei das Ende der Hilfsschaltung der Logik (LEF) über den Draht (D8) mitgeteilt wird.

   17 - System gemäß Anspruch 14, dadurch gekennzeichnet, daß die Fehler und Initialisierungslogik (LDI) an die Kanäle (DlO bis D12) der Sammelschiene (bmx) des Zentralprozessors, an die Eingangsstellen 2 des Multiplexers (MX4) über die Drähte (dO8, dO9), an den zentralen Mikroprozessor (MPC) über die Drähte (DEF, INI, m DME, m DMS) angeschlossen ist, wobei die genannte Logik (LDI) eine Initialisierungsanfragekippstufe enthält, die beim Einschalten des Zentraldialogkopplers einen logischen Pegel "1" auf den Draht (INI) gibt, so daß das Mikroprogramm des Mikroprozessors zur Überprüfung des Zustande dieser Kippstufe solange abläuft, bis der Zentralprozessor diese Kippstufe auf "0" zurückstellt, indem er auf dem Draht (Dl2) einen

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   Befehl vorweist, der das Anlaufen des Dialogs ermöglicht, während dieser Prpzessor den Dialog (für den Fall eines Übergangs von der Sammelschiene auf den Hilfsminiprozessor) unterbricht, indem er auf dem Draht (DlI) einen Befehl vorweist, der die Initialisierungsanforderungskippstufe auf den Zustand "1" zurückstellt, wobei der Mikroprozessor (MPC) die Logik (LDI) über einen der Drähte (m DME oder m DMS) benachrichtigt, wenn er von einem sammelschienenseitigen Fehler der eintreffenden bzw. abgehenden Nachricht in Kenntnis gesetzt wird, wobei diese Logik die Fehlerangabe an den Zentralprozessor über einen Draht (d 08) oder dO9) überträgt und den Mikroprozessor durch einen auf dem Draht (DEF) angelieferten Befehl sperrt.

   18 — System gemäß den Ansprüchen 16 und 17, dadurch gekennzeichnet, daß die Verzögerungsvorrichtung (TCG) mit den Ausgängen des Fehlerregisters (RDF) über die Drähte (d5 bis d7) und (DAMB), mit der zentralen Unterbrechungslogik über den Draht (SITO), mit einer Speicherzustandelogik (LSO) über den Draht (BSB) und mit dem Mikroprozessor über die Drähte (m DME und m DMS) in Verbindung steht, wobei der Draht (d5) mit der Eingangsstellung 0 des Multiplexers (MX3) und die Drähte (d6 und d7) mit der Eingangsstellung 2 des Multiplexers (MX4) verbunden sind, wobei die der Speicherbank zugeordneten und im Fehlerregister (RDF) festgehaltenen Fehler dem Zentralprozessor über die Drähte (d5 bis d7), die einen Speicherfehler, einen Paritätsfehler bzw. einen Speicherausfall signalisieren, mitgeteilt werden, wobei der Mikroprozessor (MPC) auf einem Draht (m DME oder m DMS) ein Potential aufweist, wenn er einen Zugang zum Speicher anfordert, um eine ankommende bzw. abgehende Nachricht weiterzugeben, wobei

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   dieses Potential solange aufrechterhalten wird, wie der Anforderung des Mikroprozessors nicht entsprochen ist, so daß nach Ablauf einer von der Verzögerungsvorrichtung (TCG) vorgesehenen Frist diese Verzögerungsvorrichtung auf dem Draht (SITO) zur Logik (LGI) ein Signal liefert, das die Unterbrechung des Zentralprozessors hervorruft, wobei diese Unterbrechung auch unter der Überwachung der Speicherzustandslogik (LSO) erfolgt, die auf dem Draht (BSB) der Verzögerungsvorrichtung (TCG) ein Potential solange aufrechterhält, wie die Sammelschiene besetzt ist, wobei die Unterbrechung darüber hinaus unter der Überwachung des Fehlerregisters (RDF) erfolgen kann, das auf dem Draht (DAMB) solange ein Potential aufrechterhält, wie die direkte Zugangssammelschiene (bad) besetzt ist.

   19 - System gemäß Anspruch 18, dadurch gekennzeichnet, daß die Ausgänge des Registers für die niedrigen Adressen (RAB), die aus den Drähten (MAO - 14) bestehen, mit den Eingangsstellungen "1" des Multiplexers (MX3) und "3" des Multiplexers (MX4) verbunden sind, so daß eine Htortadresse, die in einer Speicherbank eingeschrieben werden soll, vom Zentralprozessor auf den Drähten (D) der Multiplexsammelschiene (bmx) gelesen wird.

   20 - System gemäß den Ansprüchen 1 bis 19, dadurch gekennzeichnet, daß die dritte Logik (LC3) dem Mikroprozessor (MPC) zugeordnet ein Paar von Kopplern (CSA und CSB) umfaßt, die an die Sammelschiene (bsl-a) bzw. (bsl-b) über einseitig gerichtete Steuerdrähte (REP, VAL, LEC, STR) und über zweiseitig gerichtete Datenkanäle (pO - 15) angeschlossen sind,

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   wobei die Koppler parallel mit den Ausgängen des Mikroprozessors über Drähte (rO - 15) verbunden sind, von denen die letzten fünf (rll - 15), die für die Adressierung eines Frontakopplers reserviert sind, auf die Eingänge eines Registers (RFA) für die Frontalprozessornuinmern abgezweigt sind, wobei die vier ersten Ausgänge des Registers, die den Eingängen (rll - 14) entsprechen, an die Eingangsstellungen (A) eines Multiplexers (MX5) und der fünfte Ausgang des Registers, der dem Eingang (rl5) entspricht, mit einem Auswahldraht (SEL) verbunden sind, wobei dieser Draht zu Drähten (SELA und SELB) führt, von denen der eine direkt mit dem einen Koppler (CSA) und der andere über einen Umkehrer mit dem anderen Koppler (CSB) verbunden ist, wobei die Eingänge (B) des Multiplexers (MX5) mit den Drähten (rl2 - 15) und die Ausgänge dieses Multiplexers mit den entsprechenden Eingängen (r) der Koppler (CSA und CSB) verbunden sind, wobei das Register (RFA) über einen Steuerdraht (m FAR) mit dem Mikroprozessor in Verbindung steht, wobei der Steuerdraht (m VAL) des Mikroprozessors zu den Kopplern (CSA und CSB) führt und letztere an eine Spexcherzustandslogik (LSO) über die Drähte (REPA und REPB) bzw, über den Draht (STR) angeschlossen sind, wobei die Logik (LSO) über den Draht (m BS) mit dem Mikroprozessor (MPC) in Verbindung steht, der in das Register (RFA) die Hummer des angerufenen Fronta!kopplers eingibt, in dem das Bit "0" bzw. "1" der stärksten Wichtung der Adresse dieses Frontalkopplers auf den Draht (Π5) geliefert und beim Empfang durch das Register (RFA) des vom Mikroprozessor (MPX) auf den Draht (m FAR) ausgesandten Ubertragungssxgnals auf den Draht (SEL) übertragen wird, um den

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   Koppler (CSA oder CSB) auszuwählen, der an die Sammelschiene angeschlossen ist, die den angeforderten Frontalkoppler bedient, wobei der Multiplexer )MX5) auf einen auf dem Draht (m VAL) vom Mikroprozessor (MPC) empfangenen Befehl die Bits 2 bis 2 der Adresse des Frontalkopplers auf die Kanäle (pO - 3) der ausgewählten Sammelschiene gibt, wobei der Mikroprozessor gleichzeitig die Logik (LSO) über den Draht (m BS) benachrichtigt, die einen Annahmebefehl (STR) erzeugt, der durch den ausgewählten Koppler (CSA oder CSB) zum Frontalprozessor geleitet wird, wobei der ausgewählte Koppler außerdem einen Freigabebefehl in Impulsform auf dan Draht (VAL) gibt, wobei das gleichzeitige Auftauchen der ALgnale (VAL und STR) dem Frontalkoppler die Übertragung eines vom Mikroprozessor auf den Drähten (r4 und p4 bzw. r5 und p5 bzw. r6 und p6) je nachdem, ob es sich um eine vom Zentralkoppler kommenda Besetztanforderung zum Einschreiben in den Speicher (drittes Signal COC), um ein Schreibende (Signal CFE) odar ein Leseende (Signal CFL) handelt, kennzeichnet.

   21 - System gemäß Anspruch 20, dadurch geken nzeichnet, daß ein Datenleseregister (LDF) des Frontalprosessors mit den Kopplern )CSA und CSB) und mit dem Mikroprozessor (MPG) über die Drähte (sO - 15), die Lesedaten übertragen, verbunden ist, wobei dieses Register außerdem über einen den Drähten (REPA und RSPBj gemeinsamen Antv/ortdraht an die Koppler angeschlossen sind,, wobei der Frontalkopplar auf die vom Frontalprozasgor stammende Besetstanforderung als Antwort ein auf dem Kanal (p9) empfangenes Signal (CEC) aussendet, das die Besetzung des Speichers sum Einschreiben durch den Zentralprozessor angibt und das von einem Antwortsignal (REP) begleitet wird, das

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   auf dem entsprechenden Draht empfangen wird und das Register (LDF) freigibt, das das Signal (CEC) an den Mikroprozessor weiterleitet, so daß dieser auf den Kanälen (pO bis pl5) der Samme1schiene über die Drähte (rO bis rl5) und den ausgewählten Kopplerdateri aussendet.

   22 - System gemäß den Ansprüchen 20 und 21, dadurch gekennzeichnet, daß die Koppler (CSA und CSB) mit dem zentrcClen Mikroprozessor über einen Draht (m LEC) verbunden sind, wobei der Mikroprozessor davon, daß er einen Lesevorgang im Speicher des Frontalkopplers durchführen muß, durch ein auf dem Kanal (p8) empfangenes Signal unterrichtet wird und daraufhin gleichzeitig einen Lesebefehl auf den Draht (m LEC) des ausgewählten Kopplers, der das Signal (LEC) erzeugt, und einen Annahmebefehl auf den Draht (m BS) der Logik (LSO), die das Signal (STR) erzeugt, gibt, so daß die Daten des Speichers, die auf den Kanälen (pO- 15) übertragen werden, im Mikroprozessor über das beim Empfang des Antwortsignals freigegebene Register (LDF) empfangen werden.

   23 - System gemäß Anspruch 20, dadurch gekennzeichnet, daß die Ausgänge (dlO bis dl4) des Registers (RFA) für die Nummer des angerufenen Frontalprozessors mit den Eingangsstellungen 2 des Multiplexers (MX4) der zweiten Logik (LC2) verbunden sind, so daß die Nummer des angerufenen Frontalprozessors vom Zentralprozessor auf Verlangen des letzteren hin gelesen werden kann.

   χ .·: x

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