DE2751106C2 - - Google Patents

Description

Die Erfindung betrifft ein Mehrprozessorsystem für das automatische Schalten einer Vielzahl von Telegraphenleitungen der im Oberbegriff des Anspruchs 1 angegebenen Art.

Ein derartiges Mehrprozessorsystem ist aus der DE-AS 26 03 262 bekannt. Dieses bekannte Mehrprozessorsystem umfaßt eine Anzahl von Leitungsanschlußmodulen, die jeweils eine Gruppe von Teilnehmer-Fernleitungen steuern, und einige Speichermodule, die durch einen einzigen gemeinsamen Bus mit den Anschlußmodulen verbunden sind. Die Speichermodule werden von einem Einfachbetriebsart-Steuermodul gesteuert, das in der Lage ist, den Ausfall eines Moduls dadurch auszugleichen, daß die adressierten Daten umkonfiguriert werden. Ein Ausfall, der entweder im Betriebsart-Steuermodul oder in dem einzigen Bus vorkommnt, würde jedoch das System stillegen.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Mehrprozessorsystem der eingangs genannten Art zu schaffen, bei dem der Ausfall eines Prozessors oder eines Busses durch unterschiedliches Leiten der Nachricht stets überwunden wird.

Gelöst wird diese Aufgabe in Übereinstimmung mit dem kennzeichnenden Teil des Anspruchs 1. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Der Kern der Erfindung besteht demnach darin, daß der Ausfall der Signale in einem Bus jedes Buspaares die Busauswähleinrichtung dazu veranlaßt, den jeweils anderen funktionstüchtigen Bus zu aktivieren.

Die Erfindung soll im nachfolgenden anhand der Zeichnung näher erläutert werden; in dieser zeigt

Fig. 1 das Blockdiagramm des erfindungsgemäßen Mehrprozessorsystems;

Fig. 2 das Blockdiagramm des Multiplexer-Untersystems, von dem das Schaltsystem in Fig. 1 Gebrauch macht;

Fig. 3 das Blockdiagramm der Logik der Benutzerverbindungen;

Fig. 4 das Blockdiagramm der bei dem Multiplexer in Fig. 2 verwendeten Zentraleinheit;

Fig. 5 das Blockdiagramm des Programmspeichers des Multiplexers in Fig. 2;

Fig. 6 ein Zeitimpulsdiagramm der Signale auf dem Multiplexkanal;

Fig. 7 das Format der vom Multiplexer in Fig. 2 benutzten Adressen;

Fig. 8 das Format der vom Multiplexer in Fig. 2 verwendeten Daten;

Fig. 9 den Textaufbau auf dem Multiplexkanal;

Fig. 10 die Datenspeicher-Organisation des Multiplexers in Fig. 2, wenn dieser die aus den Benutzerverbindungen entstehenden Zeichen empfängt, und

Fig. 11 die Datenspeicher-Organisation des Multiplexers in Fig. 2 während der Übertragungs von Zeichen auf die Benutzerverbindungen.

Das Multiplex-System in Fig. 1 handhabt und steuert das Verbindungsnetzwerk, das aus dem Benutzerverbindungssatz (AU), dem Benutzerbus (BUS-TB) und dem Multiplex- oder Untersystembus (BUS-MUX) besteht. Jeder Multiplexer (MSS) ist mit zwei Schnittstellen ausgerüstet; die erste steuert den Benutzerbus (NUS-TB), die zweite verbindet das Multiplex-System der Benutzerverbindungen mit dem Untersystembus (BUS-MUX). Jeder MSS-Multiplexer kann bis zu 768 AU-Benutzerverbindungen steuern, die über eine Busstruktur untereinander und mit dem Zentralprozessor 1 oder 2 verbunden sind. Die Verbindung zwischen dem BUS-MUX und dem Zentralprozessor 1 oder 2 erfolgt über eine Schnittstelle (IMA), die außerdem die Abtast- und Steuerfunktion der verschiedenen MSS- Multiplexer besitzt, um die Arbeit des Zentralprozessors selbst auf ein Minimum zu reduzieren. Sowohl der Untersystem-MSS-Multiplexer als auch die IMA-Schnittstelle des Zentralprozessors 1 oder 2 sind mikroprogrammiert und werden unter Verwendung von bipolaren Mikroprozessorschaltungen (auch als Mikroprozessor der "Bit-Slice"-Art bekannt) entwickelt. Das bipolare Mikroprozessorsystem ist so ausgestaltet, daß es eine Verarbeitungsgeschwindigkeit erreichen kann, die hoch genug ist, um die direkte Handhabung sowohl der Abtastung der AU-Benutzerverbindungen als auch der IMA- und MSS-Verbindungskommunikation auf dem BUS-MUX zu ermöglichen. Das Betriebsmikroprogramm wird direkt aus dem Zentralprozessor auf die MSS-Multiplexer und die 9-10 Schnittstelle geschickt. Die Verwendung der IMA-Schnittstelle gestattet die Trennung des CPU-I/O-BUS von dem BUS-MUX der MSS-Multiplexer. Auf diese Weise befinden sich alle Kommunikationen zwischen sämtlichen MSS′en im nichtprozessoralen Anforderungsmodus.

Der Zentralprozessor (CPU) 1, 2 ist ein Minicomputer wohlbekannter Art und wird daher vorliegend nicht beschrieben. Das System in Fig. 1 kann beispielsweise als CPU 1, 2 den Minicomputer PDP 11 der Digital Equipment Corporation, wie in der Veröffentlichung "Processor Handbook PDP 11/35′′; Bezugsziffer EB-02613- 750210/20, herausgegeben im Jahre 1973, beschrieben, oder aber den Miniprozessor HP 21 MX von Hewlett-Packard, wie in der im August 1974 herausgegebenen Veröffentlichung Nr. 5952-6563-5k beschrieben, oder ähnliche auf dem EDV-Markt erhältliche Minicomputer verwenden. Die Verwendung dieser Minicomputer bei dem Aufbau des in Fig. 1 dargestellten Systems macht einen Programm- und Mikroprogrammvorrat erforderlich, der die folgenden Funktionen ausführen kann.

Die MSS-Multiplexer-Funktion (Fig. 2) besteht im Steuern der telegraphischen Prozeduren der Art A, B, C oder D, die die Benutzer untereinander und mit der CPU verbinden können. Der Vorgang des Verbindens und der des Lösens der Verbindung werden durch den MSS-Multiplexer unter der Aufsicht der CPU 1, 2 gehandhabt. Der Zeichenaustausch wird jedoch von dem MSS-Multiplexer selbst autonom gehandhabt, der die verschiedenen AU- Benutzerverbindungen abtastet und in einem Datenspeicher 34-35 gepufferte Zeichen empfängt oder überträgt. Diese Puffer werden zyklisch auf die anderen Multiplexer oder auf die CPU 1-2 über den BUS-MUX entladen. Dieser ist auf logische Weise in drei Teile unterteilt. Die ersten beiden Teile sind identisch und stellen die echte MSS-Multiplexer-Schaltungsanordnung dar, die aus Gründen der Sicherheit zweifach vorgesehen ist. Der dritte Teil enthält die Schaltungen des Schiedsrichters 32; das ist der Baustein, der die Wirksamkeit des Multiplexers kontrolliert und der den Funktionsschalter im Falle eines Versagens bestimmt. Die drei Teile sind der Kürze halber mit MUX A, MUX B bzw. ARB 32 (Fig. 2) bezeichnet. Nur eine der MUX-A- und MUX-B-Einheiten ist jeweils aktiv. Die andere ist in Bereitschaft. Die beiden Datenspeicher, 34 des MUX A und 35 des MUX B, sind derart verbunden, daß beide gleichzeitig aktualisiert werden, egal, welcher der Multiplexer (MUX A oder MUX B) aktiv ist. Jeder MUX besitzt seine eigene unabhängige Stromversorgung 36 und 37. Die durch den Schiedsrichter 32 erzeugten Signale a 1 und b 1 ermöglichen die Verbindung des aktiven MUX mit den externen Bussen (BUS-MUX, BUS-TB). Ein Schatten auf den Signalen auf den Ausgnagsleitungen 42 und 43 genügt, um den BUS-T zu aktivieren. Um den BUS-MUX zu aktivieren, ist es erforderlich zu ermitteln, welcher der beiden Busse eine Funktion ausübt; diese Ermittlung wird von einem geeigneten Signal auf dem von der IMA-Schnittstelle ausgesendeten Bus vorgenommen. Die IMA-Schnittstelle 9 und 10 hat die Aufgabe, den Betrieb der verschiedenen MSS-Multiplexer 14-23 zu leiten und die direkte Verbindung des Zentralprozessors 1 und 2 mit dem Speicher 3 und 4 (in D. M. A.) herzustellen. Tatsächlich ist es eine periphere Einheit des Zentralprozessors 1 und 2, die über ein Eingabe/Ausgabe-System Parameter und Befehle empfängt und Ergebnisse und Zustände an den Zentralprozessor zurückgibt. Ihre Hauptfunktion besteht im zyklischen Abtasten der verschiedenen Multiplexer 14-23 und des Zentralprozessors 1 und 2 sowie des Speichers 3 und 4, um es jeder Systemeinheit zu gestatten, Verarbeitungsdaten mit anderen Einheiten auszutauschen. Die vollständige Prozedur wird durch die IMA-Schnittstelle 9 un d10 initialisiert, jedoch unter Steuerung des Zentralprozessors. Das Blockdiagramm der IMA- Schnittstelle 9 und 10 besitzt die gleiche Auslegung wie das der MSS′en 14-23. In der Tat wird die gleiche Art von Mikroprozessor MIPR 31 und 32 verwendet. Auf dem Hardware-Niveau liegt der Unterschied hauptsächlich im Ersetzen der Schnittstelle mit dem TB durch eine Schnittstelle mit dem I/O-Bus des Zentralprozessors 1 und 2. Vom Standpunkt des Programmierens aus gesehen sind die beiden Blockdiagramme jedoch völlig verschieden.

Die Benutzer-Schnittstelle AU (Fig. 3) bildet die elektrische Schnittstelle mit der Benutzerleitung und führt die folgenden Funktionen aus: die elektrische Trennung zwischen den Leitungsschaltungen und den internen Bestandteilen des Schaltzentrums; die Leitungssteuerung (Einfachstrom und Doppelstrom); die Handhabung der eingehenden Modulation mit einem um 47% höheren Randwert und die Übertragung mit einer Verzerrung, die unter 0,5% liegt.

Die elektrische Trennung wird durch die elektrische Schnittstelle 25 ausgeführt, die sich um die elektrische Umsetzung der Signale aus dem telegrafischen in den logischen Pegel und um die Handhabung der Leitungsbedingungen, Einfach- oder Doppelstrom bei einer Ausführungsform mit 2 oder 4 Leitungen, kümmert. Die Steuerlogik 29 hat die Aufgabe zugewiesen bekommen, die erforderlichen Signalisierbedingungen einzustellen: CCITT der Art A und B und irgendein anderes erforderliches Signal. Der Serien/ Parallel-Umsetzer 27 nimmt in dem Eingang eine asynchrone Serienmodulation entgegen, die die Start- und Stoppbits überprüft. Er überträgt das Zeichen im Parallelformat auf Pegel 5 oder 8 auf den MSS-Multiplexer 14-23, der es handhaben und auf den Zentralprozessor 1-2 schicken wird. Der Serien/Parallel-Umsetzer 27 empfängt Zeichen im Parallelformat aus dem MSS-Multiplexer 14-23 und schickt sie im Serienformat an den Benutzer oder auf die Verbindungsleitung unter Hinzufügung der Start- und Stoppbits. Beide Umsetzer werden von dem Multiplex-MSS-Programm gesteuert und können an die unterschiedlichen Erfordernisse der Leitungssteuerung angepaßt werden. Die Steuerlogik handhabt die Zeit- und Telegrafietaktgeber, die Befehlscodes und die Auswahlsignale.

Die Steuergruppe TB (1401-1424, 1501-1524, 2301-2324) der Benutzerverbindungen in Fig. 1 führt die folgenden Hauptfunktionen aus:

• - Erstellung der Schnittstelle des Benutzerverbindungsbusses (BUS-AU in Fig. 3, nicht gezeigt in Fig. 1);
• - Adressieren der aus dem Mikroprozessor MIPR 30, 31 des Multiplexers MSS 14-23 herrührenden und für den Benutzer der telegrafischen Arbeitsfrequenzen jeder Leitung bestimmten Signale;
• - Erzeugen der telegrafischen Arbeitsfrequenzen jeder Leitung.

Die MSS-Einheiten 14, 15 und 23 und die IMA 9 und 10 machen von dem bipolaren Mikroprozessor MIPR 30-31 in Fig. 4 Gebrauch. Die Ausgestaltung dieses Mikroprozessors ist auf diese Anwendungsart spezialisiert. Es ist jedoch ausreichend flexibel, um die Verwendung der gleichen logischen Platten sowohl der Multiplexer 14, 15 und 23 als auch der IMA-Schnittstelle 9 und 10 zu erlauben. Das wichtigste Merkmal des bipolaren Mikroprozessors ist seine hohe Datenverarbeitungsgeschwindigkeit. Diese Verarbeitungsgeschwindigkeit ermöglicht die Handhabung der direkten Kommunikation sowohl der Benutzerverbindung AU als auch der Zentralprozessors 1 und 2 mit dem BUS-MUX oder mit dem I/O-BUS durch das Mikroprogramm. Das Programm wird durch den Mikroprozessor in Fig. 4 ausgeführt, auf einen Lese/Schreib-Speicher 51 der LSI-Art, genannt "RAM", aufgezeichnet und auf die MSS-Multiplexer 14-23 und die IMA-Schnittstelle 9 und 10 aus dem Zentralprozessor 1 und 2 geschickt. Um die anfängliche Kommunikation zwischen dem Zentralprozessor 1 und 2 und den MSS-Multiplexern 14-23 zu gestatten, wird nur ein Ladeprogramm ("Loader") des RAM 51 auf einen Festspeicher PROM 61 aufgezeichnet. Daher ist der Multiplexer generisch; es wird die Aufgabe des Zentralprozessors 1 und 2 sein, ihn entsprechend der Konfiguration der Systeminstallierung mit dem zweckmäßigen Programm und den Parametern zu instruieren. Dieses Merkmal des Multiplexers MSS 14-23 und der Schnittstelle IMA 9 und 10 verleiht dem Gesamtsystem eine noch nicht dagewesene Flexibilität, die in der Tat über verschiedene Konfigurationen der Hardware-Bausteine in Fig. 1 einen breiten Anwendungsbereich erschließt. Das System in Fig. 1 kann insbesondere bei den folgenden Anwendungen Verwendung finden, indem das Programm des Zentralprozessors 1 und 2, des Multiplexers MSS 14-23 und der Schnittstelle IMA 9 und 10 entsprechend modifiziert wird.

• - peripheres Netzwerk-Schaltzentrum;
• - geschaltetes Netzwerk-Transitzentrum;
• - internationales Hauptzentrum;
• - Terminalkonzentrator zum Abschluß an ein oder mehrere Datenfernverarbeitungszentren von hohem Niveau;
• - Nachrichtenschaltung (d. h. mit Speicherung von Nachrichten und darauffolgendem Übertragen derselben).

Die beiden MUX-Teile sind völlig gleich und bestehen jeweils aus den folgenden Modulen:

• - Mikroprozessor 30 oder 31 (kurz bezeichnet als MIPR A und MIPR B);
• - Datenspeicher 34 und 35;
• - Programmspeicher 51 und 61 (Fig. 4);
• - Schnittstelle BUS-TB (49 in Fig. 2);
• - Schnittstelle BUS-MUX (50 in Fig. 2).

Im Falle der Schnittstelleneinheit IMA 9 und 10 ist die Zusammensetzung gleich, jedoch wird die BUS-TB-Schnittstelle 49 durch die IO-Schnittstelle (7-8) ersetzt.

Der in Fig. 4 dargestellte MIPR-Mikroprozessormodul besteht aus einem 12-Bit-Rechenwerk 52 (ALU 52), einem Programmzähler 53 für das 12-Bit-Adressieren des Programmspeichers 51 und einer logischen Schaltungsanordnung, die sämtliche typischen Mikroprozessorfunktionen koordiniert. Insbesondere besteht eine derartige logische Schaltungsanordnung aus:

• - einer Unterbrecherschaltung 54 mit einer vektorisierten Priorität von bis zu 7 Pegelindikatoren mit der Möglichkeit, im Speicher 51 oder im ALU 52 das Arbeitsregister 56 und 57 und das Zustandsregister 55 aufzubewahren;
• - Echtzeit-Zeittaktschaltung 58;
• - Paritätsprüfungslogik 59, die aus drei separaten Schaltungen besteht.

Die wichtigsten vom MIPR-Mikroprozessor gestatteten Funktionen sind die:

• - Möglichkeit des Codierens von Unterroutinen bis zu 5 Pegeln;
• - Möglichkeit des Asuführens eines bedingten Sprungs in einer einzigen Instruktion als Folge der Prüfung eines adressierten einzelnen Bits;
• - Möglichkeit des Ausführens eines Sprungs der indirekten Art;
• - Möglichkeit des Ausführens eines Sprungs der indizierten Art auf der Grundlage des Inhalts der bedeutendsten vier Bits eines Eingabedatums.

Der Mikroprozessor in Fig. 4 kann eine vollständige Instruktion in nur einer Taktperiode ausführen, weil der Taktgeber eine Frequenz von 4 Mhz, das entspricht einer Instruktionszeit von 250 Nanosekunden und einer Geschwindigkeit von 4 Millionen Instruktionen pro Sekunde, besitzt. Dieses Merkmal ist für die erfindungsgemäße Ausgestaltung des Schaltzentrums von grundlegender Bedeutung. Tatsächlich ist die auf dem BUS-MUX verwendete TDM-Übertragungstechnik nur dann möglich, wenn die Geschwindigkeit des MSS-Multiplexers 14-23 ausreichend hoch ist. Demzufolge ist der Aufbau in Fig. 1 auch nur dann realisierbar, wenn Mikroprozessoren mit sehr hoher Geschwindigkeit verwendet werden. Das Adressieren des Programmspeichers 51 erfolgt mit 12 Bits für insgesamt 4K-Instruktionen. Dieses Feld ist in 1K von in einem Festspeicher PROM 61 für das Ladeprogramm ("Loader") aufgezeichneten Instruktionen und in 3K von im Speicher RAM 51 für das Hauptprogramm eingeschriebenen Instruktionen unterteilt. Die Instruktion ist in einem 24-Bit-Wort enthalten. Die bedeutendsten Bits identifizieren die folgenden vier Arten von Instruktionen:

A)arithmetische und logische Instruktionen (Code 00); B)Instruktionen der unmittelbaren Art (Code 01); C)Eingabe/Ausgabe-Instruktionen (Code 10); D)Sprunginstruktionen (Code 11).

Der Programmspeicher (Fig. 5) besteht aus 1K×24 Bits des PROM 61 und aus 3K×24 Bits des RAM 51. Die Schaltungsanordnung des Speichers RAM 51 gestattet ein Lesen desselben und Einschreiben in denselben durch den Mikroprozessor, wobei die Instruktionslänge von 24 Bits in 2 Worte von jeweils 12 Bits umgewandelt wird. Das Lesen und Schreiben erfolgt mittels der allgemeinen Register 57. Zu den 24 Bits der Instruktionen des PROM 61 wird ein Paritätsprüfungsbit hinzugezählt. Der RAM 51 enthält 2 Paritätsbits, und zwar eines für jedes der beiden Worte, in die die Instruktion beim Lesen oder Einschreiben durch den Mikroprozessor unterteilt wird. Wenn der Speicher jedoch von dem Sequenzzähler 53 gelesen wird, d. h. wenn das in dem gespeicherte Programm ausgeführt wird, wird aus den 3 Paritätsbits nur ein für den Instruktionsbus 62 gültiges Bit erzeugt. Der Speicher gehört zur Metalloxid-Halbleiterart (MOS) mit einer Zugriffszeit von 200 Nanosekunden. Fig. 5 zeigt im einzelnen: das Adressenregister 66, das Schreibregister 65, die Decodierlogik 67, den Adressenmultiplexer 68, das den RAM 51 freigebende Flipflop 69 und die Verknüpfungsglieder der gelesenen Daten 70 und der Instruktionen 70′. Das Adressieren des Datenspeichers 34, 35 (Fig. 2) erfolgt mit 12 Bits, wodurch das Adressieren von 4K-Worten ermöglicht wird. Durch Hinzuzählen eines Bits kann der Datenspeicher 34 und 35 gegebenenfalls bis auf 8K-Worte erweitert werden (Bankerweiterung).

Der Adressenbus 44, der Dateneingabebus 40 und der Datenausgabebus 46 sind mit einem Paritätsprüfungsbit ausgerüstet. Wenn ein Paritätsfehler von den drei Paritätsprüfungsschaltungen 59 (Fig. 4) ermittelt wird, ruft die Schaltung 54 eine Unterbrechung hervor, die eine diagnostische Routine auslöst. Der Modul des Datenspeichers 34 und 35 enthält einen Speicher RAM der Halbleiterart, der zum Kompilieren von Tabellen und zum Speichern von telegrafischen Zeichen verwendet wird. Die Datenspeicher 34 und 35 der beiden Abschnitte MUX A und B, in die der MSS-Multiplexer (Fig. 2) unterteilt ist, sind untereinander verbunden (BUS 44 und 45), so daß Daten gleichzeitig in die beiden Speicher durch den als übergeordnetes Gerät funktionierenden Mikroprozessor 31 oder 32 eingeschrieben werden, vgl. Fig. 2. Die laufenden Programmprüfungspunktzustände werden ebenfalls in diesem Speicher gespeichert und erlauben zur Umschaltzeit vom übergeordneten zum untergeordneten Zustand das erneute Starten des Programms des untergeordneten Geräts an der gleichen Stelle, an der es zur Umschaltzeit unterbrochen wurde.

Der Modul der Schnittstelle TB (49 in Fig. 2) wird zur Erstellung einer Schnittstelle des internen Busses 62-64 (Fig. 5) mit einem mit den AU-Benutzerverbindungs-TB-Steuerungen verbundenen BUS-TB (140, 150, 230) verwendet. Seine Aufgaben sind das Adressieren jeder einzelnen Benutzerverbindung AU, das Lesen ihres Zustandes, das Lesen des empfangenen Zeichens, das Schicken eines zu übertragenden Zeichens, das Prüfen der Anrufe und das Befehligen der Anforderung oder des Endes der telegrafischen Verbindung.

Es sind zwei BUSSE-TB (A, B) vorhanden, und die Schnittstelle 49 wählt den aktiven Bus entsprechend dem Zustand der Schaltsignale auf den Leitungen 42 und 43, die im BUS-TB selbst enthalten sind und von der Schnittstelle IMA 9 und 10 ausgehen, aus.

Der BUS-MUX-Schnittstellenmodul (50 in Fig. 2) wird zur Erstellung einer Schnittstelle des internen Busses (62, 64 in Fig. 5) mit dem BUS-MUX (11-12) verwendet, der sämtliche Multiplexer MSS 14-23 in Reihe verbindet. Über diese Busse wird alle Kommunikation zwischen den MSS-Multiplexern und den MSS- Multiplexern und dem Zentralprozessor 1 und 2 abgewickelt. Es sind zwei BUSSE-MUX (11 und 12) vorhanden, und das Schnittstellenmodul 50 wählt den freigegebenen Bus entsprechend den Signalen auf den Leitungen 11′ und 12′ des BUS-MUX selbst aus, die von der IMA-Schnittstelle 9 und 10 ausgehen. Die Kommunikation auf dem BUS-MUX wird entsprechend eines im weiteren Verlauf der Beschreibung erläuterten Protokolls abgewickelt. Wenn eine Anforderung am MSS-Multiplexer aus dem BUS-MUX ankommt, ruft diese eine Unterbrechung einer Priorität mit hohem Niveau auf dem Mikroprozessor MIPR 30-31 hervor, um eine rasche Antwort zu veranlassen.

Der (nicht dargestellte) BUS-I/O-Schnittstellenmodul, der auf der IMA-Einheit 9 und 10 angebracht ist, bildet die Schnittstelle zu den I/O-BUSSEN der Zentralprozessoren 1 und 2. Er erlaubt die Kommunikation mit den Prozessoren 1 und 2 über die Eingabe/Ausgabe, den direkten Zugriff auf die Speicher 3 und 4 (D. M. A.) und die Unterbrechung. Die Kommunikation wird zum Zwecke einer gleichzeitigen Aktualisierung der Speicher 3 und 4 der Zentralprozessoren 1 und 2 abgewickelt. Im Gegensatz zu den BUSSEN-MUX 11-12, von denen nur einer als eingeschaltet betrachtet wird, muß diese Schnittstelle gleichzeitig die beiden I/O-BUSSE steuern, weil die beiden Zentralprozessoren freigegeben sind und zur selben Zeit die gleichen Daten verarbeiten. Ihre Synchronisierung ist auf eine synchronisierte von dem direkten BUS 13 Gebrauch machende Schaltung beschränkt, die die Aufgabe hat, die reziproke Steuerung der beiden Zentralprozessoren 1 und 2 zu gestatten.

Die gemeinsame Schiedsrichterlogik (ARB 32 in Fig. 2) enthält die beiden Mikroprozessoreinheiten gemeinsamen Schaltungen, die den MSS-Multiplexer 14-23 oder die IMA-Schnittstelle 9 und 10 ausmachen. Ihre Aufgabe ist es, eine Entscheidung darüber zu treffen, welche der MIPR-Mikroprozessoreinheiten 30 und 31 aktiviert werden muß und welche in Bereitschaft stehen soll. Sie empfängt aus den beiden Mikroprozessoren 30 und 31 die Signale des ordnungsgemäßen Funktionierens und befiehlt dem MIPR 30-31 über ihre eigene Logik einen abschließenden Funktionsaustausch. Der Austausch wird vorgenommen, um eine beträchtliche Diskontinuität in den Operationen oder, was noch schlechter wäre, einen Verlust an telegrafischen Zeichen zu vermeiden. Während des Austausches wird die Tätigkeit der Mikroprozessoren MIPR 30 und 31 und die der angeschlossenen Busse durch ein Wartesignal unterbrochen. Der von dem Schiedsrichter 32 befohlene Funktionsaustausch kann auch durch den Zentralprozessor 1 und 2 gesteuert werden, und dies geschieht beispielsweise dann, wenn eine Prüfung einer der Systemeinheiten oder eine Intervention erforderlich ist. Die Wirksamkeitsangabe des Mikroprozessors 30 und 31, auf deren Grundlage der Schiedsrichter 32 die Entscheidung des Funktionsaustausches trifft, gehört zu zwei Arten:

• a) einer (nicht dargestellten) Zeitgeberschaltung, die durch ein von der Software erzeugtes Signal an vorbestimmten Kontrollpunkten im Programm zyklisch zurückgesetzt wird. Auf diese Weise wird die Tätigkeit des MIPR 30 und 31 geprüft, und insbesondere dann, wenn er immer noch gerade die benötigten Routinen ausführt;
• b) einem direkt von dem Mikroprozessor MIPR 30-31 ausgegebenen Funktionsstörungsbefehl, wenn er während der Ausführung von diagnostischen Routinen einen Fehler ermittelt, der nicht korrigiert werden kann. Was die Arten der Prüfungen anbelangt, so seien die folgenden erwähnt: Signalparitätsprüfung, Lese/Schreibprüfungen bei den Speichern RAM 34 und 35, diagnostische Berechnungen, Prüfungen auf den Zeitsperrengrenzwerten usw.

Arbeitsweise des Systems

Das Multiplexer-System arbeitet wie folgt:

Die aktivierte IMA-Schnittstelle 9 und 10 wirkt als übergeordneter Baustein und tastet die verschiedenen MSS-Multiplexer 14-23 ab. Zu Beginn adressiert die IMA-Schnittstelle den ersten MSS-Multiplexer 14 und aktiviert ihn; einmal angeschaltet, übernimmt der MSS 14 die Steuerung des Busses und wird seinerseits zu einem übergeordneten Baustein. Er ruft die anderen MSS-Multiplexer 15-23, auf die er die Daten in seinem Speicher schickt. Diese Daten werden durch den Multiplexer im Speicher stapelweise geordnet, für den sie bestimmt sind; auch werden Signale und Zustände übertragen. Der in einem speziellen Zeitraster durch den MSS 14 angeforderte Multiplexer, z. B. MSS 15, setzt sich selbst, um die eingehenden Daten aufzunehmen und diese in seinem Speicher zu sortieren. Am Ende der Übertragung aktiviert der MSS 14 einen weiteren Multiplexer zum Aufnehmen von Daten usw., bis keine Daten zum Übertragen mehr vorhanden sind. Schließlich adressiert der MSS 14 die IMA-Schnittstelle 9 und 10, um sie auf die D. M. A.-Ausführung aus dem Zentralprozessor 1 und 2 auf die Speicher 3 und 4 zu einzustellen. Bei dieser letzten Übertragung werden alle für die CPU 1 und 2 bestimmten Daten geschickt. Am Ende dieser Operation überläßt der MSS 14 den BUS der IMA-Schnittstelle 9 und 10, die den Multiplexer MSS 15 adressiert, der seinerseits der übergeordnete Baustein wird und seine Daten auf die gleiche Weise wie der MSS 14 überträgt. Das Abtasten setzt sich für sämtliche Multiplexer MSS 16-23 fort. Abschließend adressiert sich die IMA-Schnittstelle 9 und 10 selbst und befiehlt wie für die anderen Multiplexer die Übertragung der Daten des Speichers 3 und 4 aus dem Zentralprozessor 1 und 2 auf die verschiedenen Multiplexer 14-23, die ohne Ausnahme jetzt Empfänger werden.

Die Kommunikationsprozedur auf dem BUS-MUX 11 und 12 wird wie in Fig. 6 dargestellt ausgeführt. Es ist ein in zwei Richtungen verlaufender Datenbus von 12 Bits (plus einem Partitätsbit) vorhanden, auf dem die Zeicheninformationsadresse und die Daten laufen. Die anderen Signale synchronisieren die Prozedur. Die IMA-Schnittstelle 9 stellt die von den MSS-Multiplexern 14-23 benötigte Adresse auf den BUS-MUX 11 und 12 und erhebt ein Signal für die Aktivierungsanforderung (REQABIL). Während dieser Phase wird zusammen mit der Adresse ebenfalls mitgeteilt, welcher der BUSSE-MUX als aktiviert angesehen wird. Der angeforderte Multiplexer bestätigt die Adresse durch ein Signalisieren von ACKBIL. Die IMA setzt REQABIL zurück, wodurch der Bus dem ausgewählten MSS-Multiplexer überlassen wird, so daß er seine Daten übertragen kann. Der auf diese Weise aktivierte Multiplexer MSS 14-23 (nachstehend kürzer "MSS-M" genannt) beginnt mit der Übertragung seiner in Gruppen geordneten Daten, wobei jede Gruppe dem Multiplexer (nachstehend "MSS-D" genannt) zugeteilt wird, für den sie bestimmt ist, stellt die Adresse des MSS-D auf den Bus und erhebt das Anforderungssignal REQDEST. Der adressierte Multiplexer MSS-D antwortet mit einem Bestätigungssignal und startet an dieser Stelle die Datenübertragung mit einer von D. P. (Daten bereit)- und D. R. (Daten erhalten)-Signalen synchronisierten "Synchronisationsimpulsaustausch"- Prozedur. Am Ende der Übertragung setzt der übergeordnete MSS-M das Anforderungssignal REQDEST zurück, und der untergeordnete MSS-D setzt das Bestätigungssignal ACKDEST zurück.

Der übergeordnete MSS-M adressiert daraufhin den folgenden MSS-D usw. bis zum Schluß; die letzte Anforderung ist die des Zentralprozessors 1 oder 2 auf Daten, die am Ende des Abtastzyklus für den Speicher 3 oder 4 bestimmt sind. Der übergeordnete MSS-M gibt das Signal ACKBIL aus, um der IMA-Schnittstelle 9 und 10 anzuzeigen, daß dieser abgeschlossen ist. Die IMA 9 und 10 übernimmt wiederum die Steuerung des BUS-MUX 11-12 und gibt einen weiteren MSS-Multiplexer frei usw. Die gesmate Prozedur ist jedoch derart aufgebaut, daß, wenn der untergeordnete Baustein nicht innerhalb einer festen Maximalzeit (Zeitsperre) auf eine Anforderung vom übergeordneten Baustein antwortet, die gleiche Sequenz mehrere Male wiederholt wird, und daß, wenn ständig negative Ergebnisse herauskommen, eine Funktionsstörung signalisiert wird.

Die 12-Bit-Daten werden auf dem BUS-MUX 11-12 wie in Fig. 7 und 8 dargestellt codiert. Nach dem Paritätsbit P kommt das Bit 11 (das bedeutendste der Daten), das die Bitdaten des BUS-MUX 11-12 in zwei Felder unterteilt: Wenn Bit 11 Eins ist, stellen alle nachfolgenden 11 Bits eine AU-Benutzerverbindungsadresse innerhalb eines MSS-Multiplexers 14-23 dar (es gibt bis zu 768 Benutzerverbindungen für jeden MSS). Wenn Bit 11 gleich 0 ist, können die 8 am wenigsten bedeutenden Bits 5 verschiedene Bedeutungen gemäß der CBA-Codierung der Bits mit dem Gewicht 8-10 erlangen. Diese Bedeutungen sind in der nachstehenden Tabelle 1 aufgeführt:

Tabelle 1

Wie bereits erwähnt, kann der bipolare Mikroprozessor MIPR 30-31 die 4 bedeutendsten Bits der Daten prüfen und in indizierter Betriebsart bei nur einer Instruktion springen.

Der Aufbau des auf dem BUS-MUX (Fig. 9) übertragenen Textes bringt es mit sich, daß jedes Wort des Textes in sich selbst die Identifizierung oder Bedeutung seiner Funktion enthält, wie in Tabelle 1 gezeigt ist. Daher kann ein Text als mehrere Übertragungsstapel aus homogenen Daten angesehen werden. Beispielsweise werden zuerst die telegrafischen Zeichen übertragen, dann der Zustand des MSS-Multiplexers 14-23, danach die diagnostischen Signale usw. In Fig. 9 ist ein Fall dargestellt, in dem der Text durch den Startcode 71 eröffnet wird; die nachfolgende Adresse 72 wird von der Einheit verwendet, die den Text zum Adressieren der Empfangseinheit, in diesem speziellen Fall der Multiplexer MSS A, ausgibt. Von dieser Stelle an in Vorwärtsrichtung wird alles, was nachfolgt, für den MSS A bestimmt, bis die Empfangsmultiplexer-Adresse modifiziert ist. Danach folgt ein weiterer Betriebscode 73, der die Art der Daten identifiziert, die übertragen werden; anschließend folgen die Daten 74, die in Gruppen für jede Benutzerempfangsverbindung unterteilt sind.

Wenn sämtliche Zeichen übertragen sind, kann der Text enden oder mit einem anderen Code fortfahren, der signalisiert, daß die folgenden Daten diagnostische Signale usw. darstellen. Abschließend erscheint ein Ende-des-Textes-Code 75, den den Abschluß der Kommunikation gestattet.

Der MSS-Multiplexer 13 hat in einem der ersten Speicherbereiche eine (nicht dargestellte) Tabelle mit dem Zustand jeder AU-Benutzerverbindung. Diese Tabelle enthält Informationen über den Benutzerzustand, der von dem MSS-Multiplexer selbst während der Leitungsabtastoperation empfangen oder auf den Zentralprozessor 1 und 2 übertragen wird. Diese Informationen enthalten unter anderem:

• - die Art der telegrafischen Prozedur (A, B, C oder D);
• - die Leitungsübertragungsgeschwindigkeit;
• - den Leitungszustand: Ruhe, Anruf, Anforderung, Auswahl, Verbindung usw.;
• - die Anforderung auf Verbindung mit einem (nicht dargestellten) Verzerrungsmeßgerät;
• - den DER-Zustand (außer Betrieb);
• - die Art der Auswahl (Platte oder Tastatur);
• - die Benutzeradresse der aus einer AU empfangenen Daten;
• - den Pufferzähler der vom Zentralprozessor 1 und 2 empfangenen Daten;
• - die Handhabung der Zeitsperre.

Ein zweiter Teil des Datenspeichers 34-35 enthält die Zeichensequenz, die mit den peripheren Einheiten ausgetauscht wird. Dieser zweite Teil enthält zwei Speicherbereiche: ein (in Fig. 10 dargestellter Bereich ist für das Sortieren der aus der AU ankommenden Zeichen reserviert, so daß sie dann auf die geeignetste Weise auf den BUS-MUX 11 und 12 geschickt werden können. Der andere ist für den Empfang der Zeichen aus dem BUS-MUX 11 und 12 reserviert, die später auf die verschiedenen AU′s geschickt werden müssen. Um die Optimierung der Übertragungszeit zu verbessern, werden diese Zeichen in Gruppen sortiert, und zwar eine für jeden Empfangsmultiplexer MSS 14-23 oder jede AU. Fig. 10 zeigt, wie der Datenspeicher 34-35 zum Sammeln der aus der AU-Benutzerverbindung kommenden Daten organisiert ist. Zu Beginn werden die AU-Adressen (1-5) sequentiell eingeschrieben, so daß sie zum Empfang der von den Fernbenutzern ausgehenden Daten über angeschlossene Telegrafenleitungen bereit sind. An dieser Stelle liest der MSS-Multiplexer die erste Adresse 81 und schreibt sie in die erste freie Speicherstelle ein. Der MSS prüft die adressierte AU, um zu sehen, ob sie irgendwelche zu lesende Daten hat. Wenn diese Daten bereit sind, werden sie gelesen und im Speicher sequentiell aufgezeichnet. Die zweite Adresse 82 wird gelesen, und es wird eine ähnliche Prüfung vorgenommen, um zu sehen, ob die entsprechende AU zum Schicken bereite Daten usw. für sämtliche vorher aufgezeichnete Adressen aufweist. Daher wird ein vollständiges Abtasten aller aktivierten AU′s erreicht. Im nächsten Umlaufzyklus werden neue Zeichen in den Text eingefügt. Das Abtasten muß innerhalb der maximalen Zeitgrenze der Datenübertragung der schnellsten Telegrafenleitungen des Multiplex-Systems geschehen. Auf diese Weise wird ein Roll-Up-Speicher erhalten, der bei jedem Umlaufzyklus seinen Dateninhalt vergrößert und weiterhin sich an die unterschiedlichen Datenübertragungsgeschwindigkeiten anpassen kann. Wenn eine Anforderung aus der IMA-Schnittstelle 9-10 ankommt, um Daten auf dem BUS-MUX 11-12 zu übertragen, stoppt der Mikroprozessor MIPR 30-31 das AU- Abtasten und gibt den Inhalt des Datenspeichers 34-35 in der gleichen Sequenz wie empfangen aus.

Während der Übertragung werden die Adressen der übertragenden AU durch die Adressen der empfangenden AU ersetzt, und zwar gemäß der im ersten Teil des Datenspeichers 34-35 aufgezeichneten Tabelle. Die Zeichen sind bereits in Gruppen für jeden Multiplexer MSS-D sortiert, weil das anfängliche Adressensortieren ausgeführt wurde, um diesen Bedingungen zu entsprechen.

Was das Umschalten der Eingabedaten auf die verschiedenen AU′s anbelangt, so ist die Speicherorganisation der vorhergehenden in Fig. 9 gezeigten ähnlich und in Fig. 11 dargestellt. Die aus dem BUS-MUX 11-12 empfangenen Daten werden direkt auf den Datenspeicher 34-35 übertragen. Diese Daten bestehen aus einer Adresse des Empfängers, der mehrere Zeichen folgen. Das Abtasten geschieht wie folgt: Das übergeordnete MUX-M-Bauelement liest die erste Empfangsbenutzeradresse 91 und prüft, ob diese AU für die Datenübertragung eines Zeichens frei ist (der Übertragungspuffer SERPAR 27 ist leer); dann überträgt es die Adresse 91 nach unten in den ersten freien Bereich des Datenspeichers 34-35. Wenn das Zeichen nicht auf die empfangende AU übertragen werden kann, wird es von neuem in den Speicher unterhalb der vorher verschobenen Adresse eingeschrieben. Diese Prozedur setzt sich für sämtliche AU′s mit der Adresse 92 im Text fort. Bei jedem Zyklus nimmt der Dateninhalt ab, bis nichts mehr da ist. Wenn während dieses Zyklus neue Nachrichten ankommen, werden sie zeitweilig in einem anderen Bereich des Datenspeichers 34-35 aufgezeichnet, um am Ende des Zyklus in die Warteschlange nach dem vorhergehenden Text eingebracht zu werden. Das wird deshalb gemacht, um eine genaue Datenübertragungssequenz auf die AU zu gestatten.

Was den direkten Datenaustausch zwischen zwei Multiplexern MSS 14-23 anbetrifft, so gibt es keine speziellen Synchronisierungsprobleme. Dies ist deshalb der Fall, weil die Geschwindigkeit der Datenempfangsleitung gleich der der Übertragung ist.

Die Übertragung der Daten aus dem Zentralprozessor 1 und 2 auf die AU läßt jedoch das Problem der Synchronisierung zwischen der Ausgabegeschwindigkeit des Zentralprozssors und der der Übertragung der Telegrafenleitungen entstehen. Daher sind die folgenden Operationen erforderlich: Für jede AU, die die Zeichen übertragen muß, wird im Speicher ein Puffer aus N-Zeichen erzeugt. Wenn der Puffer N/ 2 erreicht, bereitet der Multiplexer eine Datenanforderung auf den Zentralprozessor 1-2 vor; diese Anforderung wird am Ende der für den Prozessor bestimmten Übertragung übertragen. Nach Erhalt der Anforderung bereitet der Zentralprozessor 1-2 die Datenausgabe vor, wobei er aus der in seinem Speicher 3-4 aufgezeichneten Nachricht die ersten N/ 2-Zeichen entnimmt. Diese Operation gewährleistet einen dauerhaften Betrieb mit der von der Telegrafenleitung erlaubten Höchstgeschwindigkeit. Wie bereits erwähnt, ist in der Zustandstabelle der Benutzerverbindung des Multiplexers MSS 14-23 ein Zeichenpufferzähler für die aus dem Zentralprozessor empfangenen Daten vorhanden. Dieser Zähler nimmt bei Ankunft der Daten zu und beim Schicken derselben auf den AU- Benutzeranschluß zur On-Line-Übertragung ab.

Organisation der Kommunikationen innerhalb der IMA-Schnittstelle und der CPU 1 und 2

Die IMA-Schnittstelle 9-10 und der Zentralprozessor 1-2 stehen beide über das D. M. A. zur direkten Daten- und Nachrichtenübertragung auf den und aus dem MSS-Multiplexer 14-23 und über das Eingabe/Ausgabe-System zum reziproken Austausch von Zuständen und Befehlen in Verbindung.

Der Zentralprozessor 1-2 teilt die folgenden für die Handhabung des D. M A. notwendigen Informationen der Schnittstelle 9-10 mit:

• - Länge und Anfangsadresse der Nachricht, die vom Speicher 1-2 gelesen werden muß;
• - maximale Länge und Anfangsadresse der in den Speicher 1-2 einzuschreibenden Nachricht.

Wenn die das D. M. A. handhabende IMA-Schnittstelle 9-10 die Null-Länge erreicht, d. h. wenn die Nachricht aus dem Datenprozessor 1-2 beendet oder der für die externe Nachrichteneingabe reservierte Speicherbereich gefüllt ist, schickt sie eine Unterbrechung auf die CPU 1-2 und informiert diese über den Ausgang der Operation und gestattet eine Zustandsaktualisierung. Ein Zustandsregister 55 (Fig. 4) der IMA-Schnittstelle 9-10 ermöglicht es der CPU 1-2, ihren Zustand zu jeder Zeit zu lesen. Dieses Register nimmt den Zustand wieder auf, der besser mit zusätzlichen Parametern erläutert werden kann, die der Zentralprozessor 1-2 aus der IMA-Schnittstelle 9-10 anfordern kann. Jede Notsituation erzeugt eine Unterbrechung auf den Prozessor zu. Der Prozessor 1-2 muß der IMA-Schnittstelle 9-10 die Nummer des mit dem BUS-MUX 11-12 verbundenen MSS-Multiplexers 14-23 mitteilen, so daß die Schnittstelle das Abtasten ordnungsgemäß ausführen kann. Der Zentralprozessor 1-2 teilt der IMA-Schnittstelle 9-10 weiterhin mit, welcher der beiden Prozessoren, 1 oder 2, den anderen steuert: Wenn es nicht möglich ist zu bestimmen, welcher der beiden sich gerade in Betrieb befindet, wird die IMA-Schnittstelle 9-10 gebeten, ein Urteil abzugeben, wobei die Ergebnisse der diagnostischen Routinen überprüft werden, die durch beide Zentralprozessoren verarbeitet worden sind.

Daten, die ein MSS-Multiplexer 14-23 auf einen anderen MSS-Multiplexer oder auf den Zentralprozessor 1-2 übertragen kann, gehören zu verschiedenen Arten und können wie folgt gruppiert sein:

• a) für andere MSS-Multiplexer bestimmte Daten;
• b) für den Zentralprozessor 1-2 bestimmte Daten;
• c) andere Arten von Informationen für den Zentralprozessor 1-2, nämlich:
  • - Zustand des AU-Benutzeranschlusses - aktiviert, entaktiviert, außer Betrieb;
  • - Zeichenanforderungen für den Übertragungspuffer;
  • - Zustand des MSS-Multiplexers selbst;
  • - diagnostische Nachrichten;

Der Zentralprozessor 1-2 kann die folgenden Daten auf den MSS- Multiplexer übertragen:

• a) Zeichen;
• b) Instruktionen und Signale bezüglich:
  • - der Aktualisierung der Benutzertabellen;
  • - verschiedener Signale.
• c) die anfängliche Programmladung in die Speicher 51 der MSS- Multiplexer 14-23. Dieses Laden wird auch für die IMA-Schnittstelle 9-10 ausgeführt.

Handhabung der Benutzeranschlußverbindung

Der MSS-Multiplexer 14-23 tastet die in Bereitschaft stehende AU ab, um zu überprüfen, ob eingehende Anrufe auf den Telegrafenleitungen vorhanden sind. Wenn ein Anruf vorhanden ist, signalisiert der MSS-Multiplexer diesen dem Zentralprozessor 1-2 und lädt die AU zur Auswahl ein; außerdem setzt er sich selbst für den Empfang der Auswahlzeichen. Die Eingabe der Auswahl kann entweder über Platte oder Tastatur erfolgen; in beiden Fällen geht der MSS-Multiplexer 14-23 auf das Umsetzen der Auswahlimpulse in Binärziffernstellen weiter, die auf den Zentralprozessor 1-2 geschickt werden. Der MSS-Multiplexer führt auf diesen Ziffernstellen keine speziellen Gültigkeitsprüfungen aus. Nach dem Empfang der Auswahlziffernstellen prüft der Zentralprozessor 1-2 in seinem Speicher 3-4 den freien Zustand des empfangenden Benutzers und entscheidet demzufolge darüber, ob:

• a) der empfangende Benutzer frei ist und die Kommunikation annimmt; der Zentralprozessor 1-2 weist den MSS-Multiplexer 14-23 an, die entsprechende AU zu aktivieren und sie auf den Empfang der von dem anrufenden Benutzer geschickten Daten einzustellen. Zur gleichen Zeit informiert der Prozessor den MSS-Multiplexer des Anrufers, welche die die Nachricht empfangende AU ist, und befiehlt die Verbindung.
• b) der empfangende Benutzer die Nachricht nicht empfangen kann; der Prozessor kann entweder darüber befinden, ob er dem anrufenden Benutzer eine negative Antwort gibt oder ob er die Nachricht selbst empfängt und diese auf einen seiner Großspeicher (z. B. die Platte) aufzeichnet. Im ersten Fall schickt der Prozessor eine kurze von den Gründen des Schließens begleitete Schließnachricht auf den MSS-Multiplexer 14-23 des Benutzers; im zweiten Fall führt er die Verbindung aus.

Nach der Verbindung werden die Daten direkt durch den MSS- Multiplexer 14-23 des Benutzers ohne unmittelbare Intervention des Zentralprozessors übertragen. Am Ende der übertragenen Nachricht schickt der anrufende Benutzer ein Ende-der-Nachricht- Signal. Der MSS-Multiplexer 14-23 interpretiert die Endnachricht und überträgt einen Code des Endes des Verbindungsanschlusses auf den Zentralprozessor 1-2. Der Zentralprozessor schickt einen Code des Endes des Verbindungsanschlusses an den empfangenden Benutzer, errechnet die Gebühr und schickt sie an den anrufenden Benutzer. Schließlich überträgt er einen Code des Endes der Verbindung auf den MSS-Multiplexer des Anrufers. Die Multiplexer der anrufenden und empfangenden Benutzer setzen den Code des Endes der Verbindung in das entsprechende telegrafische Signal um und schicken dieses an die anrufenden und empfangenden Benutzer über die betreffenden AU-Benutzerverbindungen.

Sicherheitskriterien und Handhabung der diagnostischen Nachrichten

Das ganze Multiplexer-System ist im Hinblick auf maximale Funktionssicherheit zusammenbruchfest ausgelegt. Aus diesem Grund sind sämtliche Schaltungen doppelt vorgesehen und mit automatischen Prüfungen von regelwidrigen Situationen ausgerüstet. Das System ist so ausgelegt, daß im Falle eines Zusammenbruchs die Reserveeinheit sofort ihren Betrieb aufnimmt und jede Unterbrechung von Funktionen (Zentralprozessor 1-2, IMA-Schnittstelle, Mikroprozessor MIPR des Multiplexers MSS 14-23, BUS-TB (A), (B) und BUS-MUX 11-12) vermieden wird. Dies wird dadurch ermöglicht, daß die Reserveeinheit in ihrem eigenen Speicher die aktualisierte Situation auffindet, da sie sich im Augenblick des Zusammenbruchs in der aktiven Einheit befindet. Das Verdoppeln sämtlicher Schaltungen wird auf derartige Weise vorgenommen, daß jedes Element der Kette unabhängig geschaltet werden kann. Die Handhabung dieses Systems macht, soweit die Ermittlung eines Versagens der Hardware und Signale betroffen sind, eine vollständige Organisation erforderlich, so daß diese Art von Information nicht ihrerseits eine Funktionsstörung des Gesamtsystems hervorruft. Das Versagen des MSS-Multiplexers 14-23 kann entweder von dem zusammengebrochenen Multiplexer selbst, von einem anderen Multiplexer oder von der IMA-Schnittstelle 9-10 herrühren (beispielsweise keine Antwort im Falle von Anrufen). Daß keine Antwort gegeben wurde, wird der IMA-Schnittstelle 9-10 signalisiert, die unabhängig nachprüfen kann, daß der eingezogene MSS-Multiplexer tatsächlich einen Defekt aufweist; in diesem Fall kann sie das Schalten des Mikroprozessors MIPR 30-31 durch Befehl bewirken, wenn dies nicht bereits geschehen ist. Wenn der Multiplexer selbst einen eigenen Defekt findet, führt er das Schalten des Mikroprozessors aus und informiert danach die IMA-Schnittstelle 9-10 über diesen Vorgang. Es ist weiterhin die Aufgabe der IMA-Schnittstelle 9-10, eine Entscheidung darüber zu treffen, welcher der BUSSE-MUX 11-12 aktiv sein muß und befehligt den Schalter, falls einer von ihnen zusammenbricht. Die IMA-Schnittstelle 9-10 wird ihrerseits entweder durch ihre Schiedsrichterschaltung ARB 22 oder durch den Zentralprozessor 1-2 über den I/O-BUS 7-8 beaufsichtigt. Die IMA-Schnittstelle 9-10 kann auch als Richter im Falle von Konfliktentscheidungen über das Versagen eines der Zentralprozessoren 1-2 wirken. Wenn eine Funktionsschaltung innerhalb eines MSS-Multiplexers 14-23 oder in der IMA-Schnittstelle 9-10 stattfindet, beeinträchtigt die defekte Einheit nicht den Betrieb des Gesamtsystems, und ihre logischen Platten können zu Reparaturzwecken aus dem Behälter entnommen werden, ohne daß sich dies auf die aktive Einheit störend auswirkt. Wenn die reparierte Platte an ihren Platz zurückgelegt ist, führt der das erneute Laden des Programms des MIPR-Mikroprozessors 30-31 in den Speicher 51 (Fig. 4) aus. Der defekte MSS-Multiplexer 14-23 hält alle neuen Benutzeranrufe auf, bis sämtliche gerade gehandhabten Kommunikationen abgeschlossen sind; dadurch wird es dem Datenspeicher 34 oder 35, der gerade zurückgesetzt wurde, ermöglicht, sich selbst durch ein Kopieren von Daten aus dem aktiven Datenspeicher zu aktualisieren.

Claims (10)

1. Mehrprozessorsystem für das automatische Schalten einer Vielzahl von Telegraphenleitungen (AU), die gemäß der Zeit-Multiplex(TDM)-Technik wirksam sind, mit einem Paar von mit einem Paar von Schnittstellenprozessoren (9, 10) verbundenen Systemprozessoren (1-6) zum Übermitteln von Nutz- und Steuerdaten auf eine Vielzahl von an Telegraphenleitungen (AU) angeschlossenen Fernbenutzern, wobei jeder dieser Systemprozessoren (1-6) einen Miniprozessor (1, 2), einen Satz von Eingabe/ Ausgabe-Peripherieeinheiten (5, 6) und einen Zentralspeicher (3, 4) einschließt und wobei ein Satz Leitungssteuereinrichtungen (TB) jeweils mit zugeordneten Leitungen verbunden sind, dadurch gekennzeichnet, daß die Leitungssteuereinrichtungen (TB) zusammen mit Multiplexoren (MSS) und mit dem Paar von Schnittstellenprozessoren (9, 10) durch eine Einrichtung von Buspaaren [MUX A, MUX B und TB(A) und TB(B)] die die Daten Zeichen-für Zeichen parallel übermitteln, und durch ein Paar von Eingabe/Ausgabe-Bussen (7, 8) in Reihe geschaltet sind, mittels derer die Miniprozessoren (1, 2) die Sätze von Peripherieeinheiten (5, 6), die Zentralspeicher (3, 4) und die Schnittstellenprozessoren (9, 10) untereinander Daten austauschen, wobei die Miniprozessoren (1, 2) gleichzeitig und gleich den an den entsprechenden Schnittstellenprozessor zu übertragenden Datensatz verarbeiten und wobei eine Überwachungssteuereinrichtung (32) in den Multiplexoren (MSS) vorgesehen ist, um zu vorgegebenen Zeitintervallen die Wirkung der Ausführung der Signale in jedem Buspaar (MUX A und MUX B) zum Steuern einer Busauswähleinrichtung (30, 31) zu überwachen, so daß der Ausfall der Signale in einem Bus jedes Paars die Busauswähleinrichtung veranlaßt, den an deren Bus zu aktivieren.

2. Mehrprozessorsystem nach Anspruch 1, dadurch gekennzeichnet, daß das eine Buspaar (MUX A, MUX B) die Eingänge der Multiplexoren (MSS) miteinander und mit dem Paar von Schnittstellenprozessoren (9, 10) verbindet, und daß das andere Buspaar [TB(A), TB(B] die Ausgänge der Multiplexoren (MSS) mit den Leitungssteuereinrichtungen (TB) verbindet, wobei jeder der Miniprozessoren (1, 2) zur Übermittlung der für Anfangs-, Abschluß- und Spezialoperationen benötigten Daten sowie zur Steuerung der Gesamtfunktion des Systems ausgelegt ist, wobei jeder Multiplexor (MSS) zur Übermittlung von Informations- und Kontrollzeichen ohne Intervention der Miniprozessoren (1, 2) ausgelegt ist, und wobei jeder der Schnittstellenprozessoren (9, 10) dazu ausgelegt ist, die Steuerung des einen Buspaares (MUX A, MUX B) auf jeden der Multiplexoren und auf die Miniprozessoren (1, 2) sequentiell zu übertragen.

3. Mehrprozessorsystem nach Anspruch 2, dadurch gekennzeichnet, daß die Buswähleinrichtungen der Multiplexoren (MSS) von einem Paar von mit hoher Geschwindigkeit arbeitenden Mikroprossoren (30, 31) gebildet sind, und daß die Überwachungssteuereinrichtung (32) der Multiplexoren (MSS) entweder durch die Miniprozessoren (1, 2) oder durch ein Wirksamkeitssignal (a 2, b 2) steuerbar sind, das von den Mikroprozessoren (1, 2) zur wahlweisen Aktivierung des einen oder des anderen der beiden Mikroprozessoren (30, 31) erzeugt wird, um beim Ausfall eines der beiden Mikroprozessoren des Paares (30, 31) die Überwachungssteuereinrichtung (32) zur Aktivierung des noch funktionsfähigen Mikroprozessors zu veranlassen.

4. Mehrprozessorsystem nach Anspruch 3, dadurch gekennzeichnet. daß die Miniprozessoren (1, 2) dazu ausgelegt sind, daß Mehrprozessorsystem zu initialisieren und von den Schnittstellenprozessoren (9, 10) und von den Mikroprozessoren (30, 31) der Multiplexoren (MSS) von einer vorbestimmten Peripherieeinheit (5, 6) gelesene Programme und Mikroprogramme in den Zentralspeicher (3, 4) zu übertragen.

5. Mehrprozessorsystem nach Anspruch 4, dadurch gekennzeichnet, daß die Schnittstellenprozessoren (9, 10) und die Mikroprozessoren (30, 31) der Multiplexoren (MSS) jeweils an eine Schnittstellenlogik (50) des einen Buspaares (MUX A, MUX B) angeschlossen sind, die durch die Mikroprozessoren (30, 31) oder durch die Schnittstellenprozessoren (9, 10) steuerbar sind, um wahlweise den einen oder den anderen der Busse (MUX A oder MUX B) des Buspaares (MUX A, MUX B) zu aktivieren, wenn einer der Busse versagt, und daß die Leitungssteuereinrichtungen (TB) und die Mikroprozessoren (30, 31) jeweils an eine weitere Schnittstellenlogik (49) des anderen Buspaares [TB(A), TB(B)] angeschlossen sind, um wahlweise den einen Bus [TB(A)] oder den anderen Bus [TB(B)] dieses Buspaares freizugeben, wenn einer dieser beiden Busse versagt.

6. Mehrprozessorsystem nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Schnittstellenprozessoren (9, 10) ebenfalls ein Paar mit hoher Geschwindigkeit arbeitender Mikroprozessoren (30, 31) umfassen, und daß die Mikroprozessoren der Schnittstellenprozessoren und der Multiplexoren (MSS) jeweils an einen Programmspeicher (34, 35) angeschlossen sind, wobei die Miniprozessoren (1, 2) während der Initialsierungsphase in die Programmspeicher (3, 35) jeweils einen Programmvorrat lädt, der eine die Arbeit der Schnittstellenprozessoren bzw. der Multiplexoren bestimmende Gruppe von Funktionen definiert.

7. Mehrprozessorsystem nach Anspruch 6, dadurch gekennzeichnet, daß die Multiplexoren (MSS) der Schnittstellenprozessoren (9, 10) eine gemeinsame Überwachungssteuereinrichtung (32) aufweisen, wobei die Gruppe von Mikroprozessoren (30, 31) Einrichtungen (53, 54, 59) zum periodischen Beaufschlagen der Überwachungssteuereinrichtung (32) mit Wirksamkeitssignalen (a 2, b 2) versehen sind, die durch diese Wirksamkeitssignale wahlweise ein erstes Signal (a 1) erzeugt, das einen ersten Mikroprozessor (30) des Paares von Mikroprozessoren aktiviert, wenn dessen zweiter Mikroprozessor ausfällt sowie ein zweites Signal (b 1), das einen zweiten Mikroprozessor (31) des Paares aktiviert, wenn dessen erster Mikroprozessor ausfällt.

8. Mehrprozessorsystem nach Anspruch 7, dadurch gekennzeichnet, daß das Paar von Mikroprozessoren (30, 31) der Multiplexoren (MSS) und der Schnittstellenprozessoren (9, 10) jeweils Datenspeicher (34, 35) aufweisen, die während des Einschreibens von Daten durch den ersten oder den zweiten Mikroprozessor des Paares (30, 31) gleichzeitig aktivierbar sind, wobei die gemeinsame Überwachungssteuereinrichtung (32) wahlweise den ersten oder den zweiten Mikroprozessor des Paares (30, 31) freigibt, um gesteuert vom ersten Signal (a 1) oder vom zweiten Signal (b 1) das Einschrieben in die Datenspeicher (34, 35) zu aktivieren.

9. Mehrprozessorsystem nach Anspruch 7, dadurch gekennzeichnet, daß die Multiplexoren (MSS) und die Schnittstellenprozessoren (9, 10) jeweils zwei Stromversorgungseinheiten (36) für die ersten und zweiten Mikroprozessoren des Paares (30, 31) umfassen, wobei die gemeinsame Überwachungssteuereinrichtung (32) von einer logischen ODER-Schaltung (38) der Stromversorgungseinheiten beaufschlagt und durch die Wikrsamkeitssignale (a 2, b 2) gesteuert wird, um den Betrieb des einer nicht bestimmungsgemäß arbeitenden Stromversorgungseinheit zugeordneten Mikroprozessors zu blockieren, wodurch beim Ausfall einer der Stromversorgungseinheiten weder der Betrieb der gemeinsamen Steuereinrichtung (32) noch derjenige der Multiplexoren und der Schnittstellenprozessoren unterbrochen wird.

10. Mehrprozessorsystem nach Anspruch 9, dadurch gekennzeichnet. daß jeder Mikroprozessor (30, 31) einen Programmspeicher (51, 61) umfaßt, der einen Festspeicher (61) und einen Lese- und Schreibspeicher (51) einschließt, wobei der Festspeicher (ROM) ein Programm enthält, das bei der Systeminitialisierung automatisch gestartet wird, um dem Mikroprozessor (30, 31) zur Ladung der von den Miniprozessoren auf die Multiplexoren und die Schnittstellenprozessoren geschickten Arbeitsprogramme in den Schreibspeicher (61) zu veranlassen.