DE3127349C2

DE3127349C2 -

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Publication number: DE3127349C2
Application number: DE3127349A
Authority: DE
Inventors: George Allen Plano Tex. Us Works
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1980-07-11
Filing date: 1981-07-10
Publication date: 1990-07-19
Also published as: GB8333623D0; GB2166271B; NL8103136A; JPS5750064A; FR2486682A1; JPS636894B2; FR2486682B1; GB2079997B; DE3127349A1; GB2079997A; GB2166271A; US4412281A; CA1176337A

Description

Die Erfindung betrifft eine Signalverarbeitungseinrichtung mit den Merkmalen des Oberbegriffes von Patentanspruch 1. Allgemein ist zu derartigen Signalverarbeitungseinrichtungen, - und dies sei zum besseren Verständnis der Erfindung vorausschickend ausgeführt -, folgendes festzustellen:

Signalprozessoren mit hohem Durchsatz werden für viele moderne Überwachungs-, Kommunikations- und Steuersysteme benötigt. Derartige Signalprozessoren bestehen häufig aus einer Mehrzahl von parallel oder verteilt angeordneten Signalprozessorelementen. Dabei sind entweder alle Signalprozessorelemente identisch ausgebildet oder auf eine geringe Anzahl von Typen beschränkt, um die Kosten für ihren Entwurf, ihre Herstellung und/oder ihre Unterhaltung zu verringern. Parallele oder verteilte Anordnungen werden auch für solche Anwendungsfälle bevorzugt, bei denen die insgesamt erforderliche Signalverarbeitungskapazität im Anfangsstadium nicht genau bekannt ist oder bei denen erwartet wird, daß sie sich infolge von Änderungen der Ausrüstung oder der Anwendung im Laufe der Lebensdauer der Anlage ändert. Bei derartigen Anwendungsfällen können Signalprozessorelemente nach Bedarf hinzugefügt oder entfernt werden, um die verfügbare Signalverarbeitungskapazität an die Erfordernisse des Anwendungsfalles anzupassen.

Der Versuch, hochzuverlässige selbstheilende Systeme durch die Verwendung von Systemersatzelementen zu schaffen, welche fehlerhaft gewordene Elemente automatisch substituieren, ist bekannt. Die komplizierten Schaltnetzwerke oder Steuergeräte zur Neukonfiguration, die für die Durchführung der Substituierung benötigt werden, sowie die ausgedehnten Prüfschaltungen bilden jedoch selbst eine Quelle möglicher Fehler, und vereiteln dadurch das angestrebte Ziel eines fehlertoleranten Systems. Die Verwendung von Schaltnetzwerken und Prüfschaltungen, die von den aktiven Systemelementen getrennt ausgeführt sind, erfordert im allgemeinen umfangreichen Neuentwurf der Gesamtschaltung, wenn zu einem späteren Zeitpunkt Systemelemente hinzugefügt oder weggenommen werden sollen, so daß der angestrebte Zweck, nämlich die Schaffung eines flexiblen Systems durch Parallelanordnung mehrerer Elemente, verfehlt wird.

Andere bekannte Versuche zur Schaffung von Systemen mit hoher Zuverlässigkeit sehen dreifache oder noch höhere modulare Redundanz vor, d. h. daß jedes Element drei- oder mehrfach vorgesehen ist und eine "Abstimmung" zwischen den Elementen vorgenommen wird. Von derjenigen Ausgangsinformation, die dem "Mehrheitsvotum" der mehrfach vorgesehenen Elemente entspricht, wird unterstellt, daß sie korrekt sei. Diese Versuche führen zu fehlerfreien Systemen, in denen der Fehler eines Elementes die Leistung des Systems nicht beeinträchtigt. Sie werden für Anwendungen bevorzugt, bei denen Fehlerfreiheit während eines vergleichsweise kurzen Zeitraumes gefordert ist. Über längere Zeiträume verringert sich die Zuverlässigkeit derartiger Systeme jedoch, wenn die Wahrscheinlichkeit des Ausfalles von Elementen signifikante Werte annimmt. Die zwei- oder mehrfache Redundanz ist wegen der großen Zahl der zusätzlich erforderlichen Bauteile insbesondere für solche Anwendungsfälle ungeeignet, in denen weniger ein fehlerfreies als vielmehr ein selbstheilendes System benötigt wird. Die zusätzlichen Bauteile vergrößern nämlich sowohl die Anfangskosten des Systems, als auch seine Unterhaltungskosten. Der zusätzliche Raumbedarf, das vergrößerte Gewicht und die höhere Leistung, die für die zusätzlichen Komponenten aufzubringen sind, ist besonders bei Luft- und Raumfahrtanwendungen für fehlertolerante Systeme nachteilig.

Aus der Veröffentlichung "Elektronische Rechenanlagen", Heft 3, 1978, Seiten 115 bis 123, sind Signalverarbeitungseinrichtungen der vorliegend betrachteten Art bekannt, bei denen Gruppen von Signalverarbeitungssystemen jeweils analog an Haupt-Sammelleitungsanordnungen angeschlossen sind, um ein Mehrrechnersystem zu bilden. Die Bestandteile der einzelnen Signalverarbeitungssysteme sind jeweils über einen Lokalbus zusammengeschaltet.

Bei den bekannten Signalverarbeitungseinrichtungen dieser Art ist es nicht möglich, die Fehlerüberwachung in der gesamten Einrichtung und eine Neukonfiguration der Schaltung im Falle des Auftretens eines Fehlers beliebig von einem der Signalverarbeitungssysteme der Einrichtung aus vorzunehmen.

Aus der deutschen Offenlegungsschrift 28 24 557 ist es ferner bekannt, Sammelleitungsanordnungen zur Verbindung von Signalverarbeitungssystemen zu vermaschen, ohne daß hierdurch jedoch eine Fehlüberwachung und Steuerungsmöglichkeit bezüglich einer Neukonfiguration von Signalverarbeitungssystem zu Signalverarbeitungssystem innerhalb der Einrichtung geschaffen ist.

Schließlich ist es aus der Veröffentlichung "Electronic", Heft 20, 1979, Seiten 73 bis 77, insbesondere Seite 76 sowie Abbildung 3b, bekannt, redundante Sammelleitungen für die Verbindung zwischen mehreren Rechnern zur Verfügung zu stellen, um die Sicherheit und die Verfügbarkeit der Systemteile zu erhöhen. Auch bei diesem bekannten System ist es nicht möglich, eine Neukonfiguration der Schaltung beim Auftritt von Fehlern von einem der Signalverarbeitungssysteme der Einrichtung aus vorzunehmen.

Durch die Erfindung soll die Aufgabe gelöst werden, eine Signalverarbeitungseinrichtung mit den Merkmalen des Oberbegriffes von Patentanspruch 1 derart auszugestalten, daß die Fehlerüberwachung in der gesamten Signalverarbeitungseinrichtung und die Neukonfiguration der Schaltung im Falle des Auftretens eines Fehler beliebig von einem der Signalverarbeitungssysteme der Einrichtung vorgenommen werden kann, derart, daß sich sowohl bezüglich des Schaltungsaufbaus des Systems als auch bezüglich der Erweiterbarkeit einfache Verhältnisse ergeben.

Diese Aufgabe wird durch die im kennzeichnenden Teil von Patentanspruch 1 angegebenen Merkmale gelöst.

Vorteilhafte Ausgestaltungen und Weiterbildungen der hier angegebenen Signalverarbeitungseinrichtung sind in den dem Patentanspruch 1 nachgeordneten Ansprüche gekennzeichnet.

Im folgenden wird die vorliegende Signalverarbeitungseinrichtung an einem Ausführungsbeispiel in Verbindung mit der Zeichnung näher erläutert.

Fig. 1 zeigt ein funktionelles Blockschaltbild eines Signalverarbeitungssystems mit verteilten Elementen, das im folgenden auch kurz "verteiltes Signalverarbeitungssystem" genannt werden wird,

Fig. 2 zeigt ein funktionelles Blockschaltbild eines verteilten Signalverarbeitungssystemnetzes und veranschaulicht die örtliche Anordnung des Exekutivprogrammes DOS-1 des Systems und eines alternativen im folgenden mit ADOS-1 bezeichneten Exekutivprogrammes innerhalb des Netzes,

Fig. 3 zeigt ein Blockschaltbild eines Signalprozessorelementes des verteilten Signalverarbeitungssystems,

Fig. 4 zeigt ein Blockschaltbild des Massenspeicherelementes des verteilten Signalverarbeitungssystems,

Fig. 5 zeigt ein Blockschaltbild des Eingabe-Ausgabe-Steuerungselementes des verteilten Signalverarbeitungssystems,

Fig. 6 zeigt ein Blockschaltbild der verteilten oder dezentralen Buszuteilungseinrichtung, die in jedem Element des verteilten Signalverarbeitungssystems vorhanden ist,

Fig. 7 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels der dezentralen oder verteilten Buszuteilungseinrichtung.

Fig. 1 zeigt ein Blockdiagramm eines im folgenden auch mit der Abkürzung DSPS bezeichneten verteilten Signalverarbeitungssystems. Das System beinhaltet eine Vielzahl von Elementen. Darunter befinden sich identisch ausgebildete Eingabe- Ausgabe-Steuerungen 10, die im folgenden auch mit der Abkürzung IOC bezeichnet werden, Signalprozessoren 12, die im folgenden auch mit der Abkürzung SP bezeichnet werden, sowie Massenspeicher 14, die im folgenden auch mit der Abkürzung MM bezeichnet werden. Diese Elemente sind durch ein aus zwei Bussen 16 und 18 bestehendes redundantes Bussystem in der Weise miteinander verbunden, daß jedes Element Zugang zu jedem Bus hat und das DSPS-System betriebsfähig bleibt, wenn ein Bus außer Betrieb genommen wird. Die Stromversorgung der Elemente erfolgt über ein (in Fig. 1 nicht dargestelltes) zweifach-redundantes Verteilungssystem.

Jedes der Elemente 10, 12 und 14 in Fig. 1 besitzt Sendeempfangseinrichtungen, die im folgenden auch als Bus-Transceiver bezeichnet werden und die Mittel zur Kommunikation zwischen den einzelnen Elementen darstellen, sowie eine Buszuteilungseinrichtung, die festsetzt, welches der Elemente Zugang zu einem Bus erhält, wenn gleichzeitig von einer Mehrzahl von Elementen Anforderungen zur Benutzung dieses Busses vorliegen. Der Bus-Transceiver und die Bus-Zuteilungseinrichtung sind gemeinsam mit 20 bezeichnet. Durch das Verfahren der dezentralen oder verteilten Buszuteilung kann auf einen zentralen Buszuteiler oder eine Busanforderungskette verzichtet werden. Damit sind Fehlerquellen beseitigt, die derartigen bekannten Buszuteilungseinrichtungen anhaften.

Das Eingabe-Ausgabe-Steuerungselement 10 ist - wie aus Fig. 1 hervorgeht - mit zwei weiteren Bussen 22 bzw. 24 verbunden, und beinhaltet diesen zugeordnete weitere Bus-Transceiver- und -zuteilungsschaltungen 21. Entsprechend haben die Eingabe- Ausgabe-Steuerungselemente 42 und 46 Zugang zu weiteren Bussen 28, 41 bzw. 40, 43. Diese weiteren Busse dienen zur Verbindung des Systems mit Einrichtungen zur Datenein- und -ausgabe. In Fig. 1 sind die Einrichtungen 26 und 28 dargestellt, die über die Busse 38 bzw. 41 mit dem Eingabe-Ausgabe- Steuerungselement 42 in Verbindung stehen. Zusätzlich können die Busse 22 und 24 zur Erweiterung und Erstreckung des Bussystems auf ein Mehrfachverbindungssystem, (wie es in Fig. 2 dargestellt ist), zur Bildung eines DSPS-Netzes dienen, mit dessen Hilfe komplexere Signalverarbeitungsaufgaben, beispielsweise aus der Radartechnik, gelöst werden können.

Alle in dem System gemäß Fig. 1 vorhandenen Elemente werden von einem verteilten Betriebssystem 30 gesteuert, das im folgenden auch mit der Abkürzung DOS bezeichnet wird. Dieses System DOS befindet sich in den Signalprozessoren 12, 13 und 15 und ist für die Verwaltung aller DSPS-Elemente verantwortlich. Es erlaubt somit die ordnungsgemäße Abwicklung der zugewiesenen Aufgaben. In Übereinstimmung mit der verteilten Anordnung des Signalverarbeitungssystems ist auch das Betriebssystem dezentral, d. h. verteilt angeordnet, wobei die lokale Steuerung und Verwaltung der Betriebsmittel eines Signalprozessors mit Hilfe eines Abschnittes DOS-0 für die lokale Ebene durchgeführt wird, der sich in Lesespeichern (ROM) in jedem Signalprozessor 12, 13 und 15 befindet. Die Systemsteuerung des gesamten verteilten Signalverarbeitungssystems auf einer höheren Ebene wird von dem Betriebssystemabschnitt DOS-1 für die Systemebene abgewickelt, der in den Massenspeichern 14 gespeichert und betriebsmäßig z. B. dem ersten Signalprozessor 12 zugeordnet ist, falls diesem die Ablaufsteuerung zugewiesen ist. Zur Sicherstellung der angestrebten Fehlertoleranz ist einem zweiten Signalprozessor 13 die Überwachung des exekutiven Systemabschnittes DOS-1 mit einem alternativen exekutiven Systemabschnitt ADOS-1 zugewiesen, wie dies bei dem System 32 in Fig. 2 angedeutet ist. Falls der Abschnitt DOS-1 gestört ist, übernimmt der Abschnitt ADOS-1 und weist seine eigene exekutive Überwachungsaufgabe einem anderen Signalprozessor zu.

Die verteilt angeordneten Signalverarbeitungselemente, die wie in Fig. 1 durch wenigstens einen Bus untereinander verbunden sind, werden als ein System bezeichnet. Die Anzahl der miteinander zu verbindenden Systeme bestimmt sich durch die Signalverarbeitungsanforderungen für einen bestimmten Anwendungsfall. Fig. 2 zeigt exemplarisch die Verbindung von vier Systemen zu einem Signalverarbeitungsnetz. Selbstverständlich sind auch andere Konfigurationen durchführbar. Jedes System enthält wenigstens je ein Exemplar der folgenden Elemente: Eingabe-Ausgabe-Steuerung IOC, Signalprozessor SP und Massenspeicher MM. Das System 32 ist in redundanter Weise mit dem System 36 verbunden. Zur Verbindung dient der Bus 24, der von der IOC 10 zu dem Bus 31 in dem System 36 führt, sowie der Bus 40 der IOC 46, der zu dem Bus 33 in System 36 führt. Das System 32 ist außerdem in redundanter Weise mit dem System 35 verbunden. Hierzu dient der Bus 22, der von IOC 10 zu dem Bus 47 in dem System 35 führt sowie der Bus 43, der von IOC 46 zu dem Bus 48 in dem System 35 führt. Eine weitere Eingabe-Ausgabe-Steuerung IOC 42 in dem System 32 dient zur Verbindung mit peripheren Eingabe-Ausgabe-Einrichtungen 39. Die Kommunikation mit diesen Eingabe-Ausgabe- Einrichtungen 39 erfolgt ebenfalls über den Bus 57 von der Eingabe-Ausgabe-Steuerung IOC 51 in dem System 36. Das System 36 ist in redundanter Weise über die Busse 49 und 55, die von den Eingabe-Ausgabe-Steuerungen 50 bzw. 51 zu den Bussen 44 und 45 in dem System 37 verlaufen, mit letzterem verbunden. Für das System 36 besteht außerdem ein Kommunikationsweg zu dem System 35, der über die Eingabe-Ausgabe-Steuerung IOC 50 und den Bus 53 zu dem Bus 58 in dem System 35 verläuft.

Um bei der in Fig. 2 dargestellten Netzkonfiguration Fehlertoleranz zu erhalten, sind wenigstens zwei Kommunikationswege zu jedem System vorgesehen, die über getrennte Eingabe- Ausgabe-Steuerungen IOC verlaufen. Dies erfordert in einem Mehrsytem-Netzwerk im allgemeinen die Verwendung einer gegenüber der Gesamtzahl der Systeme zusätzlichen Eingabe-Ausgabe- Steuerung IOC. So beinhaltet beispielsweise das in Fig. 2 dargestellte Netz vier Systeme und fünf Eingabe-Ausgabe-Steuerungen IOC 10, 42, 46, 50 und 51 zu ihrer gegenseitigen Verbindung. Die Verwaltung der Kommunikationsverbindungen zwischen den Systemen und die Verwaltung des Mehrsystem-Netzes steht unter dem Steuereinfluß eines verteilten Betriebssystems. Der Abschnitt DOS-1 für die Systemebene übernimmt die Rolle der Systemexekutive oder der Gesamtverwaltung für das Nutz und befindet sich in dem System 32 (Fig. 2).

Im folgenden seien der Betrieb und die Verwendung des in Fig. 1 dargestellten verteilten Signalverarbeitungssystems DSPS näher erläutert:

Nach Einschalten der Stromversorgung für das verteilte Signalverarbeitungssystem 32 oder nach einer Rücksetzoperation führt der Abschnitt DOS-0 des Betriebssystems in jedem der Signalprozessoren 12 Selbstprüfungsprogramme durch. Falls die Ergebnisse dieses Programmablaufs in einem Signalprozessor erfolgreich sind, versucht der Signalprozessor, den Bus zu belegen. Falls zwei Signalprozessoren einen solchen Belegungsversuch gleichzeitig durchführen, findet eine Buszuteilung statt, wie sie bei der Beschreibung der Eingabe-Ausgabe-Steuerungen geschildet wurde und mittels derer freigesetzt wird, welcher Signalprozessor Zugang zu dem Bus erhält. Zunächst besetzt jedes Element eine "Anschlußadresse", die auf der physikalischen örtlichen Lage innerhalb des Systems basiert. Die Priorität fällt dem Element mit der höchsten Adressennummer zu. Wenn ein Signalprozessor 12, 13 oder 15 jedoch einmal die Durchführung der Ablaufsteuerung übernommen hat, und somit den Abschnitt DOS-1 des Betriebssystems beinhaltet, kann er die Adresse eines anderen Elementes ändern und diesem eine "virtuelle Adresse" zuweisen, welche die Wichtigkeit oder Priorität der Elemente für die weitere Buszuteilung beeinflußt. Diese Änderung der Elementadressen bildet auch das Hilfsmittel für die Neukonfiguration, wenn ein fehlerhaftes Element ermittelt und durch ein Ersatzelement ersetzt wurde, dem sodann die Adresse des fehlerhaften Elementes zugewiesen wird. Aufträge stehen mit anderen Aufträgen, Eingabe-Ausgabe-Ports und der Ablaufsteuerung über die genannten virtuellen Adressen in Verbindung, so daß die Auftragssoftware oder Information über dfie Systemkonfiguration nicht von den den einzelnen Elementen zugewiesenen Aufträgen abhängt. Das Elementenadressenregister jedes Elementes, in welchem die virtuellen Adressen bespeichert sind, ist in Fig. 3, 4, und 5 dargestellt.

Wenn ein erster Signalprozessor den Bus belegt, sendet er eine Nachricht zu einem Massenspeicher 14 mit einer speziellen Elementadresse. Bei Empfang der ersten Nachricht von einem Signalprozessor ändert der Massenspeicher diese seine Elementadresse, so daß ein anderer Signalprozessor, der nach Durchführung seines Selbstprüfungsprogrammes eine Belegung des Busses versucht und eine Nachricht aussendet, kein Element mit dieser speziellen Adresse vorfindet, das die Nachricht aufnimmt. Die betreffenden Signalprozessoren gelangen daraufhin einfach in einen Wartezustand. Der Massenspeicher jedoch lädt das Ablaufprogramm DOS-1 in dasjenige Signalprozessorelement, das die Nachricht "bereit" zuerst ausgesendet hat. Das Ablaufprogramm steuert daraufhin die anderen Elemente innerhalb des Systems, indem es feststellt, welche Elemente verfügbar sind, und weist den verschiedenen Elementen Arbeitsaufträge zu. Jedes Element, dem ein Auftrag zugewiesen wurde, lädt seinen Arbeitsspeicher (RAM) mit Auftragsprogrammen aus dem Massenspeicher 14. Dieses Verfahren erlaubt es dem System, in einem "zurückgenommenen" oder verringertem Betriebsmodus zu starten, bei dem mindestens ein betriebsfähiger Signalprozessor, ein Massenspeicher und ein Bus beteiligt sind.

Wenn das DSPS einmal seinen Betrieb aufgenommen hat, wird die angestrebte Fehlertoleranz des Systems durch eine Kombination von Fehlererfassungshardware mit der DOS-Software erreicht. Die Methode der Fehlertoleranz ist derart ausgebildet, daß nach Auftreten und Entdeckung eines Fehlers eine Selbstheilung durch Außerdienststellung des fehlerhaften Elementes und Ersatz desselben durch ein Ersatzelement ohne irgendwelche spezielle Schalt- oder Neukonfigurationshardware durchgeführt wird. Das in einem Arbeitsspeicher RAM 76 (Fig. 3) liegende Exekutivprogramm DOS-1 liefert die Grundlage für die Selbstheilung, die in der Art erfolgt, daß Elemente in einem System hinzugefügt oder außer Dienst gestellt werden, ohne daß innerhalb des Systems irgendeine Umgestaltung erforderlich wird. Die Erfassung von individuellen Hardwarefehlern erfolgt mit Hilfe bekannter Verfahren, beispielsweise durch Diagnose-Mikroprogramme, Paritätsprüfungen und Überwachungszeitgeber. Wenn beispielsweise ein Sendeelement eine allzu lange Zeit zur Buszuteilung oder zur Informationsaussendung benötigt, wird die Aussendung unterbrochen und in einem Statusregister ein Markierbit zur Fehlerkennzeichnung gesetzt. Diese in jedem Element eines Systems vorhandenen Statusregister sind in den Zeichnungen nicht dargestellt. Weitere Überwachungshardware dient zur Überprüfung von ungültigen oder bevorrechtigten Betriebskodes und von Speicheradressen, die außerhalb des gegebenen Bereiches liegen.

In der Hardware zur Ausführung des DOS-1 Systemabschnittes sind zwei Verfahren zur Fehlererfassung gerätemäßig ausgeführt; es handelt sich um die zyklische Statusabfrage und die Rotation der Ersatz bildenden Elemente. DOS-1 fragt alle aktiven Elemente in einer programmierbaren Geschwindigkeit mit einer Nachricht ab, die Angaben über den Systemsstatus anfordert. Das Format dieser Nachricht ist in Tabelle 1 aufgelistet. Falls keine Antwort erfolgt oder das als Antwort eingehende sogenannte I/O-Statuswort fehlerbehaftet ist, veranlaßt DOS-1 eine Neukonfiguration des DSPS-Systems, indem das fehlerbehaftete Element außer Dienst gestellt und durch ein Ersatzelement ersetzt wird. In der Tabelle 2 ist das Format des I/O-Statuswortes aufgelistet. Alle möglichen Elementadressen werden zyklisch abgefragt, um neu eingefügte Elemente zu erkennen. Dieses Merkmal erlaubt die Reparatur eines Elementes ohne Abschaltung des Systems. Den Ersatzelementen kann ein Selbstprüfungsauftrag zugewiesen werden, der alle Funktionen erfaßt. Durch periodisches Rotieren der Ersatzelemente und der aktiven Elemente stellt DOS-1 sicher, daß alle Elemente Selbstprüfungsaufträge ausführen, so daß auch komplizierte Fehler entdeckt werden können.

Im folgenden sei anhand von Fig. 3 das Signalprozessorelement SP 12 des verteilten Signalverarbeitungssystems erläutert: Es enthält eine Bus-Schnittstelle 52, eine Speichereinheit 54, eine Recheneinheit 56 sowie eine Steuereinheit 58, die durch einen SP-Datenbus 72 und einen Steuerbus 80 miteinander verbunden sind. Der Signalprozessor arbeitet als paralleler mikroprogrammierter 16-Bit-Minicomputer und ist zur effizienten Echtzeitverarbeitung von Daten mit speziellen Operationsbefehlen ausgerüstet.

Die Bus-Schnittstelle 52 enthält zwei Ports, die von dem Bus- Transceiver 60 und dem Bus-Transceiver 62 gebildet werden. Diese I/O-Ports bilden redundante Übertragungswerte zum Laden von Programminstruktionen und Daten in die Speichereinheit 54. Die Transceiver-Schaltungen 60 und 62 übertragen in einem DSPS- System Daten zu den anderen Elementen und empfangen Daten von diesen mittels einer Steuerlogik 64 und Bus 16 oder Bus 18, mit jeweils 16 Datenleitungen, einer Paritätsleitung und vier Steuerleitungen in einer sogenannten Open-Collector-ODER-Konfiguration. Ein Register 63 für die Elementeadressen besitzt Mittel zur Speicherung der Adresse eines Signalprozessorelementes und erlaubt ferner die Änderung einer Elementadresse, wenn ein fehlerbehaftetes Element festgestellt wird. Ein Paritätsnetzwerk 70 erzeugt Ungerad-Parität bei den auszusendenden Daten und prüft die Paritätsleitung für zu empfangende Daten. Die Daten werden in Blöcken bis zu 256 Wörtern durch die Steuerlogik 64 gesendet und empfangen. Wenn ein Datenblock von dem Bus 16 oder dem Bus 18 empfangen wird, wird er in einem Eingangspuffer 66 verbracht, bis die Speichereinheit 54 für die Aufnahme der Daten bereit steht. Wenn ein Datenblock gesendet werden soll, wird er aus der Speichereinheit 54 herausgenommen und über den SP-Datenbus 72 in einen Ausgangspufferspeicher 68 gebracht. Da mehrere Transceiver in verschiedenen Elementen gleichzeitig versuchen können, den Bus 16 oder den Bus 18 zu belegen, wird eine Zuteilungseinrichtung 60 wirksam, die entscheidet, welcher Transmitter den Buszugriff erhält. Jedes mit einem Bus verbundene sendende Element erzeugt einen individuellen Zuteilungskode, der die Priorität bei dem Buszugriff durch die Sender bestimmt. Sender mit niedrigerer Priorität werden zurückgewiesen, bis nur das Element mit der höchsten Priorität übrigbleibt. Diese Zuteilungsmethode wird weiter unter in Zusammenhang mit dem Eingabe-Ausgabe-Steuerungselement näher beschrieben.

Die Speichereinheit in Fig. 3 beinhaltet einen Lesespeicher ROM 74, einen Arbeitsspeicher RAM 76 sowie eine Speichersteuerung 78. Die Speicherlage-Adressen werden der Speichersteuerung 78 von der Recheneinheit 56 zu diesem Zweck übergeben, entweder Instruktionen oder Daten aus dem ROM 74 oder dem RAM 76 auszulesen oder Instruktionen oder Daten in den Arbeitsspeicher RAM 76 einzulesen. Der Lesespeicher ROM 74, der in 4096 Wörtern zu je 16 Bit organisiert ist, enthält den mit 75 bezeichneten Abschnitt DOS-0 des verteilten Betriebssystems, das für die lokale Steuerung und Verwaltung des Signalprozessors 12 zuständig ist. Zu dieser Zuständigkeit gehört die Einführungsschaltfolge beim Einschalten der Stromversorgung, die Fehlerüberwachung, die Ladeunterbrechung, unzulässige Operationen, I/O-Dienstanforderungen sowie die Lieferung von Statusinformationen an den Exekutivabschnitt DOS-1 des verteilten Betriebssystems für die Systemebene, der sich in demjenigen Signalprozessor befindet, der die Rolle der Systemverwaltung oder Ablaufsteuerung innehat. Der Arbeitsspeicher RAM 76 ist beispielsweise als dynamischer 16K-MOS-RAM mit 16 Bit-Wortlänge ausgebildet. Derartige Speicher sind bekannt; ihre Einzelheiten sind für das Verständnis der vorliegenden Erfindung nicht nötig.

Die Steuereinheit 58 besitzt eine herkömmliche Mikroprogrammstruktur. Sie beinhaltet ein Makrobefehlsregister 94, einen Planspeicher ROM 96, einen Adressenfolger 98, einen Multiplexer 100, einen Mikroprogramm-Lesespeicher ROM 102, ein Mikrobefehlsregister 104 sowie einen Dekodierer 106. Wenn ein Makrobefehl über den SP-Datenbus 72 in das Makrobefehlsregister 94 geladen wird, läuft eine Folge von einem oder mehreren Mikrobefehlen ab, durch die der genannte Makrobefehl ausgeführt wird. Die Folge der Mikrobefehle aus dem Mikroprogramm- Lesespeicher ROM 102 wird durch die Planungs-Lesespeicher ROM 96, den Adressenfolger 98 und den Multiplexer 100 gesteuert. Die individuellen Mikrobefehle werden aus dem Mikroprogramm- Lesespeicher ROM 102 ausgelesen, der beispielsweise in 2048 Wörtern zu je 80 Bit organisiert ist, und in das Mikrobefehlsregister 104 geladen. Die Ausgangsbits des Mikrobefehlsregisters 104 werden über den Steuerbus 108 innerhalb des Signalprozessors 12 verteilt und führen die Steuerfunktionen oder Mikrooperationen aus, die zur Ausführung des genannten Makrobefehls erforderlich sind. Der Dekodierer 106 bildet das Mittel für eine weitere Dekodierebene der Mikrobefehlsbits zur Erzeugung zusätzlicher Mikrooperationen.

Es sind zwei Arten von Makrobefehlsformaten vorgesehen, die in Tabelle 3 aufgelistet sind. Sie umfassen eine im folgenden als BAM bezeichnete Grundadressierungsart (Basic Address Mode) sowie eine im folgenden als EAM bezeichnete erweiterte Adressierungsart (Extended Address Mode). Die EAM bildet eine effektive Adresse des Operanden, in dem sie die acht niedrigstwertigen Bits, d. h. das letzte Byte, des Makrobefehlsformats als vorzeichenbehaftete ganzzahlige Distanzadresse (displacemen) verwendet, die mit den Inhalten eines oder mehrerer Register kombiniert werden muß. Die EAM bildet eine effektive Adresse unter Verwendung der Inhalte der in dem R1-Feld des genannten Formats spezifizierter Register.

Die von der mikroprogrammierten Steuereinheit 48 ausgeführten Befehle beinhalten einen herkömmlichen Datenverarbeitungsbefehlssatz, der in Tabelle 4 aufgelistet wird sowie mit OPERATE bezeichnete Betriebsbefehle, die in Tabelle 5 aufgelistet sind. Die OPERATE-Befehle führen Steueroperationen und kundenspezifische Signalverarbeitungsoperationen aus. Sie werden durch den Operationsgenerator 103 des Mikroprogramm-Lesespeichers ROM 102 ausgeführt. Es gibt OPERATE-Befehle für Anwendungsprogramme, OPERATE-Befehle für die Systemprogrammierung sowie OPERATE- Befehle für spezielle Signalverarbeitungszwecke.

Die OPERATE-Befehle für ein Anwendungsprogramm sorgen für die Kommunikation zwischen diesem Anwendungsprogramm und dem lokalen Abschnitt DOS-0 des verteilten Betriebssystems. Sie umfassen Befehle wie die folgenden: Kehre vom Unterprogramm zurück, unterbreche Freigabe/Sperrung, nimm Operationen wieder auf, lies den Echtzeittakt und Systemruf. Der Befehl "Systemruf" erlaubt es dem Programmierer, den Systemabschnitt DOS-0 zur Durchführung einer speziellen der in Tabelle 6 aufgelisteten Servicefunktionen anzufordern.

Die OPERATE-Befehle zur Systemprogrammierung manipulieren und verwalten die Betriebsmittel des Signalprozessors. Die Mehrzahl dieser Befehle ist, wie aus Tabelle 5 hervorgeht, bevorrechtigt, indem sie nur durch Programme ausgeführt werden können, die mit einem Statuswort für bevorrechtigte Programme beginnen, wie aus Tabelle 7 hervorgeht. Jeder Versuch einen bevorrechtigten Befehl durch ein nicht bevorrechtigtes Programm auszuführen, ergibt eine Fehlerunterbrechung und eine Beendigung des Programms. Die Befehle für diagnostischen Logiktest und diagnostischen Speichertest sind Beispiele für OPERATE-Befehle der Systemprogrammierung, die nicht bevorrechtigt sind.

Die OPERATE-Befehle für spezielle Signalverarbeitungszwecke umfassen beispielsweise den Befehl zur Matrixmultiplikation und den Befehl zur Messung und Kartenaktualisierung, die besonders effizient bei der Signalverarbeitung von Dopplerradardaten sind, welche eine Festzeichenkarte zur unabhängigen Einrichtung von Meßschwellwerten für jeden Radarbereich, Azimut und Dopplerzelle verwenden. Andere OPERATE-Befehle für spezielle Zwecke, die in Tabelle 5 nicht aufgelistet sind, führen schnelle Fourier-Transformationen (FFT) und Vektoroperationen durch. Für andere Anwendungen eines verteilten Signalverarbeitungssystems können OPERATE-Befehle für Spezialzwecke leicht innerhalb der mikroprogrammierten Steuereinheit ausgeführt werden.

Die Recheneinheit 56 in Fig. 2 beinhaltet eine arithmetische Logikeinheit (ALU) 82, einen Multiplizierer 84, einen Multiplexer 86, einen Dateispeicher 88, einen Adressengenerator 90 und einen AU-Datenbus 92. Die arithmetische Logikeinheit ALU 82 führt arithmetische und logische Operationen mit Operanden durch, die von verschiedenen Quellen, beispielsweise der Speichereinheit 54, dem Dateispeicher 88 oder dem Multiplizierer 84 aufgenommen werden. Die arithmetische Logikeinheit ALU 82 beinhaltet folgende vier Register: Der Programmzähler 81 bestimmt die Adresse des nächsten Mikrobefehls aus der Speichereinheit 54, der Datenzeiger 83 bestimmt die Adressen, an denen sich die zu bearbeitenden Daten befinden; das mit ACC1 bezeichnete Register 85 und das mit ACC2 bezeichnete Register 87 sind Arbeitsakkumulatoren für iterative Rechenoperationen, alternativ arbeiten sie als temporäre Halteregister für Zwischenoperanden. Der Multiplizierer 84 führt innerhalb eines Prozessor-Taktzyklus eine 16 × 16 Bit Hochgeschwindigkeitsmultiplikation aus.

Der Multiplexer 86 bildet das Mittel für die Datenübertragung von dem Multiplizierer 84 zu der arithmetischen Logikeinheit ALU 82, so daß die Addition innerhalb der ALU während desselben Prozessor-Taktzyklus erfolgt, in welchem die Multiplikation in dem Multiplizierer 84 stattfindet. Das zuvor in dem Multiplizierer 84 gebildete Produkt wird zu der ALU 82 transformiert, um in ihr zu den zuvor akkumulierten Produkten hinzuaddiert zu werden. Gleichzeitig werden während der genannten Taktzykluszeit Daten aus dem Dateispeicher 88 und der Speichereinheit 54 in dem Multiplizierer 84 multipliziert. Dieses Verfahren macht es möglich, die Datenrechnungen durch die speziellen OPERATE-Befehle der Signalverarbeitung schneller auszuführen als mit herkömmlichen Methoden. Der Multiplexer 86 bildet ferner einen direkten Weg für den Datentransfer aus dem Dateispeicher 88 zu der ALU 82.

Der Adressenspeicher 90 empfängt Informationen von der Speichereinheit 58. Sie dienen zur Bestimmung der Plätze in dem Dateispeicher 88, die während der Ausführung eines bestimmten Makrobefehls zu benutzen sind. Der AU-Datenbus 92 umfaßt 16 Leitungen mit herkömmlichen I/O-tristate-Einrichtungen. Es dient zur Übertragung von Daten oder Adressen zu dem Dateispeicher 88, dem Adressengenerator 90, der ALU 82, dem Multiplizierer 84 oder dem Multiplexer 86.

Der Dateispeicher 88 in der Recheneinheit 56 dient zur Speicherung von acht Registersätzen zu jeweils acht Wörtern. Die betreffenden Register sind in ihrer Architektur als Allzweckakkumulatoren ausgeführt, werden jedoch in einer durch den Mikrokode der Steuereinheit 58 bestimmten speziellen Weise zu besonderen Funktionen wie Programmzähler, Stapelzeiger, Akkumulator und Indexregister verwendet. Jeder Registersatz besitzt ein zugeordnetes Programmstatuswort (PSW), das Informationen über das mit diesem Registersatz auszuführende Programm beinhaltet. Das PSW umfaßt die acht niedrigstwertigen Bits eines Wortes in dem Dateispeicher 88 und enthält die in Tabelle 7 aufgelistete Information. Der Rest des Dateispeichers 88 dient für herkömmliche interne Signalverarbeitungsfunktionen und als "Notizspeicher" für die OPERATE- Befehle zur Signalverarbeitung.

Die gegenseitige Beziehung der Einheiten des Signalprozessors 12 sei weiter in folgender Weise demonstriert: Der Programmzähler in der ALU 82 bestimmt die Adressen, unter denen der nächste Makrobefehl von dem ROM 74 oder dem RAM 76 in der Speichereinheit 54 abzurufen ist. Der Befehl wird über den SP-Datenbus 72 zu dem Makrobefehlsregister 94 in der Steuereinheit 58 übertragen. Der Plan-Lesespeicher ROM 96 bestimmt eine Startadresse oder Adressenart, die den Zugriff zu dem Mikroprogramm-Lesespeicher ROM 102 ermöglicht, in welchem die Mikrobefehle enthalten sind. Eine effektive Adresse kann dann über den Dateispeicher 88 und die ALU 82 berechnet werden. Die effektive Adresse wird in dem Datenzeiger 82 der ALU gespeichert und ermöglicht den Zugriff zu den Daten in der Speichereinheit 54, die zur Ausführung des Makrobefehls benötigt werden.

Im folgenden sei das in Fig. 4 dargestellte mit MM bezeichnete Massenspeicherelement 14 des verteilten Signalverarbeitungssystems näher beschrieben: Es umfaßt eine Bus-Schnittstelleneinheit 110, einen Speicher 122, eine Steuerung 124 sowie einen Speicher-Datenbus 126. In der Bus-Schnittstelleneinheit 110 befinden sich der Bus-Transceiver und die Buszuteilung 112 bzw. 116, eine Steuerlogik 114, Register 115 für die Elementadressen sowie ein Paritätsnetzwerk 118. Die Ausbildung dieser Teile ist identisch mit derjenigen der funktionell äquivalenten Teile in der Bus-Schnittstelleneinheit 52 des Signalprozessors 12 in Fig. 3. Die Bus-Schnittstelleneinheit 110 enthält auch einen Pufferspeicher 120, der die Stelle der Eingangs-Ausgangs-Puffer 66 bzw. 68 des Signalprozessors 12 in Fig. 3 einnimmt. Alle in den Massenspeicher eingeschriebenen oder aus ihm ausgelesenen Informationen durchlaufen den Pufferspeicher 120 über den Speicher- Datenbus 126. Der Pufferspeicher 120 ist um den Faktor 5 schneller als der Speicher 122. Dadurch ist er in der Lage, Informationsblöcke mit den auf den Bussen 16 und 18 herrschenden Datengeschwindigkeiten zu empfangen und auszusenden. Alle Informationsübertragungen in den Massenspeicher 14 erfolgen über den Speicher-Datenbus 126, der 16 Leitungen umfaßt, die mit herkömmlichen doppeltgerichteten Tristate-Einrichtungen ausgerüstet ist. Im vorliegenden Ausführungsbeispiel besitzt der Pufferspeicher eine Kapazität von wenigstens 4096 Wörtern zu je 16 Bit. Der Informationstransfer in den Speicher 122 bzw. aus diesem über den Speicher-Datenbus 126 wird von der Steuerung 124 gesteuert.

Der Speicher 124 ist im vorliegenden Ausführungsbeispiel in acht Abschnitten zu 16 K Wörtern organisiert, so daß seine gesamte Speicherkapazität 128 K Wörter zu je 19 Bit beträgt. Zur Vergrößerung der Zuverlässigkeit enthält jedes Wort drei Ersatzbit. Die Daten werden zu Seiten von 240 Wörtern in den Speicher 122 hinein bzw. aus ihm herausbewegt. Die Datenübertragung in den Massenspeicher 14 bzw. aus ihr heraus erfolgt in Einzelnachrichtpaketen zu 256 Wörtern. Die Rubrikinformation, die aus bis zu 16 Wörtern besteht, wird von der Steuerung 124 für abgehende Informationen zu den 240-Wort-Seiten hinzuaddiert. Wenn Daten in Massenspeicher 14 gelangen, wird die in dem Paket enthaltene Rubrikinformation von der Steuerung 24 dahingehend interpretiert, ob eine normale Abruf- oder Speicheroperation erfolgen soll oder ob eine Steueraktion angefordert wird, beispielsweise eine Statusanforderung, ein Rücksetzen und Strom einschalten oder Strom ausschalten. Ein Datenpaket besteht maximal aus 256 Wörtern, es kann jedoch auch aus nur einem Wort Rubrikinformation bestehen. Der Massenspeicher 14 bildet in dem verteilten Signalverarbeitungssystem ein passives Element, da er von sich aus nicht initiativ wird sondern nur auf Nachrichten der anderen Systemelemente reagiert.

Fig. 5 zeigt ein mit IOC bezeichnetes Eingabe-Ausgabe- Steuerelement 10 des verteilten Signalverarbeitungssystems. Das IOC bildet ein Nachrichtenzentrum innerhalb des Systems und führt Wegebestimmungs-, Steuer- und Fehlerprüfaufgaben durch. Jedes IOC besitzt vier unterschiedliche I/O-Bus-Transceiver-Ports, mit denen die Verbindung zu den Bussen 16, 18, 22 oder 24 hergestellt wird. Jeder dieser Busse umfaßt 16 Datenleitungen, eine Paritätsleitung sowie vier Steuerleitungen in Open-Collector-ODER-Konfiguration. Jeder Bus ist mit einer von vier identisch ausgebildeten Bus-Transceiver-Schaltungen 130, 132, 134 bzw. 136 verbunden, die in derselben Weise ausgebildet sind wie die zuvor beschriebenen Bus-Transceiver-Schaltungen für die anderen Systemelemente.

Die Bus-Transceiver 130 und 132 in Fig. 5 sind ständig mit den Bussen 16 und 18 des Systems verbunden, in denen sich die Eingabe-Ausgabe-Steuerung IOC befindet (Fig. 1). In einem Mehrsystemnetz, wie es in Fig. 2 dargestellt ist, arbeiten die Bus-Transceiver in dem IOC 10 in einem erweiterten Busverband, der von einer Blocksteuerung 152 errichtet wird, so daß die Busse 22 und 24 des Systems 32 mit dem Bus 47 in dem System 35 bzw. dem Bus 31 in dem System 36 verbunden sind. Wenn ein IOC Information von und zu peripheren Dateneingabe- Ausgabeeinrichtungen übertragen soll, arbeitet es mit dynamischer Ein- und Ausgabe, wie dies in Fig. 2 für das IOC 42 in dem System 32 angedeutet ist. Die Ausgangssignale SELECT 139 bzw. 141 (Fig. 5) enthalten jeweils einen 4-Bit- Kode zur Auswahl einer von bis zu 16 peripheren Einrichtungen, die mit einem Bus verbunden sind. Das Paritätsnetzwerk 138 prüft die Paritätsleitung für die von einem IOC empfangenen Daten und generiert Parität für die von einem IOC gesendeten Daten.

Das IOC in Fig. 5 besitzt zwei Puffer 146 und 148 zum gleichzeitigen Senden und Empfangen von Datenblöcken für insgesamt 256 Wörter über getrennte Bus-Ports. Der mit X bezeichnete Puffer 146 kann unter der Steuerung der Empfänger-Steuerungslogik 140 Daten von einem Bus aufnehmen, während die Sende- Steuerlogik 140 über einen anderen Bus Daten aussendet. Der Eingangsbus 142 und der Ausgangsbus 144 in Fig. 5 bilden die Übertragungswege für den Datentransfer in dem IOC 10.

Die Blocksteuerung 152 in Fig. 5 erzeugt die Steuersignale für die Empfangs- und Sende-Steuerlogik 140. Sie liefert Steuer- und Statusnachrichten für das exekutive verteilte Betriebssystem DOS-1, das sich in einem Signalprozessorelement 12 befindet, wie sie in den Tabellen 1, 2 und 8 aufgelistet sind. Die Blocksteuerung 152 setzt ein IOC nach Maßgabe des Exekutivprogramms mit einem IOC-Steuerwort in einer von viert Arten ein. Die Steuerwörter sind in Tabelle 8 aufgelistet. Das IOC-Steuerwort gelangt über den Bus-Transceiver 130 oder den Bus-Transceiver 132 in das IOC und wird von dem Eingangsbus 142 zu der Blocksteuerung 152 übertragen. Zwei der vier Betriebsarten bedeuten einfach AUS oder ERSATZ. Die anderen beiden Betriebsarten bestehen darin, daß das IOC zur Buserweiterung für den Mehrsystem-Netzbetrieb oder zur Steuerung für eine periphere Dateneinrichtung konfiguiert wird. Das IOC kann nicht gleichzeitig in mehreren der genannten Betriebsarten betrieben werden. Bei allen Betriebsarten muß die Blocksteuerung 152 des IOC auf die in Tabelle 1 aufgelisteten Statusanfragen antworten, die von einem Signalprozessor kommen, der die Ablaufsteuerung innehat. Die Antwort besteht darin, daß ein Status-Rücksignal formatiert und gesendet wird. Das Status-Rücksignal umfaßt verschiedene (nicht dargestellte) Wörter, die beispielsweise die Anzahl der Fehler seit der letzten zyklischen Abstastung, die Fehlerart, die laufende Betriebsart, das ausgewählte I/O-Port, den im gegebenen Zeitpunkt ausgewählten Bus sowie die virtuelle Adresse des IOC enthalten.

Wie bereits beschrieben wurde, besitzt jedes Element in einem verteilten Signalverarbeitungssystem eine individuelle Stammadresse, die auf der örtlichen Lage der Elementhardware basiert und die beim Einschalten der Stromversorgung in das Adressenregister 150 des Elementes geladen wird. Jedes Element kann jedoch von dem die Ablaufsteuerung innehabenden, d. h. dem exekutiven Element mit einer abweichenden Adresse versehen werden, die als virtuelle Adresse bezeichnet wird und die genannte Stammadresse ersetzt. Dieses Verfahren der Adressenänderung für ein Element liefert die Möglichkeit zur Neukonfiguration, wenn ein fehlerbehaftetes Element entdeckt und durch ein Ersatzelement ersetzt wird. Ein Eingabe- Ausgabe-Steuerungselement IOC besitzt jedoch im Gegensatz zu anderen Elementen, die nur ein Adressenregister haben, deren zwei. Ein Adressenregister dient für den Betrieb der Bus- Transceiver 130 und 132, während das zweite Adressenregister für den Betrieb der beiden anderen Bus-Transceiver 134 und 136 vorgesehen ist.

Wenn Informationen von einem IOC 10 oder einem anderen Element in einem verteilten Signalverarbeitungssystem ausgesendet werden sollen, muß das sendende Element zunächst die Bussteuerung übernehmen. Jedes sendende Element innerhalb des Systems beginnt die Belegung eines Busses, beispielsweise des Busses 16 in Fig. 5, indem es einen ihm eindeutig zugeordneten Zuteilungskode 170 (Fig. 6) an den Bus abgibt, der - wie erwähnt - in als Open-Collector-ODER-Technik ausgeführt ist. Dieser Zuteilungskode basiert auf der Adresse des Elementes, das den Bus anfordert. Er besteht aus 8 Bits der Elementadresse (E 0 bis E 7) zuzüglich der 8 Bits des Komplements der Elementenadresse (E 0 N bis E 7 N), insgesamt also 16 Bits. Wenn verschiedene Elemente gleichzeitig den Bus anfordern, findet in jedem Element ein Zuteilungsverfahren statt, mit dem entschieden wird, welches Element den Bus benutzen wird.

Die Zuteilungsschaltung ist in Fig. 6 dargestellt. Sie befindet sich in jedem Element des verteilten Signalverarbeitungssystems. Die Register für die Elementadressen und ein Zuteilungskodegenerator 150 beinhalten die 8-Bit-Adressenregister - (die IOC besitzen deren 2) - welches mit einer eins- aus-zwei-Dekodiermethode die Beurteilung von bis 256 Adressen erlaubt. Es erzeugt eine aus 8 Bits bestehende Elementadresse 157, die über den Elementadressen-Ladeeingang 155 eingegeben wurden. Es erzeugt ferner den obenerwähnten Elementzuteilungskode 170. Zusätzlich zu den Registern für die Elementadressen und dem Generator 150 zur Erzeugung des Zuteilungskodes enthält die Zuteilungslogik 131 in einem IOC 10 8 UND-Glieder 161 bis 168, einen Prioritätskodierer 158 sowie einen "Konfliktmultiplexer" 160. Mit Hilfe dieser Teile wird der zusammengesetzte Zuteilungskode 169 für die Elemente dekodiert und in die Bus-Transceiver-Schnittstelle, beispielsweise den Bus-Transceiver 130 in Fig. 5 abgelegt.

Der Element-Zuteilungskode 170 in Fig. 6, der aus 16 Bits für jedes an einem gemeinsamen Bus beteiligten Element besteht, wird auf einem Bus mit Hilfe der oben beschriebenen Bus-Transceiver- Schaltungen als der zusammengesetzte Element-Zuteilungskode 169 erkannt. Es wird ein Verfahren zur eins-aus-zwei-Dekodierung eingesetzt. Die Signale C 0 bis C 8 und C 0 N bis C 7 N bilden den durch ODER-Funktion verknüpften zusammengesetzten Element-Zuteilungskode 169 für alle diejenigen Elemente, die eine Busbelegung wünschen. Wenn an den beiden Eingängen des UND-Gliedes 161 jeweils eine logische 1 anliegt, bedeutet dies, daß ein Element mit einer 1 an der betreffenden Binärstelle der Adresse und ein anderes Element mit einer 0 an derselben Adressen-Binärstelle den Bus belegen wollen, so daß ein Prioritätskonflikt entsteht. Falls jedoch die Ausgänge aller acht mit dem Prioritätskodierer 158 verbundenen UND-Glieder eine logische 0 führen, besteht kein Konflikt, da sich auf dem Bus nur ein einziger Element-Zuteilungskode befindet und das betreffende Element somit die Buszuteilung erhält, so daß ein mit WIN bezeichnetes Signal erzeugt wird. Die Erzeugung dieses WIN-Signals erfolgt in einem als Null-Detektor bezeichneten Abschnitt 156 des Prioritätskodierers 158. Das WIN-Signal erlaubt es dem anfordernden Element, den Bus zu belegen und eine Datenaussendung vorzunehmen.

Falls eine Konfliktsituation entsteht, weil zwei oder mehr Elemente gleichzeitig den Bus belegen möchten, erzeugt der Prioritätskodierer 158 einen 3-Bit-Kode auf den Signalleitungen P 0, P 1 und P 2 (Fig. 6), der dem den höchsten Stellenwert aufweisenden Elementadressenbit entspricht, bei welchem ein Konflikt existiert und das durch die Eingänge eines der acht UND-Glieder 161 bis 168 bestimmt ist. Der Konfliktmultiplexer 160 empfängt diesen 3-Bit-Kode und untersucht die Bits seiner mit 159 bezeichneten Elementadresse E 0 bis E 7. Falls das durch den 3-Bit-Kode des Prioritätskodierers 158 gekennzeichnete spezielle Bit auf einer der acht Adressenbitleitungen gleich Null ist, erzeugt der Konfliktmultiplexer 160 ein mit bezeichnetes Signal, welches bedeutet, daß dieses Element das Zuteilungsverfahren "verloren" hat. Das -Signal wird dem Register für die Elementadresse und dem Zuteilungskode-Generator 150 zugeführt und veranlaßt, daß der Zuteilungskode des betreffenden Elementes von dem Bus abgeschaltet wird. Dies geschieht in allen Elementen, bei denen der gleiche Adressenbitkonflikt festgestellt wird. Das Verfahren zur Ermittlung der Adressenbitkonflikte unter Verwendung des Elementen-Zuteilungskodes wird wiederholt, bis nur noch das Element mit der höchsten Priorität an dem Bus verbleibt. Das Element mit der höchsten Adressennummer besitzt immer Priorität bei der Belegung des Busses.

In Fig. 7 ist ein anderes Beispiel einer verteilten Buszuteilungsschaltung dargestellt. Diese Schaltung befindet sich wieder in jedem einzelnen Element eines verteilten Signalverarbeitungssystems. Während die in Fig. 6 gezeigte Schaltung zur Durchführung einer verteilten Buszuteilung für ein System mit bis zu 256 Adressen geeignet ist, ist die Schaltung gemäß Fig. 7 auf die Beurteilung von Elementen mit bis zu 64 Adressen beschränkt. Sie arbeitet zudem langsamer und eignet sich daher insbesondere für Systeme, bei denen eine kleinere Anzahl von Elementen für die Buszuteilung beurteilt werden muß.

Vor der die Buszuteilung begleitenden Beurteilung wird eine 6-Bit-Elementadresse in ein Elementadressenregister 192 geladen. Bei Beginn der Buszuteilung werden die mit AU bezeichneten drei höchstwertigen Bits 191 des Elementadressenregisters durch einen 3-aus-8-Leitungsdekoder 188 dekodiert und es wird an eine der acht höchstwertigen Leitungen E 8 bis E 15 für den Element-Zuteilungskode eine logische Null gelegt. In ähnlicher Weise werden die die niedrigsten Stellenwerte aufweisenden drei Bits 193 der Elementadresse, die mit AL bezeichnet sind, durch einen 3-aus-8-Leitungsdekoder 190 dekodiert und es wird eine logische Null an eine der acht niedrigstwertigen Leitungen E 0 bis E 7 des Element-Zuteilungskodes gelegt. Der sich ergebende 16-Bit-Zuteilungskode 196 des betreffenden Elementes wird an den Bus gelegt.

Die acht Leitungen C 8 bis C 15 des Busses, die den acht höchstwertigen Stellen des zusammengesetzten Zuteilungskodes 172 des Elementes entsprechen, werden durch den Prioritätskodierer 174 dekodiert und liefern eine mit CU bezeichnete 3-Bit-Zahl 179, die die höchstnummerierte Leitung des Zuteilungskodes des Elementes repräsentiert, welche eine logische Null führt. Ein 0-Detektor 175 liefert eine Anzeige, wenn nur eine einzige Leitung eine logische Null führt. In gleicher Weise werden die Kodierleitungen C 0 bis C 7 des zusammengesetzten Zuteilungskodes des betreffenden Elementes, welche den niedrigsten Stellenwert haben, durch einen Prioritätskodierer 176 dekodiert, der eine mit CL bezeichnete 3-Bit-Zahl 181 erzeugt, während der 0-Detektor 177 eine Anzeige liefert, wenn nur eine einzige Leitung eine logische Null führt.

Die drei höchstwertigen Bits des in 174 kodierten zusammengesetzten Zuteilungscodes CU 179 des Elementes und die Elementadresse AU 191 werden in einem Komparator 178 miteinander verglichen, um festzustellen, ob CU 179 und AU 191 gleich sind oder ob CU größer ist als AU. Falls CU größer ist als AU, hat ein anderes Element das Zuteilungsverfahren "gewonnen", und ein -Signal wird von einem NOR-Glied 186 erzeugt, welches das Abschalten des Zuteilungskodes 196 des Elementes von dem Bus bewirkt.

Falls nur eine einzige der Leitungen C 8 bis C 15 eine logische Null führt und CU 179 gleich AU 191 ist, aktiviert ein UND-Glied 182 einen Komparator 180, der die den niedrigsten Stellenwert aufweisenden kodierten drei Bits CL 181 des zusammengesetzten Zuteilungskodes des Elementes, die von dem Prioritätskodierer 176 geliefert werden, mit den drei niedrigstwertigen Bits AL 193 des Elementadressenregisters 192 vergleicht. Falls CL größer ist als AL, hat ein anderes Element das Zuteilungsverfahren gewonnen. Das NOR-Glied 186 erzeugt ein -Signal, durch welches der Zuteilungskode 196 des betreffenden Elementes von dem Bus entfernt wird.

Falls nur eine einzige der Leitungen C 0 bis V 7 eine logische Null führt und CL 181 gleich AL 193 ist, hat das befreffende Element das Zuteilungsverfahren "gewonnen". Daraufhin erzeugt ein UND-Glied 184 das WIN-Signal, welches dem Element die Belegung des Busses erlaubt.

Anstelle von Lesepeichers (ROMS) in der Speichereinheit 54 und der Steuereinheit 56 des Signalprozessors 12 können auch programmierbare Lesespeicher (PROMS) verwendet werden. In der in Fig. 2 dargestellten Netzkonfiguration kann jedes System eine Vielzahl jeder Elementenart umfassen, und das System 37 kann direkt mit dem System 32 in Verbindung stehen, statt mittelbar über das System 36 mit ihm verbunden zu sein.

Tabelle 1

System-Nachrichtenformat

Tabelle 2

I/O-Statuswort-Format

Tabelle 3

Makrobefehlsformat

Datenverarbeitungsbefehle
Mnemo
Befehl
STS
Speichere Einzelwort
STD	Speichere Doppelwort
LDS	Lade Einzelwort
LDD	Lade Doppelwort
LDC	Lade Komplement
LDN	Lade Negativ
SWP	Tausche aus
ADD	Addiere mit einfacher Genauigkeit
ADP	Addiere mit doppelter Genauigkeit
SUB	Subtrahiere mit einfacher Genauigkeit
SDP	Subtrahiere mit doppelter Genauigkeit
AND	Logisches UND
IOR	Logisches INKLUSIV-ODER
XOR	Logisches EXKLUSIV-ODER
MPY	Multipliziere
DIV	Dividiere
JUMP	Unbedingter Sprung
JPZ	Springe, wenn positiv oder Null
ING	Springe, wenn negativ
JEZ	Springe, wenn gleich oder Null
JNZ	Springe, wenn nicht gleich oder Null
JOVF	Springe, wenn Überlauf
JSUB	Springe zu Unterprogramm
SAD	Schiebe arithmetisches Doppel
ISEZ	Erhöhe und überspringe, wenn Null
DSEZ	Erniedrige und überspringe, wenn Null
CSL	Vergleiche und überspringe, wenn weniger als
CSE	Vergleiche und überspringe, wenn gleich
ASZ	UND mit Maske und überspringe, wenn Null
OSF	ODER mit Maske und überspringe, wenn voll
RSP	Rotiere mit einfacher Genauigkeit

Tabelle 5

OPERATE-Befehle

Service-Funktion DOS-0
Anforderung Nummer
durchgeführter Service
0
Schreiben einer Nachricht
1	Anforderung einer Nachricht
2	Anforderung Protokoll
3	Aktualisierung freilaufende Eingabensteuerung
4	Aktualisierung Taktsteuerung
5	DOS-1 Anforderung Aufgabensteuerung
6	Register Benutzerfehler
7	Anforderung Datenaufzeichnung
8	Aktualisierung Aufzeichnungssteuerung-Information
9	Änderung virtuelle Adresse CE
10	Lösche eine Schreibanforderung
11	Lösche eine Leseanforderung
12	Einschalten wartender Ausgabeanforderung
13	Freigabe wartender Eingabeanforderung
14	Anforderung direkter Ausgabe
15	Lese Echtzeit (Doppelwort)

Tabelle 7

Programm-Statuswort

Tabelle 8

IOC Steuerwort von Exekutivsystem (DOS-1)

Claims

1. Signalverarbeitungseinrichtung mit einer Mehrzahl von über eine Leitungsanordnung (22, 24, 40, 43) verbindbaren, aus jeweils mindestens einer Eingabe/Ausgabesteuerung (10, 42, 46; 50, 51), mindestens einem Signalprozessor (12, 13) und einem Massenspeicher (14) gebildeten, verteilten Signalverarbeitungssystemen (32, 35, 36, 37), deren Bestandteile jeweils über eine Sammelleitungsanordnung (16, 18; 31, 33; 44, 45; 47, 48) verbunden sind, wobei einer der Signalprozessoren (12, 13) Mittel zur Fehlerüberwachung im zugehörigen Signalverarbeitungssystem (32) und in der gesamten Signalverarbeitungseinrichtung sowie Mittel zur Erzeugung von Steuersignalen für die Schaltungsneukonfiguration enthält, dadurch gekennzeichnet, daß die Sammelleitungsanordnungen (16, 18; 31, 33; 44, 45; 47, 48) jeweils aus zwei redundanten Sammelleitungen bestehen und daß zwischen einem steuernden Signalverarbeitungssystem und jedem weiteren Signalverarbeitungssystem mindestens zwei redundante Leistungsverbindungen bestehen, die zwischen einer der Eingangs-/Ausgangssteuerungen des steuernden Signalverarbeitungssystem und einer der beiden Sammelleitungen eines weiteren Signalverarbeitungssystems geführt sind.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Verbindungsmittel (38, 41) vorgesehen sind, durch die wenigstens eine der Eingabe-Ausgabe-Steuerung (z. B. 42) mit Dateneingabe- Ausgabegeräten (26, 28) verbindbar ist.

3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in einem oder mehreren der Elemente (10, 12, 14) der Signalverarbeitungssysteme (32) Einrichtungen (20) vorgesehen sind, mittels derer bestimmbar ist, welchem Element (10, 12 oder 14) die Belegung der Sammelleitungsanordnungen (z. B. 16, 18) zugewiesen wird, falls mehr als ein Element gleichzeitig eine Belegung dieser Sammelleitungsanordnungen versuchen.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtung (20) zur Entscheidung über die Zuteilung der Sammelleitungsanordnungen (z. B. 16 oder 18) eine verteilt angeordnete Buszuteilungseinrichtung (20; Fig. 6; Fig. 7) ist.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens einer der Signalprozessoren (13, 14) eine Einrichtung zur Neukonfiguration der Mehrzahl von Elementen und Mittel (63) zur Änderung der Adressen der Elemente beinhaltet.

6. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein in einem oder mehreren Signalprozessoren (12, 13) vorgesehenes verteiltes Betriebssystem zur Steuerung, Verwaltung und Neukonfiguration der Mehrzahl von Elementen einen für die lokale Ebene zuständigen Abschnitt (DOS-0) für die Verwaltung und Fehlerüberwachung des jeweiligen Signalprozessors (z. B. 12) sowie einen für die Systemebene zuständigen Abschnitt (DOS-1) für die Verwaltung von Systemaufgaben, zur Überwachung von Systemfehlern und zur Neukonfiguration der Einrichtung beinhaltet.

7. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mittels der Buszuteilungseinrichtung (20) die Priorität eines Elementes relativ zu einem anderen Element bestimmbar ist, wenn gleichzeitig von mehreren Elementen Versuche zur Belegung einer gemeinsamen Sammelleitungsanordnung ausgehen, und daß sie ferner eine Dekodiereinrichtung (158) umfaßt, mittels derer eine aus einer Mehrzahl von gleichzeitig an der Sammelleitungsanordnung anstehenden Zuteilungskodes der Elemente zusammengesetzte Information zur Bestimmung desjenigen Elementes dekodierbar ist, welches die höchste Priorität für die Belegung der Sammelleitungsanordnung besitzt.

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Dekodiereinrichtung (158) eine Logik (150) zur Erzeugung von Signalen nachgeschaltet ist, welche angeben, ob einem Element die Sammelleitungsanordnung zugeteilt wird oder nicht.