JPH0648477B2 - マルチプロセッサシステムにおけるバス獲得方法 - Google Patents
マルチプロセッサシステムにおけるバス獲得方法Info
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- JPH0648477B2 JPH0648477B2 JP2246420A JP24642090A JPH0648477B2 JP H0648477 B2 JPH0648477 B2 JP H0648477B2 JP 2246420 A JP2246420 A JP 2246420A JP 24642090 A JP24642090 A JP 24642090A JP H0648477 B2 JPH0648477 B2 JP H0648477B2
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- Japan
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- bus
- processor
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- exclusive
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、マルチプロセッサシステムにおけるバス獲得
方法に関する。
方法に関する。
（従来の技術） 主として割り込み要求やシステムバスの使用要求に対す
る優先順位制御方法として、従来から第３図のようなデ
ィジ・チェーンが使用されている。
る優先順位制御方法として、従来から第３図のようなデ
ィジ・チェーンが使用されている。
このディジ・チェーンは、各プロセッサ（Ｂ１，Ｂ２，
・・・・）に要求を伝達するための入力と出力が１本づ
つ備えており、出力は次のプロセッサの入力に接続され
てチェーンを構成している。
・・・・）に要求を伝達するための入力と出力が１本づ
つ備えており、出力は次のプロセッサの入力に接続され
てチェーンを構成している。
（発明が解決しようとする課題） しかしながら、前述のディジ・チェーンによると、複数
のプロセッサから同時に割り込みが発生した場合、バス
獲得の衝突を避けるためバスアクノリッジに近いプロセ
ッサほど優先的にバスの割当てが得られるような優先順
位が形成されていたため、優先順位の低いプロセッサに
はなかなかバス獲得権が回ってこなかったり、バス衝突
を避けるためにソフトウェア処理が複雑である等の課題
があった。
のプロセッサから同時に割り込みが発生した場合、バス
獲得の衝突を避けるためバスアクノリッジに近いプロセ
ッサほど優先的にバスの割当てが得られるような優先順
位が形成されていたため、優先順位の低いプロセッサに
はなかなかバス獲得権が回ってこなかったり、バス衝突
を避けるためにソフトウェア処理が複雑である等の課題
があった。
この発明は斯かる課題を解決するためになされたもの
で、その目的とするところは、バス獲得の衝突を考えな
くて済むようにしてソフトウェアの処理を簡単にすると
共に、ハードウェアの構成を簡単にしたマルチプロセッ
サシステムにおけるバス獲得方法を提供することにあ
る。
で、その目的とするところは、バス獲得の衝突を考えな
くて済むようにしてソフトウェアの処理を簡単にすると
共に、ハードウェアの構成を簡単にしたマルチプロセッ
サシステムにおけるバス獲得方法を提供することにあ
る。
（課題を解決するための手段） 前記目的を達成するために、本発明は、各プロセッサの
入力端子の一本を前段のプロセッサからのバス調停信号
の入力に使用し、出力端子の１本を次段のプロセッサに
対するバス調停信号の出力に使用して複数のプロセッサ
をループ状に直列に接続すると共に、各プロセッサにお
いて前段からのバス調停信号入力と次段へのバス調停信
号出力との排他的論理和をとり、また任意の１つのプロ
セッサについてのみ排他的論理和の反転をとり、その結
果が１ならバス獲得権を所有していると判断し、０なら
バス獲得権がないと判断し、バス獲得権を持っているプ
ロセッサがバスに対して必要な処理を実行した後、バス
調停信号の出力側を反転させて自己のバス獲得権を放棄
し、次段のプロセッサにバス獲得権を与えるようにした
ことを特徴とする。
入力端子の一本を前段のプロセッサからのバス調停信号
の入力に使用し、出力端子の１本を次段のプロセッサに
対するバス調停信号の出力に使用して複数のプロセッサ
をループ状に直列に接続すると共に、各プロセッサにお
いて前段からのバス調停信号入力と次段へのバス調停信
号出力との排他的論理和をとり、また任意の１つのプロ
セッサについてのみ排他的論理和の反転をとり、その結
果が１ならバス獲得権を所有していると判断し、０なら
バス獲得権がないと判断し、バス獲得権を持っているプ
ロセッサがバスに対して必要な処理を実行した後、バス
調停信号の出力側を反転させて自己のバス獲得権を放棄
し、次段のプロセッサにバス獲得権を与えるようにした
ことを特徴とする。
（作用） 前記構成により、本発明によれば、先ず複数のプロセッ
サをループ状に接続し、これら複数のプロセッサのうち
１つのプロセッサがバス獲得権を有する状態にしてお
く。このバス獲得権を有したプロセッサは、バスに対し
て必要な処理を実行し（必要な処理がない場合は何もし
ない）、その後、自己のバス獲得権を放棄すると共に、
次段のプロセッサにバス獲得権を与えるようにすること
で、ソフトウェアとハードウェア共に簡単な構成とする
ことが可能である。
サをループ状に接続し、これら複数のプロセッサのうち
１つのプロセッサがバス獲得権を有する状態にしてお
く。このバス獲得権を有したプロセッサは、バスに対し
て必要な処理を実行し（必要な処理がない場合は何もし
ない）、その後、自己のバス獲得権を放棄すると共に、
次段のプロセッサにバス獲得権を与えるようにすること
で、ソフトウェアとハードウェア共に簡単な構成とする
ことが可能である。
（実施例） 以下、図面に基づき本発明の好ましい実施例を説明す
る。
る。
本発明の特徴的なことは、各プロセッサの入力端子の一
本を前段のプロセッサからのバス調停信号の入力に使用
し、出力端子の１本を次段のプロセッサに対するバス調
停信号の出力に使用して複数のプロセッサをループ状に
直列に接続すると共に、各プロセッサにおいて前段から
のバス調停信号入力と次段へのバス調停信号出力との排
他的論理和をとり、また任意の１つのプロセッサについ
てのみ排他的論理和の反転をとり、その結果が１ならバ
ス獲得権を所有していると判断し、０ならバス獲得権が
ないと判断し、バス獲得権を持っているプロセッサがバ
スに対して必要な処理を実行した後、バス調停信号の出
力側を反転させて自己のバス獲得権を放棄し、次段のプ
ロセッサにバス獲得権を与えるようにしたことである。
本を前段のプロセッサからのバス調停信号の入力に使用
し、出力端子の１本を次段のプロセッサに対するバス調
停信号の出力に使用して複数のプロセッサをループ状に
直列に接続すると共に、各プロセッサにおいて前段から
のバス調停信号入力と次段へのバス調停信号出力との排
他的論理和をとり、また任意の１つのプロセッサについ
てのみ排他的論理和の反転をとり、その結果が１ならバ
ス獲得権を所有していると判断し、０ならバス獲得権が
ないと判断し、バス獲得権を持っているプロセッサがバ
スに対して必要な処理を実行した後、バス調停信号の出
力側を反転させて自己のバス獲得権を放棄し、次段のプ
ロセッサにバス獲得権を与えるようにしたことである。
本実施例において、第１図に示すように、各プロセッサ
Ｂ１，Ｂ２・・・・Ｂｎの入力端子の１本（Bin）を前
段のプロセッサからのバス調停信号の入力とすると共
に、出力端子の１本（Bout）を次段のプロセッサに対す
るバス調停信号の出力に使用する。同様にして、この様
な接続を複数のプロセッサ間でループ状に構成する。
Ｂ１，Ｂ２・・・・Ｂｎの入力端子の１本（Bin）を前
段のプロセッサからのバス調停信号の入力とすると共
に、出力端子の１本（Bout）を次段のプロセッサに対す
るバス調停信号の出力に使用する。同様にして、この様
な接続を複数のプロセッサ間でループ状に構成する。
１のプロセッサＢ１はＣＰＵと排他的論理和の反転回路
（EXNOR）を有しており、他の各プロセッサＢ２，Ｂ３
・・・・ＢｎはＣＰＵと排他的論理和回路（EOR）を有
していて、この排他的論理和回路（EOR）若しくは排他
的論理和の反転回路（EXNOR）において、前段からのバ
ス調停信号入力（Bin）と、次段へのバス調停信号出力
（Bout）とを入力とし、ＣＰＵはその出力（Ａ１，Ａ２
・・・・）を判定している。
（EXNOR）を有しており、他の各プロセッサＢ２，Ｂ３
・・・・ＢｎはＣＰＵと排他的論理和回路（EOR）を有
していて、この排他的論理和回路（EOR）若しくは排他
的論理和の反転回路（EXNOR）において、前段からのバ
ス調停信号入力（Bin）と、次段へのバス調停信号出力
（Bout）とを入力とし、ＣＰＵはその出力（Ａ１，Ａ２
・・・・）を判定している。
すなわち、第１図のように前段のプロセッサＢは排他的
論理和の反転回路（EXNOR）を有し、他の各プロセッサ
Ｂ２・・・・Ｂｎは排他的論理和回路（EOR）を有し、
初期状態において各プロセッサの出力を全て０又は全て
１にしておく。そして、排他的論理和の反転回路（EXNO
R）の出力（Ａ１）若しくは、排他的論理和回路（EOR）
の出力（Ａ２，Ａ３・・・・）が「１」であれば、その
プロセッサがバス獲得権を所有していると判断し、出力
が「０」であればバス獲得権が無いと判断する。このた
め、初期状態においては、プロセッサＢ１の排他的論理
和の反転回路の出力Ａ１のみが「１」となってバス獲得
権を有し、他の排他的論理和回路の出力Ａ２，Ａ３・・
・・は「０」となってバス獲得権を有していないことに
なる。なお、排他的論理和の反転若しくは排他的論理和
の演算はそのプロセッサのソフトウェアで実行する。
論理和の反転回路（EXNOR）を有し、他の各プロセッサ
Ｂ２・・・・Ｂｎは排他的論理和回路（EOR）を有し、
初期状態において各プロセッサの出力を全て０又は全て
１にしておく。そして、排他的論理和の反転回路（EXNO
R）の出力（Ａ１）若しくは、排他的論理和回路（EOR）
の出力（Ａ２，Ａ３・・・・）が「１」であれば、その
プロセッサがバス獲得権を所有していると判断し、出力
が「０」であればバス獲得権が無いと判断する。このた
め、初期状態においては、プロセッサＢ１の排他的論理
和の反転回路の出力Ａ１のみが「１」となってバス獲得
権を有し、他の排他的論理和回路の出力Ａ２，Ａ３・・
・・は「０」となってバス獲得権を有していないことに
なる。なお、排他的論理和の反転若しくは排他的論理和
の演算はそのプロセッサのソフトウェアで実行する。
このようなバス獲得権の存否は、各プロセッサが繰り返
し確認し、バス獲得権を所有しているプロセッサはバス
に対し必要な処理を実行した後、バス調停信号の出力側
を反転させる。このバス調停信号出力の反転により、そ
のプロセッサは自己のバス獲得権を放棄すると共に、次
段のプロセッサにバス獲得権を付与する。
し確認し、バス獲得権を所有しているプロセッサはバス
に対し必要な処理を実行した後、バス調停信号の出力側
を反転させる。このバス調停信号出力の反転により、そ
のプロセッサは自己のバス獲得権を放棄すると共に、次
段のプロセッサにバス獲得権を付与する。
こうしてバス獲得権を付与されたプロセッサは、前記と
同様な処理を行ない次々にバス獲得権を次段のプロセッ
サに回していく。
同様な処理を行ない次々にバス獲得権を次段のプロセッ
サに回していく。
従って、初期状態の時だけ排他的論理和の反転回路を有
するプロセッサＢ１が一番優先順位が高いが、初期状態
以外の場合には、バス獲得権はプロセッサＢ１→Ｂ２→
〜Ｂｎ→Ｂ１→〜とループ状に移動していく。実際の使
用では何番目のプロセッサが一番優先順位が高いという
ことはなく、どのプロセッサもバス獲得権は平等とな
る。
するプロセッサＢ１が一番優先順位が高いが、初期状態
以外の場合には、バス獲得権はプロセッサＢ１→Ｂ２→
〜Ｂｎ→Ｂ１→〜とループ状に移動していく。実際の使
用では何番目のプロセッサが一番優先順位が高いという
ことはなく、どのプロセッサもバス獲得権は平等とな
る。
第２図には本実施例による制御フローチャートが示され
ている。
ている。
すなわち、ステップ１０で各プロセッサ内の排他的論理
和の反転若しくは排他的論理和の結果が１か否かを判断
し、Yesならそのプロセッサはバス獲得中であるとして
ステップ１２に進み、ここでバスに対する処理を実行す
ると共に、ステップ１４においてバス調停信号出力端子
（Bout）の論理を反転させる。更に、ステップ１６にお
いて、必要なその他の処理を行う。一方、ステップ１０
において、ＮＯならバス獲得権が無いので、再びステッ
プ１６に飛びバスに対する処理以外を実行の後、ステッ
プ１０に戻り繰り返し排他的論理和の反転若しくは排他
的論理和の結果を判断する。
和の反転若しくは排他的論理和の結果が１か否かを判断
し、Yesならそのプロセッサはバス獲得中であるとして
ステップ１２に進み、ここでバスに対する処理を実行す
ると共に、ステップ１４においてバス調停信号出力端子
（Bout）の論理を反転させる。更に、ステップ１６にお
いて、必要なその他の処理を行う。一方、ステップ１０
において、ＮＯならバス獲得権が無いので、再びステッ
プ１６に飛びバスに対する処理以外を実行の後、ステッ
プ１０に戻り繰り返し排他的論理和の反転若しくは排他
的論理和の結果を判断する。
以上により、本実施によれば、バス獲得の衝突処理を考
えなくてよいためソフトウェアの処理が簡単で済み、
又、各プロセッサの地位が平等であると共に、排他的論
理和の反転若しくは排他的論理和はプロセッサがソフト
ウェアにより行い、インバータも不要である等ハードウ
ェアの構成が簡単で済むという利点を有する。更に、バ
ス獲得権を次段のプロセッサに渡した後、次にバス獲得
権が回ってきたとき、他の全てのプロセッサに情報が伝
達されたと判断することができ、判定が簡単である。
えなくてよいためソフトウェアの処理が簡単で済み、
又、各プロセッサの地位が平等であると共に、排他的論
理和の反転若しくは排他的論理和はプロセッサがソフト
ウェアにより行い、インバータも不要である等ハードウ
ェアの構成が簡単で済むという利点を有する。更に、バ
ス獲得権を次段のプロセッサに渡した後、次にバス獲得
権が回ってきたとき、他の全てのプロセッサに情報が伝
達されたと判断することができ、判定が簡単である。
（発明の効果） この発明は以上説明した通り、各プロセッサの入力端子
の一本を前段のプロセッサからのバス調停信号の入力に
使用し、出力端子の１本を次段のプロセッサに対するバ
ス調停信号の出力に使用して複数のプロセッサをループ
状に直列に接続すると共に、各プロセッサにおいて前段
からのバス調停信号入力と次段へのバス調停信号出力と
の排他的論理和をとり、また任意の１つのプロセッサに
ついてのみ排他的論理和の反転をとり、その結果が１な
らバス獲得権を所有していると判断し、０ならバス獲得
権がないと判断し、バス獲得権を持っているプロセッサ
がバスに対して必要な処理を実行した後、バス調停信号
の出力側を反転させて自己のバス獲得権を放棄し、次段
のプロセッサにバス獲得権を与えるようにしたことによ
り、バス獲得の衝突を考えなくて良いためソフトウェア
の処理が簡単であると共に、論理演算はプロセッサがソ
フトウェアにて行い、１つのプロセッサは排他的論理和
の反転をとることによりインバータも不要となる等ハー
ドウェアの構成が簡単である等の利点を有する。
の一本を前段のプロセッサからのバス調停信号の入力に
使用し、出力端子の１本を次段のプロセッサに対するバ
ス調停信号の出力に使用して複数のプロセッサをループ
状に直列に接続すると共に、各プロセッサにおいて前段
からのバス調停信号入力と次段へのバス調停信号出力と
の排他的論理和をとり、また任意の１つのプロセッサに
ついてのみ排他的論理和の反転をとり、その結果が１な
らバス獲得権を所有していると判断し、０ならバス獲得
権がないと判断し、バス獲得権を持っているプロセッサ
がバスに対して必要な処理を実行した後、バス調停信号
の出力側を反転させて自己のバス獲得権を放棄し、次段
のプロセッサにバス獲得権を与えるようにしたことによ
り、バス獲得の衝突を考えなくて良いためソフトウェア
の処理が簡単であると共に、論理演算はプロセッサがソ
フトウェアにて行い、１つのプロセッサは排他的論理和
の反転をとることによりインバータも不要となる等ハー
ドウェアの構成が簡単である等の利点を有する。
第１図は本発明方法を実施するための回路構成を示すブ
ロック図、第２図は本実施例の制御フローチャートを示
す図、第３図はディジ・チェーンの回路構成を示す図で
ある。 Ｂ１，Ｂ２・・・Ｂｎ…プロセッサ、ＥＯＲ…排他的論
理和回路、ＥＸＮＯＲ…排他的論理和の反転回路。
ロック図、第２図は本実施例の制御フローチャートを示
す図、第３図はディジ・チェーンの回路構成を示す図で
ある。 Ｂ１，Ｂ２・・・Ｂｎ…プロセッサ、ＥＯＲ…排他的論
理和回路、ＥＸＮＯＲ…排他的論理和の反転回路。
Claims (1)
- 【請求項１】各プロセッサの入力端子の一本を前段のプ
ロセッサからのバス調停信号の入力に使用し、出力端子
の１本を次段のプロセッサに対するバス調停信号の出力
に使用して複数のプロセッサをループ状に直列に接続す
ると共に、各プロセッサにおいて前段からのバス調停信
号入力と次段へのバス調停信号出力との排他的論理和を
とり、また任意の１つのプロセッサについてのみ排他的
論理和の反転をとり、その結果が１ならバス獲得権を所
有していると判断し、０ならバス獲得権がないと判断
し、バス獲得権を持っているプロセッサがバスに対して
必要な処理を実行した後、バス調停信号の出力側を反転
させて自己のバス獲得権を放棄し、次段のプロセッサに
バス獲得権を与えるようにしたことを特徴とするマルチ
プロセッサシステムにおけるバス獲得方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246420A JPH0648477B2 (ja) | 1990-09-17 | 1990-09-17 | マルチプロセッサシステムにおけるバス獲得方法 |
| AU83824/91A AU653955B2 (en) | 1990-09-17 | 1991-09-12 | Method of and system for securing bus in multi-processor system |
| US07/809,646 US5359716A (en) | 1990-09-17 | 1991-09-17 | Method of and system for providing access to bus in multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246420A JPH0648477B2 (ja) | 1990-09-17 | 1990-09-17 | マルチプロセッサシステムにおけるバス獲得方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124761A JPH04124761A (ja) | 1992-04-24 |
| JPH0648477B2 true JPH0648477B2 (ja) | 1994-06-22 |
Family
ID=17148216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246420A Expired - Fee Related JPH0648477B2 (ja) | 1990-09-17 | 1990-09-17 | マルチプロセッサシステムにおけるバス獲得方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5359716A (ja) |
| JP (1) | JPH0648477B2 (ja) |
| AU (1) | AU653955B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043579B2 (en) * | 2002-12-05 | 2006-05-09 | International Business Machines Corporation | Ring-topology based multiprocessor data access bus |
| US20130097348A1 (en) * | 2011-09-09 | 2013-04-18 | Assa Abloy Ab | Method and system for communicating with and programming a secure element |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412281A (en) * | 1980-07-11 | 1983-10-25 | Raytheon Company | Distributed signal processing system |
| IT1159351B (it) * | 1983-02-03 | 1987-02-25 | Cselt Centro Studi Lab Telecom | Circuito di arbitraggio a struttura distribuita per le richieste di accesso al bus di un sistema multiprocessore |
| JPS6214868A (ja) * | 1985-07-11 | 1987-01-23 | キヤノン株式会社 | レ−ザ鍼装置 |
| CA1310429C (en) * | 1987-09-19 | 1992-11-17 | Nobuo Uchida | Access priority control system for main storage for computer |
-
1990
- 1990-09-17 JP JP2246420A patent/JPH0648477B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-12 AU AU83824/91A patent/AU653955B2/en not_active Ceased
- 1991-09-17 US US07/809,646 patent/US5359716A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5359716A (en) | 1994-10-25 |
| AU653955B2 (en) | 1994-10-20 |
| AU8382491A (en) | 1992-03-19 |
| JPH04124761A (ja) | 1992-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 14 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090622 Year of fee payment: 15 |
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| LAPS | Cancellation because of no payment of annual fees |