SU926662A1 - Адаптивна система обработки данных - Google Patents

Description

Изобретение относитс  к вь1числительной технике, в частности к адаптивным вычислительным системам, перестраивающим .свою структуру в зависимости от заданных спОсо бов обработки данных, и может быть приме нено в измерительно-вычислительных комплексах и в автоматизированных системах управлени  технологическими, процессами. Известно адаптивное вычислительное устройство , содержащее многофункциональные. модули обработки, блоки пам ти, блок конт рол , коммутаторы, элементы И, ИЛИ, НЕ, кольцевые регистры, в котором могут быть организованы как последовательный, так и параллельный способы вычислени  функций, и, кроме того, осуществл етс  перенастройка модулей при их отказах 1. Недостатками известного устройства  вл ютс  значительные аппаратурнь е затраты и сложна  логика организации реконфигурации многофункциональных модулей. Наиболее близкой к предлагаемот Цо технической сущности  вл етс  система обработ содержаща  центральный процессор и несколько устройств ввода-вывода. Известна  система может обслуживать как системные щ ерываш1  от устройств вводавывода , так и за вки на обработку данных. В последнем случае известна  система обработки данных содержит пам ть за вок и однотшшые процессоры, каждый из которых содержит операхшонный блок и блок опроса, причем входы-выходы операционных блоков всех процессоров объединены щиной данных с входом-выходом пам ти за вок, вход пам ти за вок подключен к шине запросов, выход - к первому входу блока опроса первого процессора, выход операционного блока в каждом процессоре подключен к ишне запросов и к второму входу блока опро-. са, пертый выход которого соединен с входом (шерационного блока. В этой системе обработки данных операциОШ1ЫЙ блок каждого процессора по шине запросов выдает запрос на получе ше за вки из пам ти за вок дл  ее обслужива1ш . При наличии запроса пам ть за вок выдает сигнал разрешени , который последовательно проходит через блоки опроса, всех- процессоров в направлении снижени  приоритета. Первый процессор из числа выдавших запрос останавливает дальнейшее прохождение сигнала раз- . решени , устанавливает св зь с пам тью за вок , считывает из нее по шиле данных первую в очереди за вку и сбрасывает свой запрос, разреша  тем самым считывание следуюших за вок другими процессорами, выдавшими запросы. Считанна  в первый процес сор за вка обрабатываетс  в его операционном блоке до конца, после чего этот процессор вновь выдает запрос. В случае отказа процессора он не выдает запрос, тем самым пропуска  сигнал разрешени  к последующим процессорам. Процессоры идентичны и каждый из них может обработать любую за вку, позтому система адап тируетс  к отказам отдельных процессоров, а распределение за вок по процессорам носит случайный характер. В системе одновременно MorjT обрабатыватьс  несколько независимых за вок. Таким образом, в системе реализуетс  параллельный способ обработки, за вок { Основным недостатком известной системы  вл етс  функциональна  ограниченность ее только параллельным способом обработки. В ней невозможна организаци , последовательного способа обработки, который дл  Некоторых типов за вок (в частности дл  за вок, зависимых между собой) более эффективен. Цель изобретени  - сокращение времени обслуживани  взаимозависимых за вок. Указанна  цель достигаетс  тем, что в адап тивную систему обработки данных, содержащую пам ть за вок и однотипные процессоры , каждый из которых содержит операционный блок и блок опроса, входы-выходы операционных блоков всех процессоров объединены шиной данных с входом-выходом пам ти за вок, выход пам ти за вок подалючен к входу разрешени  блока опроса первого процессора, выход запроса операционного блока подаслючен к входу запроса блока опроса, управл ющий выход блока опроса подключен к управл ющему вХоду операционного блока, введены в каждый процессор элемент ИЛИ и блок переключени  режимов, причем выход элемента ИЛИ первого процессора подключен к входу пам ти за вок, выход элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключени  режимов каждого предыдущего процессора, первый вход элемента ИЛИ подключен к выходу запроса блока переключени  режимов, вто рой вход элемента ИЛИ подключен к, выходу запроса операционного блока, входы переключени , блоков переключени  режимов всех нроцессоров соединены между собой, выход обрашени  операционного блока соединен с входом обращени  блока переключени  режимов , выход реарешени  которого иодключен к входу разрешени  блока опроса последующего процессора, выход разрешени  блока опроса подключен к входу разрешени  блока переключени  режимов, причем блок переключени  режимов содержит элемент ИЛИ и три элемента И, выход первого элемента И подключен к выходу запроса блока, первый вход первого элемента И соединен с входом переключени  блока и с первым входом второго элемента И, а второй вход с входом запроса блока и первым входом третьего элемента И, второй вход которого соединен с входом обращени  блока, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которО1о соединен с выходом второго элемента И, второй вход которого соединен с входом разрешени  блока, выход элемента ИЛИ соединен с выходом разрешени  блока. На фиг. 1 представлена блок-схема адаптивной системы обработки данных; на фиг. 2блок-схема операционного блока и блока опроса . Система содержит пам ть 1 за вок, процессоры 2, блок 3 опроса, операционный блок 4, элемент ИЛИ 5, элементы И 6-8, элемент ИЛИ 9, блок 10 переключени  режимов, шину 11 данных, управл ющий вход 12 системы . Операционный блок 4 содержит оперативное запоминающее устройство 13, счетчик 14 команд, дешифратор 15, арифметически-логическое устройство 16, устройство 17 обмена, узел 18 захвата магистрали, сигналы 19 управлени , шину 20, вход 21 счета. Программы обработки хран тс  в оперативном запоминающем устройстве 13, запрос к которому производитс  по адресу, сформированному в счегшке команд 14. Команда , поступающа  из оперативного запоминающего устройства 13, состоит из кода операции и адреса перехода, который по шине 20 передаетс  в счетчик команд 14, или микрокоманды , котора  по шине 20 передаетс  дл  вьтолнени  в арифметически-логическое устройство 16 или в устройство обмена 17. Код операции дешифрируетс  в дешифраторе 15. При выполнении команды перехода дешифратор 15 сигналом 19 управлени  защ1сывает адрес перехода с шины 20 в счетчик команд 14. При выполнении других команд дешифратор 15 сигналами 19-2 или 19-3 управлени  включает соответственно арифметическилогическое устройство 16 или устройство 17 обмена. Затем включенное устройство выпол59266626

н ет операцию, заданную поступившей в негоцессора 2 элементы И 6 и элементы ИЛИ 5

по шине 20 микрокомандой. По окончаниивсех предыдущих процессоров 2, поступает

операции включенное устройство выдает (через

проводное ИЛИ) сигнал на вход 21 счета дл  увеличени  на 1 содержимого счетчика 14 ко манд. Загрузка оперативного запоминающего устройства 13 осуществл етс  перед началом работы через шину 11 данных. Окончание программы обработки за вки отмечаетс  поступлением на вход дешифратора 15 соответствующего кода операции, вслед ствие чего дешифратор 15 выдает сигнал 19-5 управлени ,  вл ющийс  сигналом запроса, в блок 3 опроса и в элемент ИЛИ 5 Прн последовательном режиме обработки данных по окончании программы частичной обработки за вки дешифратор 15 выдает сигнал 19-4 управлени ,  вл ющийс  сигналом разрешени  обращени  к последующему процессору 2, в элемент И 8. Блок 3 опроса содержит два элемента И 22 и 23, вход 24 сигнала разрешени  и выход 25 разрешени . На вход 24 из предыдушего процессора 2 поступает сигнал раэрещени , источником которого  вл етс  пам ть 1 за вок. Если операционный блок 4 не выдает в блок 3 опроса сигнала 19-5 запроса, то сигнал разрешени  с входа 24 через элемент И 22 проходит на выход 25 и далее в последующий процессор 2. Если операционный блок 4 выдает в блок 3 опроса сигнал 19-5 запроса, то дальнейшее прохождение сигнала разрешени  прекращаетс , а блок опроса 3 выдает с выхода схемы 23 в операционный блок 4 сигнал начала работы. Этот сигнал (объединенный проводным ИЛИ с сигналом 19-3) включает устройство 17 обмена которое инициирует св зь с пам тью 1 за вок и считывает из нее по шине 11 данных за вку дл  ее последующей обработки. Шина запросов, подключенна  к входу пам ти 1 за вок, реализована введением в каж дый процессор 2 элемента ИЛИ 5. В каждом свободном от отработки данцых процессоре 2 операционный блок 4 выдает с выхода запроса сигнал запроса, поступаюащй на второй вход элемента ИЛИ 5 и на вход запроса блока 3 опроса. В зависимости от режима обработки, заданного сигналом на управл ющем входе 12, запрос может поступить либо в пам ть I за вок (параллельной режим), либо в предьщущий процессор 2 (последовательный режим). При параллельном режиме обработки дан- , ных, заданном наличием сигнала на управл ю щем входе 12, запрос любого процессора 2, пройд  через элемент ИЛИ 5 данного пров пам ть 1 за вок. После этого пам ть 1 за вок, прн наличии в ней хот  бы одной за вки, выдает сигнал разрешени , который последовательно проходит через блоки 3 опроса и блоки 10 переключени  режимов цепочки процессоров 2. При поступлении сигнала резрешени  в первый в этой цепочке процессор 2, выдавашй запрос, дальнейшее прохождение сигнала разрешени  прекращаетс , а в этом процессоре 2 блок 3 опроса выдает на управл ющий вход операционного . блока 4 сигнал начала работы. Данный процессор 2 инициирует св зь с пам тью 1 .за вок , считывает из нее по щине 11 данных первую в очереди за вку и начинает ее обработку , одновременно сбрасьша  свой сигнал запроса и тем самым пропуска  сигнал разрешени  через блок 3 опроса элемент И 7 и элемент ИЛИ 9 к последующему процессору 2. Если зтот последующий процессор 2 тоже выдал запрос, то втора  в очереди за вка из пам ти 1 за вок будет аналопгчным образом считана в этот последующий процессор 2, в противном случае он пропустит сигнал разрешени  далее. При последовательном режиме обработки данных, заданном отсутствием сигнала м управл ющем входе 12, запрос первого процессора 2, пройду через элемент ИЛИ 5, поступает в пам ть 1 за вок. | игнал разрешени  из пам ти 1 за вок поступает в блок 3 опроса первого процессора 2, который выдает в операционный блок 4 сигнал начала работы. Первый процессор 2 считьгаает из пам ти 1 за вок первую в очереди за вку и начин;ает ее обработку, одновременно сбрасыва  свой запрос. После частичной обработки за вки операционный блок 4 первого процессора 2 выдает с выхода обращени  сигнал разрешени  обращени  к последующему (второму) процессору 2, поступающий на второй вход элемента И 8. При поступлении на первый вход элемента И 8 запроса из второго прощессора 2 сигнал разрешени  с выхода элемента ИЛИ 9 первого процессора 2 поступает на вход разрешени  блока 3 опроса второго процессора 2, который выдает в операционный блок 4 сигнал начала работы. Второй процессор 2 инициирует св зь с первым процессором 2, считывает из него результаты частичной обработки первой за вки и продолжает ее обработку, одновременно сбрасыва  свой запрос. Далее за вка аналогичным образом последовательно передаетс  дл  обработки от одного процессора 2 к другому. Первый процессор 2 после передачи за вки во второй процессор 2 освобождаетс  и вновь выдает запрос в пам ть 1 за вок дл  получени  второй в очереди за вки. Технико- экономическа  эффективность, получаема  в результате применени  системы, заключаетс  в расширении функциональных возможностей системы за счет возможности ее работы в режиме последовательной обработки данных что позвол ет системе адаптиро ватьс  к различным способам обработки данных и, следовательно, более эффективно обра батывать разнообразные типы за вок, в том числе за вки, зависимые между собой. ормула изобретени  Адаптивна  система обработки данных, содержаща  пам ть за вок и однотипные процессоры , каждый из которых содержит операцио ный блок и блок-опроса, входы-выходы операционных блоков всех процессоров объединены шиной данных с входом-выходом пам ти за вок, выход пам ти за вок подкгаочен к входу разрешени , блока опроса первого процессора, выход запроса операодонного блока подкорочен к входу запроса блока опроса , управл ющий выход блока опроса подключен к управл ющему входу операционного блока, отличающа с  тем, что, с целью сокращени  времени обслуживани  взаимозависимых за вок, в ка5кдый процессор введены элемент ИЛИ и блок переключени  режимов, причем выход элемента ИЛИ нервого процессора подключен к входу пам ти за вок, выход элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключени  режимов каждого предьщущего процессора, первый вход элемента ИЛИ подключен к выходу запроса блока переключени  режимов, второй вход элемента ИЛИ подключен к выходу занроса операционного блока, входы переключени  блоков переключени  режимов всех процессоров соединены между собой, выход обращени  операционного блока соединен с дополнительным входом блока переключени  режимов , выход разрещени  которого подключен к входу разреше11и  блока опроса последующего процессора, выход разрешени  блока опроса подключен к входу разрещенн  блока переключени  режимов, причем блок переключени  режимов содержит элемент ИЛИ и три элемента И, выход первого элемента И подключен к выходу запроса блока, первый вход первого элемента И соещшен с входом переключени  блока и с первым входом второго элемента И, а второй вход - с входом запроса блока и первым входом третьего элемента И, второй вход которого соединен с входом обращени  блока, выход третьего элемента И соеданен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с входом разрешени  бцока , выход элемента ИЛИ соеданен с выходом разреще1ш  блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 640301, кл. G 06 F 15/16, 1978. 2.ТИИЭР, перев. с англ., Мир, 1976, N 6 (июнь) с. 32-33 (прототип).

фмг,,1.

Claims (1)

1. Формула изобретения

   Адаптивная система обработки данных, содержащая память заявок и однотипные процессоры, каждый из которых содержит операционный блок и блок · опроса, входы-выходы операционных блоков всех процессоров объе- ₂₀ динены шиной данных с входом-выходом памяти заявок, выход памяти заявок подключен к входу разрешения, блока опроса первого процессора, выход запроса операционного блока подключен к входу запроса блока оп- ₂₅ роса, управляющий выход блока опроса подключен к управляющему входу операционного блока, отличающаяся тем, что, с целью сокращения времени обслуживания взаимозависимых заявок, в каждый процессор введены элемент ИЛИ и блок переключения режимов, причем выход элемента ИЛИ первого процессора подключен к входу памяти заявок, выход элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключения режимов каж- ³⁵ дого предыдущего процессора, первый вход элемента ИЛИ подключен к выходу запроса блока переключения режимов, второй вход . элемента ИЛИ подключен к выходу запроса операционного блока, входы переключения блоков переключения режимов всех процессоров соединены между собой, выход обращения операционного блока соединен с дополнительным входом блока переключения режимов, выход разрешения которого подключен к входу разрешения блока опроса последующего процессора, выход разрешения блока опроса подключен к входу разрешения блока переключения режимов, причем блок переключения режимов содержит элемент ИЛИ и три элемента И, выход первого элемента И подключен к выходу запроса блока, первый вход первого элемента И соединен с входом переключения блока и с первым входом второго элемента И, а второй вход - с входом запроса блока и первым входом третьего элемента И, второй вход которого соединен с входом обращения блока, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с входом разрешения бцока, выход элемента ИЛИ соединен с выходом разрешения блока.