SU1420601A1 - Вычислительна система - Google Patents

Вычислительна система Download PDF

Info

Publication number
SU1420601A1
SU1420601A1 SU837772960A SU7772960A SU1420601A1 SU 1420601 A1 SU1420601 A1 SU 1420601A1 SU 837772960 A SU837772960 A SU 837772960A SU 7772960 A SU7772960 A SU 7772960A SU 1420601 A1 SU1420601 A1 SU 1420601A1
Authority
SU
USSR - Soviet Union
Prior art keywords
exchange
inputs
register
microprocessor
outputs
Prior art date
Application number
SU837772960A
Other languages
English (en)
Inventor
Кирилов Касабов Никола
Original Assignee
Вмеи "Ленин" (Инопредприятие)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Вмеи "Ленин" (Инопредприятие) filed Critical Вмеи "Ленин" (Инопредприятие)
Application granted granted Critical
Publication of SU1420601A1 publication Critical patent/SU1420601A1/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
    • G06F15/17343—Direct connection machines, e.g. completely connected computers, point to point communication networks wherein the interconnection is dynamically configurable, e.g. having loosely coupled nearest neighbor architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Multi Processors (AREA)
  • Advance Control (AREA)

Abstract

Изобретение относитс  к вычислительной технике и позвол ет осуществл ть параллельную обработку информации в различных специализированных классах задач: решение систем уравнений , быстрое преобразование Фурье и т.п. Цель изобретени  - упрощение системы. Цель достигаетс  за счет введени  в вычислительную систему, содержащую устройства 16 управлени  и обработки, выполненные на микропроцессорах , блоков 18, 36, 37 регистрового обмена, соответственно нулевого, первого и второго уровней, управление которыми осуществл етс  первыми устройствами 16 в соответствующих вычислительных модул х 35 по шинам 11 адреса . В системе может выполн тьс  автоматическа  реконфигураци  в различные типы систем. 5 ил. а

Description

(Л
tsD
Oi
фиг. f
Изобретение относитс  к вычислительной технике и может использоватьс  дл  параллельной обработки информации в различных специализированных классах задач: быстрое преобразование Фурье, векторные и матричные исчислени , обработка сигналов, получаемых от нескольких источников одновременно в реальном врем12ни, обработка данных, получаемьпс в результате физических и других испытаний, одновременное управление несколькими св занными между собой объектами, быстрое решение системы дифференциальных и линейных , уравнений.
Известна иерархическа  вычисли- ц тельна  система, вычислительные модули которой образуют древовидную структуру (см. Н.А. Deshmukh, R.G.Scott, P.P.Roberts А hierarchically structured multi-microprocessors system.- Microprocessors and their applications, № 13, 1979, PP. 317-327).
Наиболее близким по технической сущности к изобретению  вл етс  иерархическа  вычислительна  система, содержаща  группу вычислительных модулей , каждый из которых содержит группу устройств управлени  и обработки и запоминающее устройство, причем в каждом вычислительном модуле группы, входы-выходы команд устройств управ- лени  и обработки группы соединены с информационным входом-выходом запоминающего устройства (см. патент США № 4245306, кл. G 06 F 15/16 (НКИ 364/200), опубл. 1981).
Недостатками известных систем  вл етс  сложна  организаци  управлени  и межмодульных св зей в таких системах и сложность реконфигурации этих систем.
Цель изобретени  - упрощение системы .
Поставленна  цель достигаетс  введением в систему блоков рег.истрового обмена с соответствукхцими св з ми, простота организации управлени  которыми позвол ет упростить всю систему в целом.
На фиг.1 приведена структурна  схема устройства управлени  и обра- . ботки, блокова  схема микропроцессорного модул ; на фиг.2 - структурна  схема вычислительного модул  (SIMD- типа); на фиг.З - структурна  схема блока регистрового обмена, на Фиг.4
пример иерархической вычислительной системы; на фиг.З - пример вычислительной системы, выполненной на шестнгщцати вычислительных модул х с четырьм  устройствами управлени  и обработки каждьй.
Устройство 16 управлени  и обработки (фиг.1) содержит микропроцессор
0 1 блок 2 оперативной пам ти, блок 3 программируемого параллельного интер- фе;йса, который соединен через вход- выход 4 с внешними источниками данных системы, а через вход-выход 4 обмена
5 с внутренними источниками данных системы , блок 6 программируемого последовательного интерфейса, который соединен через вход-выход 7 с внешними источниками данных системы, вход-вы0 ход 8 команд, шину 9 данных, буфер 10 данных, шины адреса 11 и управлени  12, вход 13 тактировани , вход 14 задани  режима ожидани  и блок 15 посто нной пам ти.
5 , Вычислительный модуль 35 (фиг.2) содержит группу устройств 16 управлени  и обработки, общую магистраль 17 команд, блок 18 регистрового обмена , шины 19 данных, блок 20 посто0  нной пам ти, блок 21 оперативной па- м ти, блок 22 ввода-вывода, блок 23 , останова, вход 24 разрешени  обмена блока 18.
Блок 18 регистрового обмена (фиг.З) содержит N регистров 25, узел 26 уп- ра влени  коммутацией, при помощи которого разр ды входа 27 адреса в ко-, личестве log.(N 1) подключает по- средством выходов У, У 2 ..., У-г узла 26 входы и выходы регистров 25, причем первый выход У узла 26 подсоединен к управл ющему входу ключа 28, которьш соедин ет выход первого регистра 25 с входом второго регистра 25, второй выход Уг подсоединен к ключу 29, который соедин ет выход третьего регистра 25 с входом второго регистра 25 и т.д. N-3-й выход У ft--} подключен к ключу 30, который соедин ет выход первого регистра 25 с входом предпоследнего регистра 25, выход УМ.г подключен к ключу 31, соедин юцему N-й и (К-1)-й регистры, 25, а выход У. подключен к ключу 32, соедин ющему первый с последним , регистры 25, причем все регистры 25 подключаютс  через информационный вход-выход 33 к устройствам 16 посредством их входа 5, а первый ре5
0
5
0
5
гистр 25 имеет и дополнительный ин-г - формационный вход-выход 34,
Иерархическа  вычислительна  система (фиг,4) состоит из нескольких вычислительных модулей 35, подсоединенных к нескольким блокам 18, причем входы-выходы 34 первых регистров 25 в определенном количестве модулей 35 соединены с блоками 36 регистрового обмена первого уровн , входы 27 адреса которых соединены с шинами 11 первых устройств 16 первого модул  35 в группе, входы-выходы 34 первых регистров 25 блоков 36 регистрового обмена первого уровн  подсоединены по группам к блокам 36 регистрового обмена второго уровн , входы адреса которых соединены с шинами 11 адреса того устройства 16, шины 11 которого подключены к первому блоку 36 первого уровн  и т.д. На последнем иерархическом уровне св зи между устройствами 1.6 находитс  единственный блок 37 регистрового обмена, входы адреса которого соединены с шинами адреса первого устройства 16 первого модул  35. В этом случае в адресном про- с транстве первого микропроцессора 1 должны содержатьс  и адресы управлени  обменом в блоках регистрового обмена каждого из уровней - от нулевого до последнего, в то врем  как остальные устройства 16 располагают меньшим количеством таких адресов.
Вычислительна  система (фиг.5) состоит из шестнадцати вычислительных модулей 35, по четыре устройства 16 в каждом, которые обозначены от М-О до М-63, причем каждый блок регистрового обмена нулевого 18 первого 36 и второго 37 уровней имеет по четьфе регистра 25, обозначенных R-0, R-4, ..., R-60, Эти номера соответствуют номерам устройств всей системы. Управление блоками 36 и 37 осуществл етс  шинами адреса первых микропроцессоров 1,в группе системы этого типа можно проектировать с различным количеством устройств 16 в модул х 35 и с различным количеством регистров 25 в блоках 18, 36, 37. Минимальное количество устройств 16 в модуле 35 равно двум. Регул рна  структура получаетс , когда все модули 35 имеют по два устройства каждый блок регистрового обмена по два регистра. В этом случае количество уровней составл ет
0
5
0
log-N. Св зи в системах этого типа подобны древовидной структуре.
Вычислительный модуль 35 работает следукщим образом.
Все микропроцессоры 1 стартуют при одном и том же начальном адресе, наход щемс  в их программных счетчиках - адрес первой инструкции программы , записанной в блоке 20 посто нной пам ти. Все микропроцессоры 1 адресуют одну и ту же инструкцию, но только первьй микропроцессор 1 действительно считывает ее с блока 20, причем код инструкции попадает посредством магистрали 17 во все микропроцессоры 1, так как буферы 10 открыты . В случа х, когда в инструкции есть адрес операнда блока 2 оперативной пам ти 2, каждый микропроцессор 1 выполн ет эту инструкцию с данными, наход щимис  по этому адресу в его блоке 2 и тогда буфер 10 выключаетс , в результате чего св зь между маги- 5 стралью 17 и внутренней шиной 9 данных не существует. Каждое устройство 16 выполн ет инструкцию в качестве самосто тельного микрокомпьютера. По выполнении определенного количества инструкций возможно возникновение необходимости в обмене данными между устройствами 16. Это достигаетс  следующим образом. Каждый микропроцессор 1 направл ет свои данные через выход 5 обмена в соответствующий ему регистр 25 блока 18. Это осуществл етс  параллельно при одинаковой последовательности инструкций (подпрограммы), после чего выполн етс  фиктивна  инструкци  (например, какое-нибудь сравнение , не измен   содержание  чеек пам ти), адрес которой дешифрируетс  логикой блока 23 останова и передаетс  сигнал Стоп входам 14 задани  режима ожидани  микропроцессоров 1, передаетс  и адрес аналогичным образом , при помощи которого снова разрешаетс  через блок 23 обмен в блоке 18 после этого первый микропроцессор 1 читает и выполн ет фиктивные инструкции , адреса которых  вл ютс  кодами обмена в блоке 18 до получени  необходимого перемещени  данных в регистрах 25. Следует прин ть меры, чтобы фиктивные инструкции не измен ли данные в первом микропроцессоре 1, а если это не представл етс  возможным заранее сохранить код услови . Желательно, чтобы эти фиктивные ин0
5
0
5
0
5
струкции бьши короткими с целью быстрого осуществлени  предусмотренного обмена. После этого все микропроцессоры 1 подключаютс  либо с тем же адресом, на котором они остановлены благодар  триггерам в блоке 23, либо возможно применение другого способа, при котором вьшолн ют подпрограмму чтени  данных длиной в одно слово с их регистров через вход-выход 5 блока 3, Затем можно приступить к выполнению последующей инструкции или снова произвести обмен. Данные в блоках 2 каждого устройства 16 могут посту- пать извне параллельно посредством входов-выходов 4, их можно перенести и с общего блока 21 оперативной пам ти через магистраль 17 команд, приче во врем  переноса к одному устрой- ству 16 могут поступать и последовательные данные через входы/выходы 7 блока 6. Тактирование осуществл етс  от общего тактового генератора системы по входам 13.
Блок 18 регистрового обмена работает следующим образом.
При передаче определенного кода по входу 27 адреса реализуетс  одно из указанных ниже преобразований обмена между регистрами 25:
в.,
BI
1 2 . 12 .
1234. 2314.
12.
N
N
N N
123...N 213...N
N
В;,
N-1
i
25 (iIMD-система) выполн ет свою программу , котора , в частности, может совпадать с программой другого модул  35. При необходимости все устройства 16 в системе могут обмениватьс  данными произвольным способом, т.е. описанным при помощи произвольного преоб- ра;зовани  всех элементов - устройств, пр Ичем обмен осуществл етс  следующим образом. Необходимое преобразо- ва.ние (примем, что это перестановка) Р разлагаетс  в произведение циклов
(12), (123), (12...N), где N общее количество устройств 16 в системе , после чего циклы реализуютс 
Q последовательно, соверша  параллельные базовые перестановки в блоках 36 регистрового обмена. Так, например, если дл  системы (фиг.5) необходимо произвести перестановку р (О 2 4 ...
35
N-1,N 123...N-1
„B,vj,
23...N,1, 234...N,N где на верхней строчке наход тс  пор дковые номера регистров 25, принимающие содержание соответствующих им регистров 25 на нижней строчке. Существуют алгоритмы и программы обнару-г жени  разложени  произвольного преоб- 24 26 1 3 .... 25 27 28 29 ... 5354), разовани  обмена между всеми N-реги- заданную в качестве одного цикла, а страми в последовательности в, в,, не в качестве изображени  с двум 
о i
..., в -базовых преобразований. Так, например, если необходимо, чтобы четвертое устройство 16 направило содержание в первое, второе и третье устройства 16, а также, чтобы прин ло данные от первого устройства 1, а адреса , по которым реализуютс  трансформации в, в , Bj, Bj, Bq, представл ют собой соответственно 80, 81, 82, 83, 84, причем выключение микропроцессоров 1 производитс  адресом А73 (все адреса шестнадцатиричные)
50
55
строчками, ее можно разложить посредством стандартного действи  в произведение (01 2 ... 25 26)(О 1 2 .... 53 54). Перва  перестановка реализу- етс  в течение трех тактов (за один такт реализуетс  одна базова  перестановка ) . В первом такте реализуютс  параллельно перестановки (О 1 23), (456 7), (8 9 10 11), (12 13 14 15), (16 17 18 19), (20 21 22 23), (24 25 26) --блоках 18 регистрового обмена нулевого уровн . Во втором
Q 5 2о необходима следующа  последовательность инструкций, выполн ема  первым устройством 16 (N 4, содержание устройств 16, подлежащее обмену, находитс  в соответствующих им регистрах ) : ФК81, ФК84, ФК83, так как необходимый обмен можно представить при помощи преобразовани  1234, 4441, которое представл етс  последовательностью Bj , в, в . Предварительно
передаетс  инструкци  ФКА73, где ФК- код фиктивной инструкции (инструкци , котора  существует, но не вызывает никакого осмысленного действи  с точки зрени  крайнего результата). В случае если преобразование  вл етс  перестановкой, ее выполнение будет длитьс  не более N - 1, дл  чего существует проста  аналитическа  фор- и соответствующа  программа.
Вычислительна  система (MSIMD-ти- па) работает следующим образом. Каждьш вычислительный модуль 35
25 (iIMD-система) выполн ет свою программу , котора , в частности, может совпадать с программой другого модул  35. При необходимости все устройства 16 в системе могут обмениватьс  данными произвольным способом, т.е. описанным при помощи произвольного преоб- ра;зовани  всех элементов - устройств, пр Ичем обмен осуществл етс  следующим образом. Необходимое преобразо- ва.ние (примем, что это перестановка) Р разлагаетс  в произведение циклов
(12), (123), (12...N), где N общее количество устройств 16 в системе , после чего циклы реализуютс 
Q последовательно, соверша  параллельные базовые перестановки в блоках 36 регистрового обмена. Так, например, если дл  системы (фиг.5) необходимо произвести перестановку р (О 2 4 ...
30
35
24 26 1 3 .... 25 27 28 29 ... 5354), заданную в качестве одного цикла, а не в качестве изображени  с двум 
50
55
строчками, ее можно разложить посредством стандартного действи  в произведение (01 2 ... 25 26)(О 1 2 .... 53 54). Перва  перестановка реализу- етс  в течение трех тактов (за один такт реализуетс  одна базова  перестановка ) . В первом такте реализуютс  параллельно перестановки (О 1 23), (456 7), (8 9 10 11), (12 13 14 15), (16 17 18 19), (20 21 22 23), (24 25 26) --блоках 18 регистрового обмена нулевого уровн . Во втором
такте реализуютс  параллельно пере- становки (048 12), (16 20 24), которые реализуютс  в блоках 18 регистрового обмена первого уровн . В третьем такте реализуетс  перестановка второго уровн  (О 16), причем цифрами обозначены номера регистров в блоках 18 различных уровней, соответствующих этому устройству 16 всей системы. Втора  перестановка реализуетс  также в течение трех тактов, причем при первом такте реализуютс  все полные циклы от (О 1 2 3) до (48 49 50 51), как и цикл (52 53 54) Во втором такте параллельно реализуютс  циклы (О 4 8 12), (16 20 24 28) (32 36 40 44), (48 52), а в третьем такте - перестановка (О 16 32 48). Вс  перестановка р реализуетс  в течение 6 тактов.
Вычислительные системы могут быть созданы при помощи различньк микропроцессорных наборов с сохранением предлагаемой организации.
При наличии блока 15 посто нной пам ти в устройстве 16, который подключен к локальному адресному пространству устройства, система (фиг.2) превращаетс  в систему типа SIMD/ /MIMD, т.е. в ней становитс  возможной функциональна  реконфигураци  от одного типа в другой только зависимости от адреса, наход щегос  в программном счетчике микропроцессора 1 этого устройства 16. Если он адресует программу, наход щуюс  в этом блоке 15, то устройство 16 действует самосто тельно и независимо от остальных (это MIMD-система). Возможно чтобы в данный момент некоторые из устройств 16 системы (фиг.2) действовали по собственным программам, а другие выполн ли общую программу, записанную в общем блоке 21 оперативно пам ти. Переключение одного устройства 16 от собственной к общей .программе происходит, когда в собственной программе вьшолнитс  переход к адресу, наход щемус  вне локального адресного пространства этого устройства .16, а в этом адресе находитс  обща  инструкци  по выполнению не- ;сколькими устройствами. Функциональное реконфигурирование, которое осуществл етс  автоматически, представл ет собой существенное преимущество изобретени , тем более, что реализование его осуществл етс  просто. Эта
возможность расшир ет круг использовани  изобретени  в различных цел х, с его помощью возрастает быстродействие и достигаетс  экономи  пам ти Системы.
Таким образом, наличие блока 15 в устройстве 16 дает возможность иерархической вычислительной системе,
спроектированной как MSIMD-система, при выполнении программ автоматически реконфигурироватьс  функционально в MIMD-, в S1MD- или в MIMD-систему. Это повьшаёт эффективность вычислеНИИ , так как в некоторых задачах возможный параллеллизм при решении их недостаточен дл  нагрузки всех устройств 16. В таком случае часть устройств работает по своим программам.
20

Claims (1)

  1. Формула изобретени 
    0
    5
    0
    Вьтислительна  система, содержаща  группы вычислительных модулей 35, / 5 каждый TI3 которых содержит группу устройств 16 управлени  и обработки и запоминающее устройство 20, 21, причем в каждом вычислительном модуле 35 группы входы-выходы команд устройств 16 управлени  и обработки группы соединены с информационным входом-выходом запоминающего устройства 20, 21,, отличающа с  тем, что, с целью упрощени  системы, в каждый вычислительный модуль 35 группы введены блок регистрового обмена 18 и блок останова 23, причем в каждом вычислительном модуле 35 группы первый информационный вход-выход блока регистрового обмена 18  вл етс  входом-выходом обмена вычислительно- го модул  35, с второго по (р+1)-й информационный входы-выходы (р - количество устройств управлени  и обработки в группе) и с первого по р-й входы управлени  обменом блока регистрового обмена 18 подключены к входам-выходам обмена и выходам управлени  обменом с первого по р-е устройств управлени  и обработки 16 группы соответственно, выход адреса первого устройства 16 управлени  и обработки группы  вл етс  вьтходом адреса обмена вычислительного модул  35 и соединен с входами адреса запоминающего устройства 20, 21, блока регистрового обмена 18 и блока останова 23, выходы которого подключены к входам задани  режима ожидани  со5
    0
    5
    ответствующих устройств 16 управлени  и обработки группы и к входу разрешени  обмена блока регистрового обмена 18, кроме того в систему введены п групп блоков регистрового обмена (где п количество иерархических уровней в системе), информационные входы-выходы блока регистрового обмена 37 м-й группы (м 1, ..., п) подключены к первым информационным входам-вЪ1ХОдам, блоков регистрового обмена (м-1)-й группы, остальные ин
    формационные входы-выходы которых подключены к первым информационным входам-выходам блоков регистрового обмена 36 (м-2)- й группы, остальные информационные входы-выходы каждого из которых подключены к входам-выходам обмена вычислительных модулей 35 соответствующих групп, выходы адреса- обмена первых вычислительных моду- .neif 35 групп подключены к входам ад-, реса блоков р егистрового обмена 36 и 37 соответствующих групп.
    УЫ 1
    3 f
    Уг. У/
    Ун
    2
SU837772960A 1982-04-26 1983-04-26 Вычислительна система SU1420601A1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
BG8256357A BG35575A1 (en) 1982-04-26 1982-04-26 Multimicroprocessor system

Publications (1)

Publication Number Publication Date
SU1420601A1 true SU1420601A1 (ru) 1988-08-30

Family

ID=3910644

Family Applications (1)

Application Number Title Priority Date Filing Date
SU837772960A SU1420601A1 (ru) 1982-04-26 1983-04-26 Вычислительна система

Country Status (11)

Country Link
US (1) US4591981A (ru)
JP (1) JPS5917657A (ru)
BG (1) BG35575A1 (ru)
DE (1) DE3314917A1 (ru)
DK (1) DK178983A (ru)
FR (1) FR2525787A1 (ru)
GB (1) GB2122781B (ru)
HU (1) HU186323B (ru)
IN (1) IN157908B (ru)
NL (1) NL8301477A (ru)
SU (1) SU1420601A1 (ru)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2140943A (en) * 1983-06-03 1984-12-05 Burke Cole Pullman Improvements relating to computers
JPS60101644A (ja) * 1983-11-07 1985-06-05 Masahiro Sowa ノイマン型コンピュータプログラムを実行するコントロールフローコンピュータ
US4855903A (en) * 1984-12-20 1989-08-08 State University Of New York Topologically-distributed-memory multiprocessor computer
JPH07104837B2 (ja) * 1987-11-25 1995-11-13 富士通株式会社 プロセッサの制御方法
US5228127A (en) * 1985-06-24 1993-07-13 Fujitsu Limited Clustered multiprocessor system with global controller connected to each cluster memory control unit for directing order from processor to different cluster processors
US4827403A (en) * 1986-11-24 1989-05-02 Thinking Machines Corporation Virtual processor techniques in a SIMD multiprocessor array
WO1988010468A1 (en) * 1987-06-19 1988-12-29 Human Devices, Inc. Multiply-installable, multi-processor board for personal computer and workstation expansion buses
JPH0787461B2 (ja) * 1987-06-19 1995-09-20 株式会社東芝 ロ−カルエリアネツトワ−クシステム
FR2626091B1 (fr) * 1988-01-15 1994-05-06 Thomson Csf Calculateur de grande puissance et dispositif de calcul comportant une pluralite de calculateurs
JPH01303543A (ja) * 1988-05-31 1989-12-07 Fujitsu Ltd メモリアクセス制御装置
US5111423A (en) * 1988-07-21 1992-05-05 Altera Corporation Programmable interface for computer system peripheral circuit card
US5136717A (en) * 1988-11-23 1992-08-04 Flavors Technology Inc. Realtime systolic, multiple-instruction, single-data parallel computer system
DE69032680T2 (de) * 1989-01-06 1999-06-02 Hitachi Ltd Neuronaler Rechner
US5218709A (en) * 1989-12-28 1993-06-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Special purpose parallel computer architecture for real-time control and simulation in robotic applications
CA2073185A1 (en) * 1990-01-05 1991-07-06 Won S. Kim Parallel processor memory system
JPH07122866B1 (ru) * 1990-05-07 1995-12-25 Mitsubishi Electric Corp
US5355508A (en) * 1990-05-07 1994-10-11 Mitsubishi Denki Kabushiki Kaisha Parallel data processing system combining a SIMD unit with a MIMD unit and sharing a common bus, memory, and system controller
JPH05500124A (ja) * 1990-05-30 1993-01-14 アダプティブ・ソリューションズ・インコーポレーテッド Ｓｉｍｄアーキテクチャにおける並行演算／通信機構
DE69131440T2 (de) * 1990-08-20 2000-02-03 Toshiba Kawasaki Kk Verbindungszustandsbestätigungssystem und -methode für eine Expansionseinheit
EP0485690B1 (en) * 1990-11-13 1999-05-26 International Business Machines Corporation Parallel associative processor system
US5175858A (en) * 1991-03-04 1992-12-29 Adaptive Solutions, Inc. Mechanism providing concurrent computational/communications in SIMD architecture
US5361367A (en) * 1991-06-10 1994-11-01 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Highly parallel reconfigurable computer architecture for robotic computation having plural processor cells each having right and left ensembles of plural processors
AU2939892A (en) * 1991-12-06 1993-06-28 Richard S. Norman Massively-parallel direct output processor array
CA2078912A1 (en) * 1992-01-07 1993-07-08 Robert Edward Cypher Hierarchical interconnection networks for parallel processing
JP3290798B2 (ja) * 1994-03-14 2002-06-10 富士通株式会社 並列コンピュータ
US6408402B1 (en) 1994-03-22 2002-06-18 Hyperchip Inc. Efficient direct replacement cell fault tolerant architecture
EP1037279B1 (en) * 1994-03-22 2003-03-05 Hyperchip Inc. Massively parallel data processing system with photovoltaic cells for absorbing ambiant light
JPH08249254A (ja) * 1995-03-15 1996-09-27 Mitsubishi Electric Corp マルチコンピュータシステム
US5630161A (en) * 1995-04-24 1997-05-13 Martin Marietta Corp. Serial-parallel digital signal processor
US5649179A (en) * 1995-05-19 1997-07-15 Motorola, Inc. Dynamic instruction allocation for a SIMD processor
JPH09190423A (ja) * 1995-11-08 1997-07-22 Nkk Corp 情報処理単位、情報処理構造単位及び情報処理構造体並びにメモリ構造単位及び半導体記憶装置
US5903771A (en) * 1996-01-16 1999-05-11 Alacron, Inc. Scalable multi-processor architecture for SIMD and MIMD operations
US6079008A (en) * 1998-04-03 2000-06-20 Patton Electronics Co. Multiple thread multiple data predictive coded parallel processing system and method
GB2399190B (en) * 2003-03-07 2005-11-16 * Zarlink Semiconductor Limited Parallel processing architecture
US20040255096A1 (en) * 2003-06-11 2004-12-16 Norman Richard S. Method for continuous linear production of integrated circuits
US8755515B1 (en) 2008-09-29 2014-06-17 Wai Wu Parallel signal processing system and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3308436A (en) * 1963-08-05 1967-03-07 Westinghouse Electric Corp Parallel computer system control
US3753234A (en) * 1972-02-25 1973-08-14 Reliance Electric Co Multicomputer system with simultaneous data interchange between computers
GB1481393A (en) * 1974-02-28 1977-07-27 Burroughs Corp Information processing systems
US4149242A (en) * 1977-05-06 1979-04-10 Bell Telephone Laboratories, Incorporated Data interface apparatus for multiple sequential processors
US4247892A (en) * 1978-10-12 1981-01-27 Lawrence Patrick N Arrays of machines such as computers
DE2920994A1 (de) * 1979-05-23 1980-11-27 Siemens Ag Datensende/-empfangseinrichtung mit parallel/seriell- und seriell/parallel- zeichenumsetzung, insbesondere zum datenaustausch zwischen kommunizierenden datenverarbeitungsanlagen
US4344134A (en) * 1980-06-30 1982-08-10 Burroughs Corporation Partitionable parallel processor
US4412285A (en) * 1981-04-01 1983-10-25 Teradata Corporation Multiprocessor intercommunication system and method

Also Published As

Publication number Publication date
JPS5917657A (ja) 1984-01-28
GB2122781A (en) 1984-01-18
HU186323B (en) 1985-07-29
FR2525787B3 (ru) 1985-03-01
FR2525787A1 (fr) 1983-10-28
BG35575A1 (en) 1984-05-15
US4591981A (en) 1986-05-27
DK178983D0 (da) 1983-04-22
IN157908B (ru) 1986-07-19
GB8311311D0 (en) 1983-06-02
DE3314917A1 (de) 1983-11-03
DK178983A (da) 1983-10-27
GB2122781B (en) 1985-08-07
NL8301477A (nl) 1983-11-16

Similar Documents

Publication Publication Date Title
SU1420601A1 (ru) Вычислительна система
US4509113A (en) Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation
US3787818A (en) Mult-processor data processing system
US3760369A (en) Distributed microprogram control in an information handling system
US4731737A (en) High speed intelligent distributed control memory system
JPS56114063A (en) Multiprocessor
EP0299075A4 (en) TREATMENT UNIT HAVING AT LEAST ONE CO-OWNER.
SU1072054A1 (ru) Мультипроцессорный крейтконтроллер
SU951315A1 (ru) Устройство дл сопр жени процессора с многоблочной пам тью
SU618733A1 (ru) Микропроцессор дл вводавывода данных
SU602950A1 (ru) Вычислительна система последовательного действи
SU1575168A1 (ru) Устройство дл выделени медианы трех чисел
Händler et al. Fitting processors to the needs of a general purpose array (EGPA)
SU1277129A1 (ru) Многопроцессорна вычислительна система
SU1123055A1 (ru) Адресный блок дл запоминающего устройства
SU771655A1 (ru) Устройство управлени обменом
SU849219A1 (ru) Система обработки данных
SU1569843A1 (ru) Многопроцессорна вычислительна система
SU614432A1 (ru) Устройство дл сопр жени телемеханической аппаратуры с вычислительной машиной
SU750488A1 (ru) Устройство управлени
SU1575196A1 (ru) Многопроцессорна система с конвейерной архитектурой
SU1401467A1 (ru) Устройство дл сопр жени ЭВМ с внешней пам тью
RU97114997A (ru) Многопроцессорная система обработки данных
SU1115021A1 (ru) Программное устройство управлени
SU737937A1 (ru) Устройство дл ввода-вывода