JPH07104837B2 - プロセッサの制御方法 - Google Patents
プロセッサの制御方法Info
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- JPH07104837B2 JPH07104837B2 JP62295333A JP29533387A JPH07104837B2 JP H07104837 B2 JPH07104837 B2 JP H07104837B2 JP 62295333 A JP62295333 A JP 62295333A JP 29533387 A JP29533387 A JP 29533387A JP H07104837 B2 JPH07104837 B2 JP H07104837B2
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- cluster
- processor
- processors
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
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- G—PHYSICS
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G—PHYSICS
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
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Description
【発明の詳細な説明】 〔概要〕 プロセッサの制御方式に係り、特に１のシステムに属す
る複数のプロセッサの制御方法に関し、 処理を高速で実行でき、且つプログラムを比較的容易に
作成できるようにすることを目的とし、 １のシステムに属する複数のプロセッサを所定の数のプ
ロセッサからなるクラスタに分割し、上記クラスタの状
態をクラスタに属するプロセッサの状態に基づいて定義
すると共に、クラスタに対する命令を設定し、各クラス
タに属するプロセッサを上記クラスタに対する命令によ
って制御するように構成する。
る複数のプロセッサの制御方法に関し、 処理を高速で実行でき、且つプログラムを比較的容易に
作成できるようにすることを目的とし、 １のシステムに属する複数のプロセッサを所定の数のプ
ロセッサからなるクラスタに分割し、上記クラスタの状
態をクラスタに属するプロセッサの状態に基づいて定義
すると共に、クラスタに対する命令を設定し、各クラス
タに属するプロセッサを上記クラスタに対する命令によ
って制御するように構成する。
本発明はプロセッサの制御方法に係り、特に１のシステ
ムに属する複数のプロセッサの制御方法に関する。
ムに属する複数のプロセッサの制御方法に関する。
従来、複数のプロセッサを有するコンピュータシステム
として次のようなものがある。
として次のようなものがある。
これは第４図に示すように、例えば６台のプロセッサ
（CPU）を互いに接続してこれらのプロセッサ（CPU）が
相互に制御するようにしたものである。
（CPU）を互いに接続してこれらのプロセッサ（CPU）が
相互に制御するようにしたものである。
このような、システムにおいてプロセッサの（CPU）状
態としては次の排他的な４つの状態を設定している。
態としては次の排他的な４つの状態を設定している。
「停止」 「作動」 「ロード」 「チェック停止」 従来このような状態として制御される夫々のプロセッサ
（CPU）は、プログラムに従って他のプロセッサ（CPU）
の制御を行なうようにしている。即ちプロセッサ（CP
U）はセンス信号を発生して他のプロセッサの状態を知
り、なすべき処理を分担して行ない、全体として処理の
高速化を図るようにしている。
（CPU）は、プログラムに従って他のプロセッサ（CPU）
の制御を行なうようにしている。即ちプロセッサ（CP
U）はセンス信号を発生して他のプロセッサの状態を知
り、なすべき処理を分担して行ない、全体として処理の
高速化を図るようにしている。
ところで近年、これよりさらに処理を高速に実行できる
コンピュータシステムが要望されている。しかしながら
ただ単にプロセッサの数を増加したとしても、プロセッ
サ間の管理的な連絡に時間を取られて実際にはそれほど
速く処理を行なうことができなかったり、またコンピュ
ータで実行されるプログラムの構成が複雑となりプログ
ラムの作成が厄介になるという問題がある。
コンピュータシステムが要望されている。しかしながら
ただ単にプロセッサの数を増加したとしても、プロセッ
サ間の管理的な連絡に時間を取られて実際にはそれほど
速く処理を行なうことができなかったり、またコンピュ
ータで実行されるプログラムの構成が複雑となりプログ
ラムの作成が厄介になるという問題がある。
そこで本発明は処理を高速で実行でき、且つプログラム
を比較的容易に作成できるプロセッサの制御方法を提供
することを目的とする。
を比較的容易に作成できるプロセッサの制御方法を提供
することを目的とする。
本発明において、上記の問題点を解決するための手段
は、１のシステムに属する複数のプロセッサを複数のプ
ロセッサを一つの単位とする複数のクラスタに分割した
計算機システムのプロセッサの制御方法において、上記
クラスタの状態をクラスタに属するプロセッサの状態に
基づいて定義するステップと、各クラスタに属するプロ
セッサを上記クラスタに対する命令によって制御するス
テップとを含むものとしたことである。
は、１のシステムに属する複数のプロセッサを複数のプ
ロセッサを一つの単位とする複数のクラスタに分割した
計算機システムのプロセッサの制御方法において、上記
クラスタの状態をクラスタに属するプロセッサの状態に
基づいて定義するステップと、各クラスタに属するプロ
セッサを上記クラスタに対する命令によって制御するス
テップとを含むものとしたことである。
本発明によれば、各プロセッサは各プロセッサが属する
クラスタのみを意識すれば足りるから、プロセッサの制
御にかける時間を短縮することができる他、プログラム
に関しても多数のプロセッサを意識することなく比較的
少数クラスタのみを意識して作成すれば足りるから容易
に作成することができる。
クラスタのみを意識すれば足りるから、プロセッサの制
御にかける時間を短縮することができる他、プログラム
に関しても多数のプロセッサを意識することなく比較的
少数クラスタのみを意識して作成すれば足りるから容易
に作成することができる。
次に、本発明に係るプロセッサの制御方法の実施例を図
面に基づいて説明する。第２図は本発明に係るプロセッ
サの制御方法の実施例を示すものである。本実施例にお
いてコンピュータシステムは、16組のクラスタ（クラス
タ０〜クラスタ15）を有するものとし、１組のクラスタ
は４台のプロセッサ（CPU0〜CPU3）を含み、計64台のプ
ロセッサを有するものとしている。
面に基づいて説明する。第２図は本発明に係るプロセッ
サの制御方法の実施例を示すものである。本実施例にお
いてコンピュータシステムは、16組のクラスタ（クラス
タ０〜クラスタ15）を有するものとし、１組のクラスタ
は４台のプロセッサ（CPU0〜CPU3）を含み、計64台のプ
ロセッサを有するものとしている。
そして本実施例において、クラスタは第２図に示すよう
に、１台の記憶制御装置（MCU）と、４台のプロセッサ
（CPU0〜CPU3）と、１台の主記憶装置（LSU）と、外部
記憶装置（DASD）と、この外部記憶装置（DASD）と記憶
制御装置（MCU）とを結合するI/Oプロセッサ（IOP）、
チャンネルエレメント（CHE）から形成されており、各
クラスタは各クラスタが共用する共用記憶装置（GSU）
（Global Storage Unit）をGSUバスを介して接続してい
る他、サービスプロセッサ（SVP）を接続するようにし
ている。
に、１台の記憶制御装置（MCU）と、４台のプロセッサ
（CPU0〜CPU3）と、１台の主記憶装置（LSU）と、外部
記憶装置（DASD）と、この外部記憶装置（DASD）と記憶
制御装置（MCU）とを結合するI/Oプロセッサ（IOP）、
チャンネルエレメント（CHE）から形成されており、各
クラスタは各クラスタが共用する共用記憶装置（GSU）
（Global Storage Unit）をGSUバスを介して接続してい
る他、サービスプロセッサ（SVP）を接続するようにし
ている。
そして本実施例において各クラスタに属するプロセッサ
は従来と同様に「停止」「作動」「ロード」「チェック
停止」の４つの状態が定義されている。これらの状態は
互いに排他的でつぎの場合に状態が切り替わる。
は従来と同様に「停止」「作動」「ロード」「チェック
停止」の４つの状態が定義されている。これらの状態は
互いに排他的でつぎの場合に状態が切り替わる。
１）操作員機能を使用したとき。
２）そのプロセッサに対する特定のオーダーを受け取っ
たとき。
たとき。
３）そのプロセッサの属するクラスタがそのクラスタに
対する特定のオーダーを受け取ったとき。
対する特定のオーダーを受け取ったとき。
また、本実施例においてクラスタに対しても各クラスタ
に属するプロセッサの状態によってクラスタの状態を定
義している。
に属するプロセッサの状態によってクラスタの状態を定
義している。
「クラスタ停止」 クラスタ内に「作動」或は「ロード」状態ににあるプロ
セッサが１つも存在せず、且つ少なくとも１台のプロセ
ッサは「停止」状態にある。
セッサが１つも存在せず、且つ少なくとも１台のプロセ
ッサは「停止」状態にある。
「クラスタチェック停止」 クラスタ内に「停止」、「作動」或は「ロード」の状態
にあるプロセッサが１つも存在しない状態にある。これ
には、接続されているプロセッサが１台もない状態及
び、電源の入っているプロセッサが１台もない状態を含
む。
にあるプロセッサが１つも存在しない状態にある。これ
には、接続されているプロセッサが１台もない状態及
び、電源の入っているプロセッサが１台もない状態を含
む。
「サブシステムダメージ」 クラスタ内でチャンネルサブダメージが認識される状
態。サブシステムダメージは「クラスタ停止」又は「ク
ラスタチェック停止」と同時におこることもある。
態。サブシステムダメージは「クラスタ停止」又は「ク
ラスタチェック停止」と同時におこることもある。
そして本実施例において、１のプロセッサが他のプロセ
ッサに処理を指令する場合、従来のように他のプロセッ
サに直接指令をするのではなく、他のプロセッサが属す
るクラスタに指令を行ない、当該クラスタ内で、その指
令がそのクラスタに属するプロセッサに割り振られる。
本実施例において各クラスタに送出されるオーダーとし
ては次のようなものがある。
ッサに処理を指令する場合、従来のように他のプロセッ
サに直接指令をするのではなく、他のプロセッサが属す
るクラスタに指令を行ない、当該クラスタ内で、その指
令がそのクラスタに属するプロセッサに割り振られる。
本実施例において各クラスタに送出されるオーダーとし
ては次のようなものがある。
Ｉクラスタセンスオーダー（CLUSTER SENSE） IIクラスタ浮動割込オーダー（CLUSTER SYNCHRONOUS CA
LL） IIIクラスタリセット、IPLオーダー（CLUSUTER RESET A
ND LOAD） これらのオーダーの他に例えば全てのクラスタに割込を
かけるクラスタ放送割込オーダー、クラスタ非同期割込
オーダ等のオーダを設定することができ、本実施例にお
いてこれらのオーダーをGSIGP命令としている。
LL） IIIクラスタリセット、IPLオーダー（CLUSUTER RESET A
ND LOAD） これらのオーダーの他に例えば全てのクラスタに割込を
かけるクラスタ放送割込オーダー、クラスタ非同期割込
オーダ等のオーダを設定することができ、本実施例にお
いてこれらのオーダーをGSIGP命令としている。
次に本実施例の上記オーダにおける作動について説明す
る。
る。
先ず、クラスタセンスオーダー（CLUSTER SENSE）につ
いて説明する。なお説明の先頭の番号は第２図中の番号
に対応する。
いて説明する。なお説明の先頭の番号は第２図中の番号
に対応する。
クラスタ０のプロセッサ１（CPU1）がＧ SIGP命令
を認識する。
を認識する。
プロセッサ１は記憶制御装置（MCU）に対してGSIGP
命令（センスオーダで第３図に示すようにクラスタIDと
パラメータを含む）を発行する。
命令（センスオーダで第３図に示すようにクラスタIDと
パラメータを含む）を発行する。
記憶制御装置（MCU）は共用記憶装置（GSU）に対し
てGSIGP命令（センスオーダ、クラスタID及びパラメー
タ）を発行する。
てGSIGP命令（センスオーダ、クラスタID及びパラメー
タ）を発行する。
共用記憶装置（GSU）はクラスタIDを解釈して正し
い（接続されている）クラスタが指定されていれば次の
ステップに進み、そうでなければ宛先が不当であるとい
う情報と共に発信側クラスタにオーダーを返送する。
い（接続されている）クラスタが指定されていれば次の
ステップに進み、そうでなければ宛先が不当であるとい
う情報と共に発信側クラスタにオーダーを返送する。
共用記憶装置（GSU）は目標クラスタの記憶制御装
置（MCU）にオーダーを発行する。
置（MCU）にオーダーを発行する。
オーダーを受信した着信側クラスタの記憶制御装置
（MCU）はセンスオーダーを解釈すると、当該クラスタ
内のプロセッサ、IOプロセッサ等から送られてきている
各装置の情報及び記憶制御装置内の浮動割込の状態から
当該クラスタの状態をステータス情報として作成する。
（MCU）はセンスオーダーを解釈すると、当該クラスタ
内のプロセッサ、IOプロセッサ等から送られてきている
各装置の情報及び記憶制御装置内の浮動割込の状態から
当該クラスタの状態をステータス情報として作成する。
着信側クラスタの記憶制御装置（MCU）は当該クラ
スタのステータス情報を共用記憶装置（GSU）に送出す
る。
スタのステータス情報を共用記憶装置（GSU）に送出す
る。
ステータス情報を受け取った共用記憶装置（GSU）
はステータス情報をオーダー発信側のクラスタの記憶制
御装置（MCU）に送出する。
はステータス情報をオーダー発信側のクラスタの記憶制
御装置（MCU）に送出する。
ステータス情報を受け取った記憶制御装置はオーダ
ーを発信したプロセッサに対してステータス情報とCC
（コンディションコード）とを送出する。
ーを発信したプロセッサに対してステータス情報とCC
（コンディションコード）とを送出する。
ステータス情報及びCCを受け取ったプロセッサはこ
れらの情報を受け取ると命令終了と解釈し、次の命令を
実行する。
れらの情報を受け取ると命令終了と解釈し、次の命令を
実行する。
尚、で宛先が不当であった場合には、共用記憶装置
（GSU）は発信クラスタの記憶制御装置（MCU）に宛先が
不当であるというビットを立てたオーダーを送りかえ
す。すると発信側の記憶制御装置（MCU）は宛先が不当
であると判断して、センスオーダーを無視してそのまま
再度共用記憶装置（GSU）に送出する。共用記憶装置（G
SU）ではそれをステータス情報として扱い、発信元クラ
スタに発信するようにしている。
（GSU）は発信クラスタの記憶制御装置（MCU）に宛先が
不当であるというビットを立てたオーダーを送りかえ
す。すると発信側の記憶制御装置（MCU）は宛先が不当
であると判断して、センスオーダーを無視してそのまま
再度共用記憶装置（GSU）に送出する。共用記憶装置（G
SU）ではそれをステータス情報として扱い、発信元クラ
スタに発信するようにしている。
これは宛先が不等な場合でも正当な場合でも、GSU及びM
CUの動作手順を同一にするためであり、これによりGSU
及びMCUの構成が簡素化できる。
CUの動作手順を同一にするためであり、これによりGSU
及びMCUの構成が簡素化できる。
次に浮動割込オーダーが発せられる場合の手順について
説明する。
説明する。
この場合において手順乃至手順については上述のセ
ンスオーダーの場合と同一であるのでその詳細な説明は
省略する。そして、上記の手順のつぎに以下の手順が
つながる。
ンスオーダーの場合と同一であるのでその詳細な説明は
省略する。そして、上記の手順のつぎに以下の手順が
つながる。
′受信側の記憶制御装置（MCU）が浮動割り込みオー
ダーを解釈すると記憶制御装置（MCU）上の割り込み保
留ラッチがオン状態となっているかを調べ、もしオン状
態であればステータスに其旨を書き込み、もしオフ状態
であれば、割り込み保留ラッチをオン状態とする。
ダーを解釈すると記憶制御装置（MCU）上の割り込み保
留ラッチがオン状態となっているかを調べ、もしオン状
態であればステータスに其旨を書き込み、もしオフ状態
であれば、割り込み保留ラッチをオン状態とする。
その後の手順は上述した手順乃至手順と同一であ
る。
る。
そして、受信側クラスタ内では割り込み可能なプロセッ
サがあれば、そのプロセッサに対して割り込みを行な
う。
サがあれば、そのプロセッサに対して割り込みを行な
う。
次に、クラスタリセット、IPLオーダーの場合の手順に
ついて説明する。
ついて説明する。
この場合においても手順乃至手順については上述の
センスオーダの場合と同一であるのでその詳細な説明は
省略する。そして、上記の手順のつぎに以下の手順が
つながる。
センスオーダの場合と同一であるのでその詳細な説明は
省略する。そして、上記の手順のつぎに以下の手順が
つながる。
″受信側記憶制御装置（MCU）はクラスタリセット、I
PLオーダを解釈すると、クラスタ内のサービスプロセッ
サ（SVP）にその処理を依頼する（ａ）。そして、サー
ビスプロセッサ（SVP）への通知が終了するとステータ
ス情報を格納する。その後の手順は上述した手順乃至
手順と同一である。
PLオーダを解釈すると、クラスタ内のサービスプロセッ
サ（SVP）にその処理を依頼する（ａ）。そして、サー
ビスプロセッサ（SVP）への通知が終了するとステータ
ス情報を格納する。その後の手順は上述した手順乃至
手順と同一である。
受信側クラスタ内のサービスプロセッサ（SVP）はクラ
スタ内の全装置に対してリセット処理を行ないクラスタ
内でのIPL動作（Initial Program Loding）を開始し
て、外部記憶装置（DASD）から主記憶装置（LSU）へプ
ログラムを書き込む。
スタ内の全装置に対してリセット処理を行ないクラスタ
内でのIPL動作（Initial Program Loding）を開始し
て、外部記憶装置（DASD）から主記憶装置（LSU）へプ
ログラムを書き込む。
なお、このIPL動作は発信側の命令終了（手順とは非
同期に行なわれるから、発信側で命令が終了しても受信
側クラスタでIPL動作が終了しているとは限らない。
同期に行なわれるから、発信側で命令が終了しても受信
側クラスタでIPL動作が終了しているとは限らない。
従って、本実施例によれば、１つのシステムに存在する
プロッセッサのうち１のプロセッサが他のプロセッサを
制御しようとするとき、制御しようとするプロセッサを
指定するのではなく、複数のプロセッサが属するクラス
タを指定して、このクラスタ内の記憶制御装置を介して
当該クラスタに属する複数のプロセッサの内の１のプロ
セッサに処理を実行させるようにしているので、プロセ
ッサの管理等のための通信はその手順が減少して、その
分実質的な処理を行なうことができ処理を高速に行なう
ことができる。またプログラムの構成もプロセッサの指
定等を行なう必要がないためプログラムの構成を単純に
することができ、プログラムの作成を容易なものとする
ことができる。
プロッセッサのうち１のプロセッサが他のプロセッサを
制御しようとするとき、制御しようとするプロセッサを
指定するのではなく、複数のプロセッサが属するクラス
タを指定して、このクラスタ内の記憶制御装置を介して
当該クラスタに属する複数のプロセッサの内の１のプロ
セッサに処理を実行させるようにしているので、プロセ
ッサの管理等のための通信はその手順が減少して、その
分実質的な処理を行なうことができ処理を高速に行なう
ことができる。またプログラムの構成もプロセッサの指
定等を行なう必要がないためプログラムの構成を単純に
することができ、プログラムの作成を容易なものとする
ことができる。
以上説明したように本発明によれば、プログラムの制御
方法を１のシステムに属する複数のプロセッサを所定の
数のプロセッサからなるクラスタに分割し、上記クラス
タの状態をクラスタに属するプロセッサの状態に基づい
て定義すると共に、クラスタに対する命令を設定し、各
クラスタに属するプロセッサを上記クラスタに対する命
令によって制御するようにしたから、各プロセッサは各
プロセッサが属するクラスタのみを意識すれば足り、プ
ロセッサの制御にかける時間を短縮することができる
他、プログラムに関しても多数のプロセッサを意識する
ことなく比較的少数であるクラスタのみを意識すれば足
りるからプログラムの作成を容易なものとすることがで
きるという効果を奏する。
方法を１のシステムに属する複数のプロセッサを所定の
数のプロセッサからなるクラスタに分割し、上記クラス
タの状態をクラスタに属するプロセッサの状態に基づい
て定義すると共に、クラスタに対する命令を設定し、各
クラスタに属するプロセッサを上記クラスタに対する命
令によって制御するようにしたから、各プロセッサは各
プロセッサが属するクラスタのみを意識すれば足り、プ
ロセッサの制御にかける時間を短縮することができる
他、プログラムに関しても多数のプロセッサを意識する
ことなく比較的少数であるクラスタのみを意識すれば足
りるからプログラムの作成を容易なものとすることがで
きるという効果を奏する。
第１図は本発明の原理図、第２図は本発明に係るプロセ
ッサの制御方法を採用したシステムを示すブロック図、
第３図はオーダの内容を示す図、第４図は従来例を示す
ブロック図である。 CPU……プロセッサ MCU……記憶制御装置 GSU……共用記憶装置
ッサの制御方法を採用したシステムを示すブロック図、
第３図はオーダの内容を示す図、第４図は従来例を示す
ブロック図である。 CPU……プロセッサ MCU……記憶制御装置 GSU……共用記憶装置
Claims (1)
- 【請求項１】１のシステムに属する複数のプロセッサを
複数のプロセッサを一つの単位とする複数のクラスタに
分割した計算機システムのプロセッサの制御方法におい
て、 上記クラスタの状態をクラスタに属するプロセッサの状
態に基づいて定義するステップと、 各クラスタに属するプロセッサを上記クラスタに対する
命令によって制御するステップと を含むプロセッサの制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295333A JPH07104837B2 (ja) | 1987-11-25 | 1987-11-25 | プロセッサの制御方法 |
| CA000582901A CA1312961C (en) | 1987-11-25 | 1988-11-14 | Cluster control system in a microprocessor system |
| AU25657/88A AU596760B2 (en) | 1987-11-25 | 1988-11-17 | A cluster control system in a multiprocessor system |
| DE19883855509 DE3855509T2 (de) | 1987-11-25 | 1988-11-23 | Multiprozessorsystem und zugehöriges Verfahren |
| EP19880311089 EP0318270B1 (en) | 1987-11-25 | 1988-11-23 | A multiprocessor system and corresponding method |
| US07/526,687 US5228127A (en) | 1985-06-24 | 1990-05-22 | Clustered multiprocessor system with global controller connected to each cluster memory control unit for directing order from processor to different cluster processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295333A JPH07104837B2 (ja) | 1987-11-25 | 1987-11-25 | プロセッサの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137359A JPH01137359A (ja) | 1989-05-30 |
| JPH07104837B2 true JPH07104837B2 (ja) | 1995-11-13 |
Family
ID=17819256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295333A Expired - Fee Related JPH07104837B2 (ja) | 1985-06-24 | 1987-11-25 | プロセッサの制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0318270B1 (ja) |
| JP (1) | JPH07104837B2 (ja) |
| AU (1) | AU596760B2 (ja) |
| CA (1) | CA1312961C (ja) |
| DE (1) | DE3855509T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3917715A1 (de) * | 1989-05-31 | 1990-12-06 | Teldix Gmbh | Rechnersystem |
| IL97315A (en) * | 1990-02-28 | 1994-10-07 | Hughes Aircraft Co | Multi-group signal processor |
| JP2552075B2 (ja) * | 1992-05-22 | 1996-11-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・システム |
| JP3160149B2 (ja) * | 1994-05-13 | 2001-04-23 | 株式会社日立製作所 | ディスク制御装置の無停止プログラム変更方法およびディスク制御装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1055645B (it) * | 1975-10-24 | 1982-01-11 | Elsag | Multielaboratore elettronico associativo per elabobazioni multiple contemporanee di dati in tempo reale |
| GB2112186B (en) * | 1981-12-22 | 1985-09-11 | Intersil Inc | Improved distributed processing system |
| BG35575A1 (en) * | 1982-04-26 | 1984-05-15 | Kasabov | Multimicroprocessor system |
| US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| JPS62211768A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 情報処理装置 |
| JPS62231371A (ja) * | 1986-03-31 | 1987-10-09 | Fujitsu Ltd | マルチプロセッサの起動停止制御方法 |
-
1987
- 1987-11-25 JP JP62295333A patent/JPH07104837B2/ja not_active Expired - Fee Related
-
1988
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