JP4585249B2

JP4585249B2 - 情報処理装置

Info

Publication number: JP4585249B2
Application number: JP2004220744A
Authority: JP
Inventors: 元昭安藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2010-11-24
Anticipated expiration: 2024-07-28
Also published as: US7886100B2; US20060026323A1; US20090037630A1; US7447819B2; JP2006040063A

Description

この発明は、パーソナルコンピュータ等の情報処理装置の割り込み処理技術に関する。

近年、デスクトップタイプやノートブックタイプ等、様々なタイプのパーソナルコンピュータが広く普及している。この種のパーソナルコンピュータでは、各種プログラムを所定の処理単位毎に順次に実行していくが、実行中の処理を中断させて優先度の高い処理を実行するために、いわゆる割り込み管理を行っている。そして、この割り込み管理の１つとして、ＳＭＩ（system management interrupt）が存在する。

ＳＭＩは、システム内で所定の事象（ＳＭＩイベント）が発生した時、ＢＩＯＳ（Basic input/output system）にシステム固有の処理（ＳＭＩ処理）を行わせるための割り込みであり、その起動は、ＣＰＵにＳＭＩ信号を供給することによって行われる（例えば特許文献１等参照）。

これにより、例えばキーボード上のファンクションキーの押下などに応じて、アプリケーションプログラムの通常処理からシステムの特殊処理に即時的に切り換えるといった柔軟な動作制御が可能となる。
米国特許第６，４４６，１５３号明細書

ところで、最近では、複数のシステムバス間を相互に接続するブリッジ回路（サウスブリッジ：ＳＢ）に、タイムアウトを通知するための機能等を搭載させ、また、このタイムアウトをＳＭＩイベントとして定義しているので、ＣＰＵにＳＭＩ信号を供給するためのＳＭＩ信号線は、このブリッジ回路に設けられるのが一般的である。従って、組み込みコントローラ（ＥＣ：enbedded controller）からのＳＭＩイベント発生の通知は、このブリッジ回路を経由してＣＰＵに伝達されるようになっている。

一方、この組み込みコントローラも、最近では、例えば電源コントローラとしての機能とキーボードコントローラとしての機能とを併せもつ、いわゆるマルチファンクションデバイスとなっており、かつ、各機能がＳＭＩの発生要因となり得ている。これに伴い、ＣＰＵにＳＭＩ信号が供給された場合に作動するＢＩＯＳのＢＩＯＳ処理部は、そのＳＭＩ発生要因を判別するため、サウスブリッジにアクセスするだけでなく、組み込みコントローラにアクセスする必要が生じている。なぜなら、サウスブリッジでは、組み込みコントローラから通知を受けている事は判断できても、どの機能に関わるＳＭＩイベントが発生したのかは判断できないからである。しかしながら、この組み込みコントローラは、システム的には比較的下段の低速なシステムバスに接続されるため、ＢＩＯＳによるＳＭＩ処理の応答性を低下させてしまう。

このようなことから、例えば比較的高速なＰＣＩバスに専用のデバイスを設け、このデバイスに組み込みコントローラからのＳＭＩイベント発生を各機能別の信号線を使って通知し、このデバイスからサウスブリッジにＳＭＩイベント発生を通知するという方法も提案されている。この場合、ＢＩＯＳのＢＩＯＳ処理部は、組み込みコントローラに関わるＳＭＩ発生要因を、ＰＣＩバスに接続されたデバイスへのアクセスによって行うことができるので、その応答性を低下させることは防止できる。しかしながら、このデバイス自体を新設しなければならず、コストアップ等の問題を新たに発生させることになる。

この発明は、このような事情を考慮してなされたものであり、ＳＭＩ処理の応答性を向上させることを実現した情報処理装置および情報処理装置のＳＭＩ処理方法を提供することを目的とする。

前述の目的を達成するために、この発明の情報処理装置は、ＣＰＵと、第１のバスを介して前記ＣＰＵと接続され、前記ＣＰＵにＳＭＩ（system management interrupt）信号を供給するための信号伝達手段が設けられたブリッジ回路と、第２のバスを介して前記ブリッジ回路と接続され、各々がＳＭＩイベントの要因となる複数の機能を有するマルチファンクションデバイスと、各々が前記複数の機能のうちの１つに対応し、ＳＭＩイベントの要因機能を示す情報を格納するためのレジスタと、を具備することを特徴とする。

また、この発明の情報処理装置は、ＣＰＵと、第１のバスを介して前記ＣＰＵと接続され、前記ＣＰＵにＳＭＩ（system management interrupt）信号を供給するための信号伝達手段が設けられたブリッジ回路と、第２のバスを介して前記ブリッジ回路と接続され、各々がＳＭＩイベントの要因となる複数の機能を有するマルチファンクションデバイスと、前記ブリッジ回路と前記マルチファンクションデバイスとの間に複数設けられ、前記複数の機能のうちの１つに対応したＳＭＩイベントの発生通知を、前記マルチファンクションデバイスから前記ブリッジ回路へ転送する複数の信号線と、を具備し、前記ブリッジ回路は、前記複数の機能のうちの１つに対応したＳＭＩイベントの要因機能を示す情報を格納するためのレジスタを備える、ことを特徴とする。
また、この発明の情報処理装置は、ＣＰＵと、第１のバスを介して前記ＣＰＵと接続され、前記ＣＰＵにＳＭＩ（system management interrupt）信号を供給するための信号伝達手段が設けられた、所定のＳＭＩイベントの要因となるブリッジ回路と、第２のバスおよび複数の信号線を介して前記ブリッジ回路と接続され、各々がＳＭＩイベントの要因となる複数の機能を有するマルチファンクションデバイスと、前記複数の機能のうちの１つに対応したＳＭＩイベントの要因機能を示す情報を格納するためのレジスタと、を具備することを特徴とする。

この発明によれば、ＳＭＩ処理の応答性を向上させることを実現した情報処理装置および情報処理装置のＳＭＩ処理方法を提供することができる。

以下、図面を参照してこの発明の一実施形態を説明する。

図１は、この発明の実施形態に係るコンピュータの概略構成を示す図である。このコンピュータは、例えばバッテリ駆動可能なノートブックタイプのパーソナルコンピュータであり、図１に示すように、ＣＰＵバス１、Ｍｅｍｏｒｙバス２、ＶＧＡバス３、Ｈｕｂリンク４、ＰＣＩバス５およびＬＰＣバス６がそれぞれ敷設されている。

コンピュータ全体の制御を司るＣＰＵ１１には、ＣＰＵバス１経由でＮＢ（ノースブリッジ）１２が接続される。ＮＢ１２は、ＣＰＵバス１、Ｍｅｍｏｒｙバス２、ＶＧＡバス３およびＨｕｂリンク４の間を相互に繋ぐブリッジ回路であり、メモリ１３やＶＧＡコントローラ１４などの比較的高速なデバイスを制御する。

また、ＮＢ１２とＨｕｂリンク４経由で接続されるＳＢ（サウスブリッジ）１５は、Ｈｕｂリンク４、ＰＣＩバス５およびＬＰＣバス６の間を繋ぐブリッジ回路であり、デバイスコントローラ１６ａ，１６ｂ、ＥＣ／ＫＢＣ１８およびＢＩＯＳ−ＲＯＭ１９などの比較的低速なデバイスを制御する。ＳＢ１５は、タイマ機能を有しており、例えば指定された時間毎にタイムアウトをＣＰＵ１１に通知することができる。このタイムアウトをＳＭＩイベント発生として通知するために、ＳＢ１５には、ＣＰＵ１１との間を繋ぐＳＭＩ信号線が設けられている。なお、デバイスコントローラ１６ａは、内蔵型のデバイス１７ａを駆動制御し、デバイスコントローラ１６ｂは、拡張型の外部デバイス１７ｂを駆動制御する。

ＥＣ／ＫＢＣ１８は、キーボードの操作内容をＣＰＵ１１に伝達する機能と、電源供給制御回路やバッテリを駆動制御する機能とを併せもついわゆるマルチファンクションデバイスである。この２つの機能は、それぞれＳＭＩの発生要因となり得るものであり、そのために、このＥＣ／ＫＢＣ１８には、（ＳＭＩイベント発生をＳＢ１５経由でＣＰＵ１１に通知するための）ＳＢ１５との間を繋ぐ信号線が設けられている。本実施形態のコンピュータは、ＳＢ１５からＣＰＵ１１にＳＭＩイベント発生が通知された場合、このＥＣ／ＫＢＣ１８に関わるＳＭＩイベントの発生有無をシステムとして迅速に判定できるように構成されたものであり、以下、この点について詳述する。このＳＭＩの発生要因の判別は、ＢＩＯＳのＳＭＩ処理部が実行し、ＢＩＯＳは、コンピュータの起動時に、ＢＩＯＳ−ＲＯＭ１９からメモリ１３にロードされ、ＣＰＵ１１によって実行制御される。

図２は、ＥＣ／ＫＢＣ１８の構成を示す図であり、図２に示すように、ＥＣ／ＫＢＣ１８は、ＫＢＣ部１８１とＥＣ部１８２とを有している。

ＫＢＣ１８１は、ＫＢ（キーボード）２０の操作内容をＣＰＵ１１に伝達する機能を実現するためのものであり、ＫＢ２０上に設けられたキーのうち、ファンクションキーなどの特殊キーが押下されたときに、ＳＭＩイベントの発生を示すＫＢＳＭＩ信号を専用の信号線に出力する。

また、ＥＣ部１８２は、ＰＳＣ（電源供給制御回路）２１やＢＡＴＴ（バッテリ）２２を駆動制御する機能を実現するためのものであり、例えばＢＡＴＴ２２がローバッテリ状態となった場合などに、ＳＭＩイベントの発生を示すＥＣＳＭＩ信号を専用の信号線に出力する。

つまり、このＥＣ／ＫＢＣ１８からは、各々がＳＭＩの発生要因となり得る機能毎にＳＭＩイベント発生通知用の信号線が導出されている。そして、これらの信号線は、図３に示すように、それぞれＳＢ１５に導かれ、少なくとも一方の信号線からＳＭＩイベント発生を通知されたＳＢ１５は、ＫＢＳＭＩ信号およびＥＣＳ信号の受信有無を示す情報を内蔵レジスタに保持し、ＣＰＵ１１にＳＭＩ信号を供給する（ＳＭＩアサート）。図３の例では、ＳＢ１５は、ＫＢＳＭＩ信号を受信した場合はＧＰＩ０１３、ＥＣＳＭＩ信号を受信した場合はＧＰＩ０８の値を示す情報を保持する（その両方を保持する事も当然に可能である）。

ＳＭＩ信号が供給されたＣＰＵ１１では、ＢＩＯＳのＳＭＩ処理部が起動され、ＳＭＩ発生要因の判別が行われる。この際、ＢＩＯＳのＳＭＩ処理部は、Ｈｕｂリンク４を介してＳＢ１５にアクセスし、ＳＢ１５がタイムアウトなどのＳＭＩイベントを発生させていないかを調べると共に、このＳＢ１５の内部レジスタを参照して、ＥＣ／ＫＢＣ１８のＫＢＣ部１８１およびＥＣ部１８２によるＳＭＩイベント発生通知が行われていないかを調べる（ＧＰＩ０１３，ＧＰＩ０８の値を示す情報が保持されているか否か）。

つまり、このコンピュータでは、そのアクセスに約１μＳを要するＬＰＣバス６に接続されたＥＣ／ＫＢＣ１８に対するアクセスを行うことなく、マルチファンクションデバイスであるＥＣ／ＫＢＣ１８が備える各機能のＳＭＩイベント発生有無を、そのアクセスが約５０ｎＳで完了するＨｕｂリンク４に接続されたＳＢ１５に対するアクセスで調べることができる。このＳＢ１５に対するアクセスは、ＳＢ１５自体がＳＭＩ発生要因となり得ることから元々必要とするものなので、ＢＩＯＳのＳＭＩ処理部から見ると、ＬＰＣバス６経由のＥＣ／ＫＢＣ１８に対するアクセスが削除されるのみで、追加のアクセスは発生しない。また、ハードウェア的な観点からも、新たなデバイス追加等も発生しない。このように、このコンピュータは、新たなデバイスの追加等を必要とすることなく、ＳＭＩ処理の応答性を向上させることを実現する。

ＥＣ／ＫＢＣ１８に関わるＳＭＩイベント発生有無のチェックは、ＥＣ／ＫＢＣ１８がＳＭＩ発生要因であるかどうかに関わらず、ＣＰＵ１１にＳＭＩ信号が供給される度に必要な事項であるので、このＳＭＩ処理の応答性が向上されると、システム全体の応答性を飛躍的に向上させることができる。

次に、図４を参照して、このコンピュータが実行するＳＭＩ処理の動作原理について説明する。

ＳＭＩイベントが発生すると、ＳＢ１５からＣＰＵ１１にＳＭＩ信号が供給される（ステップＳ１）。このＳＭＩ信号の供給を受けると、ＣＰＵ１１は、ＢＩＯＳのＳＭＩ処理部を起動する（ステップＳ２）。

一方、起動されたＢＩＯＳのＳＭＩ処理部は、まず、高速バスのＨｕｂリンク４経由でＳＢ１５にアクセスしてＳＭＩ発生要因を調べる（ステップＳ３）。このとき、ＢＩＯＳのＳＭＩ処理部は、低速バスのＬＰＣバス６に接続されたマルチファンクションであるＥＣ／ＫＢＣ１８が備える各機能のＳＭＩイベント発生有無についても、ＳＢ１５の内蔵レジスタを参照することにより判定する。そして、ＢＩＯＳのＳＭＩ処理部は、ＳＭＩ発生要因を認識すると、その要因に対応する処理を実行する（ステップＳ４）。

以上のように、このコンピュータは、マルチファンクションデバイスからのＳＭＩイベント発生通知用の信号線を各機能毎に複数設けてＳＢに接続し、このＳＢでマルチファンクションデバイスに関わるＳＭＩイベントの発生有無を判別できるようにしたので、ＳＭＩ処理の応答性を向上させることが実現できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

この発明の実施形態に係るコンピュータの概略構成を示す図同実施形態のコンピュータが搭載するＥＣ／ＫＢＣの構成を示す図同実施形態のコンピュータが備えるＥＣ／ＫＢＣとＳＢとの間に敷設されるＳＭＩイベント発生通知用の信号線を示す図同実施形態のタが実行するＳＭＩ処理の動作原理を示すフローチャート

符号の説明

１…ＣＰＵバス、２…Ｍｅｍｏｒｙバス、３…ＶＧＡバス、４…Ｈｕｂリンク、５…ＰＣＩバス、６…ＬＰＣバス、１１…ＣＰＵ、１２…ＮＢ、１３…メモリ、１４…ＶＧＡコントローラ、１５…ＳＢ、１６ａ，１６ｂ…デバイスコントローラ、１７ａ，１７ｂ…デバイス、１８…ＥＣ／ＫＢＣ、１９…ＢＩＯＳ−ＲＯＭ、２０…ＫＢ（キーボード）、２１…ＰＳＣ（電源供給制御回路）、２２…ＢＡＴＴ（バッテリ）、１８１…ＫＢＣ部、１８２…ＥＣ部。

Claims

ＣＰＵと、
第１のバスを介して前記ＣＰＵと接続され、前記ＣＰＵにＳＭＩ（system management
interrupt）信号を供給するための信号伝達手段が設けられた、所定のＳＭＩイベントの
発生要因となるブリッジ回路と、
第２のバスを介して前記ブリッジ回路と接続され、各々がＳＭＩイベントの発生要因となる複数の機能を有するマルチファンクションデバイスと、
前記ブリッジ回路と前記マルチファンクションデバイスとの間に複数設けられ、前記複
数の機能のうちの１つに対応したＳＭＩイベントの発生通知を、前記マルチファンクショ
ンデバイスから前記ブリッジ回路へ転送する複数の信号線と、
を具備し、
前記ブリッジ回路は、前記複数の機能のうちの１つに対応したＳＭＩイベントの発生の有無を示す情報を格納するためのレジスタを内部に備え、
前記レジスタは、前記複数の信号線を介して前記マルチファンクションデバイスと接続される
ことを特徴とする情報処理装置。
前記ブリッジ回路から前記ＣＰＵにＳＭＩ信号が供給された場合に、前記レジスタに保
持された情報を取得して前記マルチファンクションデバイスに関わるＳＭＩイベントの発
生有無を判定するＳＭＩ処理手段をさらに具備することを特徴とする請求項１記載の情報
処理装置。
前記第１のバスは、前記第２のバスよりも高い通信速度で動作することを特徴とする請
求項１記載の情報処理装置。