JPS599928B2 - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
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- JPS599928B2 JPS599928B2 JP14388478A JP14388478A JPS599928B2 JP S599928 B2 JPS599928 B2 JP S599928B2 JP 14388478 A JP14388478 A JP 14388478A JP 14388478 A JP14388478 A JP 14388478A JP S599928 B2 JPS599928 B2 JP S599928B2
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- channel
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- control
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Description
【発明の詳細な説明】
この発明は電子計算機システムに用いられるチャネル制
御方式に関する。
御方式に関する。
電子計算機システムにおいて、周辺装置とデータの入出
力制御を行なう際、専用或いは選択的に周辺装置と論理
接続されるチャネルを設け、このチャネルを制御するた
めのチャネル制御語を主記憶装置に格納し、チャネルが
このチャネル制御語を読出し、これに従つて周辺装置を
制御する方法がある。
力制御を行なう際、専用或いは選択的に周辺装置と論理
接続されるチャネルを設け、このチャネルを制御するた
めのチャネル制御語を主記憶装置に格納し、チャネルが
このチャネル制御語を読出し、これに従つて周辺装置を
制御する方法がある。
この方法を用いる場合、使用されるチャネルは、チャネ
ル制御語を解読し、これに基づいて周辺装置とチャネル
内部の各ブロックに制御情報を送出する動作と、主記憶
装置と周辺装置との間におけるデータ転送の制御とを行
なう必要がある。従来のこの種のチャネルでは一つのチ
ャネルが上記した双方の処理を行なつているため、同様
な処理を行なうチャネルが多数あつた場合、一つの電子
計算機システムの中で同じ動作をする装置が重複するこ
とになる。この発明は上記実情に鑑みなされたもので、
主記憶装置に格納されたチャネル制御語を読出し、これ
に基づいて周辺装置の制御を行なうチャネル制御方式に
於いて、チャネルを、チャネル制御語を解読して必要な
制御動作を実行する第１の機能をもつブロックと、主記
憶装置と周辺装置との間のデータ転送を制御する第２の
機能をもつブロックとに分離し、各々が別個の周辺装置
の制御を行なう第２の機能のみを有するいくつかのブロ
ックが第１の機能をもつ一つのブロックによつて時分割
で統括管理されるようにして、ハードウェアの有効活用
並びに処理効率の向上を計り、以つて電子計算機システ
ムにおけるコストパフォーマンスの改善を計るとともに
機能的に柔軟性を増すことのできるチャネル制御方式を
提供することを目的とする。
ル制御語を解読し、これに基づいて周辺装置とチャネル
内部の各ブロックに制御情報を送出する動作と、主記憶
装置と周辺装置との間におけるデータ転送の制御とを行
なう必要がある。従来のこの種のチャネルでは一つのチ
ャネルが上記した双方の処理を行なつているため、同様
な処理を行なうチャネルが多数あつた場合、一つの電子
計算機システムの中で同じ動作をする装置が重複するこ
とになる。この発明は上記実情に鑑みなされたもので、
主記憶装置に格納されたチャネル制御語を読出し、これ
に基づいて周辺装置の制御を行なうチャネル制御方式に
於いて、チャネルを、チャネル制御語を解読して必要な
制御動作を実行する第１の機能をもつブロックと、主記
憶装置と周辺装置との間のデータ転送を制御する第２の
機能をもつブロックとに分離し、各々が別個の周辺装置
の制御を行なう第２の機能のみを有するいくつかのブロ
ックが第１の機能をもつ一つのブロックによつて時分割
で統括管理されるようにして、ハードウェアの有効活用
並びに処理効率の向上を計り、以つて電子計算機システ
ムにおけるコストパフォーマンスの改善を計るとともに
機能的に柔軟性を増すことのできるチャネル制御方式を
提供することを目的とする。
以下図面を参照してこの発明の一実施例を説明する。
図において、１は中央演算処理装置、主記憶装置とチャ
ネルとを接続する入出力バスで、中央演算処理装置、主
記憶装置等とチャネルとの間のデータ処理は全てこのバ
スを通して行なわれる。２、２は周辺装置である。
ネルとを接続する入出力バスで、中央演算処理装置、主
記憶装置等とチャネルとの間のデータ処理は全てこのバ
スを通して行なわれる。２、２は周辺装置である。
３および４、４はチャネルで、３はチャネル制御語を解
読し必要な制御を実行するブロック（以下第１のチャネ
ルブロックと呼称する）であり、４、４はこの第１のチ
ヤネルプロツク３の制御下で直接データ処理の制御を実
行するプロツク（以下第２のチヤネルブロツクと呼称す
る）である。
読し必要な制御を実行するブロック（以下第１のチャネ
ルブロックと呼称する）であり、４、４はこの第１のチ
ヤネルプロツク３の制御下で直接データ処理の制御を実
行するプロツク（以下第２のチヤネルブロツクと呼称す
る）である。
なおここでは周辺装置２並びにこれに伴う第２のチヤネ
ルプロツク４をそれぞれ２つ示しているが、これに限定
されるものではない。５は第１のチヤネルプロツク３内
にあつて主記憶装置との間でチャネル制御語をやり取り
するチヤネル制御語管理プロツク（以下ＣＨＣＭと呼称
する）である。
ルプロツク４をそれぞれ２つ示しているが、これに限定
されるものではない。５は第１のチヤネルプロツク３内
にあつて主記憶装置との間でチャネル制御語をやり取り
するチヤネル制御語管理プロツク（以下ＣＨＣＭと呼称
する）である。
６はチャネル制御における全ての制御の中心となる制御
プロツク（以下ＣＯＮＴＡと呼称する）で、第２のチヤ
ネルプロツク４，４からの被制御要求とＣＨＣＭ５から
読出したチヤネル制御語に依つて必要な制御手順を決定
し、全てのプロツクに指令を与えて要求された動作を実
行する。
プロツク（以下ＣＯＮＴＡと呼称する）で、第２のチヤ
ネルプロツク４，４からの被制御要求とＣＨＣＭ５から
読出したチヤネル制御語に依つて必要な制御手順を決定
し、全てのプロツクに指令を与えて要求された動作を実
行する。
７は第２のチヤネルプロツク４，４で生起した被制御要
求の優先度を判断し、最も高いものから逐次ＣＯＮＴＡ
６に知らせる優先度判断プロツク（以下ＰＲＩと呼称す
る）である。
求の優先度を判断し、最も高いものから逐次ＣＯＮＴＡ
６に知らせる優先度判断プロツク（以下ＰＲＩと呼称す
る）である。
８は第２のチヤネルプロツク４内にあつて中央演算処理
装置、主記憶装置から周辺装置２，工２・・・・・・に
送出されるデータ処理要求を受取る外部要求保持プロツ
ク（ＥＲＱＲと呼称する）で、その際、入出力バス１を
通じて与えられるデータ処理実行に必要な情報も同時に
受取り記憶しておく。
装置、主記憶装置から周辺装置２，工２・・・・・・に
送出されるデータ処理要求を受取る外部要求保持プロツ
ク（ＥＲＱＲと呼称する）で、その際、入出力バス１を
通じて与えられるデータ処理実行に必要な情報も同時に
受取り記憶しておく。
９はＥＲＱＲ８にデータ処理要求が与えられた時、】そ
の内容により異なる信号を発生することに依つてＰＲＩ
７を通じてＣＯＮＴＡ６に被制御要求を出す要求発生プ
ロツク（以下ＲＱＴｌと呼称する）である。
の内容により異なる信号を発生することに依つてＰＲＩ
７を通じてＣＯＮＴＡ６に被制御要求を出す要求発生プ
ロツク（以下ＲＱＴｌと呼称する）である。
１０は周辺装置を監視する周辺装置監視プロツク（以下
ＰＷＳと呼称する）で、周辺装置 ，側でチヤネルの制
御が必要になつた場合にこのＰＷＳｌＯに対して被制御
要求が出され、この時に要求内容の詳細を示す情報が対
応する周辺装置２からこのＰＷＳｌＯに与えられる。
ＰＷＳと呼称する）で、周辺装置 ，側でチヤネルの制
御が必要になつた場合にこのＰＷＳｌＯに対して被制御
要求が出され、この時に要求内容の詳細を示す情報が対
応する周辺装置２からこのＰＷＳｌＯに与えられる。
１１はＰＷＳｌＯに関しＲＱＴｌ９と同じ処理を行なう
こ要求発生プロツク（以下ＲＱＴ２と呼称する）であ
る。
こ要求発生プロツク（以下ＲＱＴ２と呼称する）であ
る。
１２は第２のチヤネルプロツク４自体の原因により第１
のチヤネルプロツク３の制御を必要とする事態になつた
場合に被制御要求を発生する内部要求保持プロツク（以
下１ＲＱＲと呼称する）１で、その要求内容を示す情報
を持つ。
のチヤネルプロツク３の制御を必要とする事態になつた
場合に被制御要求を発生する内部要求保持プロツク（以
下１ＲＱＲと呼称する）１で、その要求内容を示す情報
を持つ。
１３はＩＲＱＲｌ２に関しＲＱＴｌ９と同じ処理をする
要求発生プロツク（以下ＲＱＴ３と呼称する）である。
要求発生プロツク（以下ＲＱＴ３と呼称する）である。
１４はＣＯＮＴＡ６からの制御情報を受け取り第２のチ
ヤネルプロツク４内の各部に制御信号を出力してデータ
処理の実行を直接制御する処理制御プロツク（以下ＣＯ
ＮＴＢと呼称する）である。
ヤネルプロツク４内の各部に制御信号を出力してデータ
処理の実行を直接制御する処理制御プロツク（以下ＣＯ
ＮＴＢと呼称する）である。
１５は実際に主記憶装置、中央演算処理装置と周辺装置
２との間のデータ処理を実行するデータ転送制御プロツ
ク（以下ＤＴＣと呼称する）である。
２との間のデータ処理を実行するデータ転送制御プロツ
ク（以下ＤＴＣと呼称する）である。
１６は第１のチヤネルプロツク３と第２のチヤネルプロ
ツク４，４との間で制御情報をやり取りするための専用
バスである。
ツク４，４との間で制御情報をやり取りするための専用
バスである。
ここで作用を説明すると、中央演算処理装置、主記憶装
置から周辺装置へのデータ処理要求は、チヤネル制御語
の格納位置を示す情報、データ処理の内容を示す情報等
と共に入出力バス１を経てＥＲＱＲ８に与えられる。
置から周辺装置へのデータ処理要求は、チヤネル制御語
の格納位置を示す情報、データ処理の内容を示す情報等
と共に入出力バス１を経てＥＲＱＲ８に与えられる。
これらの情報はデータ処理に必要な期間、ＥＲＱＲ８の
中に記憶される。ＲＱＴｌ９ではＥＲＱＲ８に要求が与
えられた時、そのデータ処理内容に従い個別の信号を発
生してＰＲＩ７に知らせる。ＰＲＩ７はＣＯＮＴＡ６が
それ以前に与えられた要求を処理中か否かを判断し、Ｃ
ＯＮＴＡ６が新しい要求に対する処理が可能になつた場
合に、その時点でＰＲＩ７に与えられている被制御要求
の中で優先度の最も高い要求をＣＯＮＴＡ６に知らせる
。ＣＯＮＴＡ６はＰＲＩ７からａ清報に依りチャネルの
どのプロツクが制御を求めているかを知る。ここでＲＱ
Ｔ，９が送出していた要求が受取られるとＣＯＮＴＡ６
は処理内容の詳細を知る為に、専用バス１６を通してＥ
ＲＱＲ８に与えられた各種の情報を読出す。これに依り
処理続行にチヤネル制御語が必要ならば、ＣＯＮＴＡ６
は入出力バス１、ＣＨＣＭ５を介して主記憶装置からチ
ヤネル制御語を読出しＣＯＮＴＡ６内に記憶する。これ
らの情報に依りＣＯＮＴＡ６は必要な制御手順を決定す
る。この後ＣＯＮＴＡ６はその手順に従つて周辺装置２
、第２のチヤネルプロツク４を制御する為にバス１６を
通してＣＯＮＴＢｌ４に制御情報を送出する。ＣＯＮＴ
Ｂｌ４は与えられた情報に基づき第２のチヤネルプロツ
ク４内の各プロツクに制御信号を送出し、また周辺装置
２に対して適当な情報を与える。これにより周辺装置２
はＤＰＭｌ５、入出力バス１を通して要求されたデータ
処理を行なう。この時点でＣＯＮＴＡ６は一つの処理を
終了し、他の被制御要求に移る。このようにしてチャネ
ルに関する全ての被制御要求が上記と同様の方法で処理
される。また、周辺装置２，２で生起した被制御要求は
ＰＷＳｌＯ、ＲＱＴ２ｌｌが、また第２のチヤネルプロ
ツク４内で生起した被制御要求はＩＲＱＲｌ２、ＲＱＴ
３ｌ３が上記説明のＥＲＱＲ８、ＲＱＴｌ９に対応した
処理を実行する。
中に記憶される。ＲＱＴｌ９ではＥＲＱＲ８に要求が与
えられた時、そのデータ処理内容に従い個別の信号を発
生してＰＲＩ７に知らせる。ＰＲＩ７はＣＯＮＴＡ６が
それ以前に与えられた要求を処理中か否かを判断し、Ｃ
ＯＮＴＡ６が新しい要求に対する処理が可能になつた場
合に、その時点でＰＲＩ７に与えられている被制御要求
の中で優先度の最も高い要求をＣＯＮＴＡ６に知らせる
。ＣＯＮＴＡ６はＰＲＩ７からａ清報に依りチャネルの
どのプロツクが制御を求めているかを知る。ここでＲＱ
Ｔ，９が送出していた要求が受取られるとＣＯＮＴＡ６
は処理内容の詳細を知る為に、専用バス１６を通してＥ
ＲＱＲ８に与えられた各種の情報を読出す。これに依り
処理続行にチヤネル制御語が必要ならば、ＣＯＮＴＡ６
は入出力バス１、ＣＨＣＭ５を介して主記憶装置からチ
ヤネル制御語を読出しＣＯＮＴＡ６内に記憶する。これ
らの情報に依りＣＯＮＴＡ６は必要な制御手順を決定す
る。この後ＣＯＮＴＡ６はその手順に従つて周辺装置２
、第２のチヤネルプロツク４を制御する為にバス１６を
通してＣＯＮＴＢｌ４に制御情報を送出する。ＣＯＮＴ
Ｂｌ４は与えられた情報に基づき第２のチヤネルプロツ
ク４内の各プロツクに制御信号を送出し、また周辺装置
２に対して適当な情報を与える。これにより周辺装置２
はＤＰＭｌ５、入出力バス１を通して要求されたデータ
処理を行なう。この時点でＣＯＮＴＡ６は一つの処理を
終了し、他の被制御要求に移る。このようにしてチャネ
ルに関する全ての被制御要求が上記と同様の方法で処理
される。また、周辺装置２，２で生起した被制御要求は
ＰＷＳｌＯ、ＲＱＴ２ｌｌが、また第２のチヤネルプロ
ツク４内で生起した被制御要求はＩＲＱＲｌ２、ＲＱＴ
３ｌ３が上記説明のＥＲＱＲ８、ＲＱＴｌ９に対応した
処理を実行する。
ＲＱＴｌ９、ＲＱＴ２ｌｌ．ＲＱＴ３ｌ３からＰＲＩ７
に与えられる情報は被制御要求の生起の有無のみで、処
理続行に必要な詳細な情報は処理が開始された時点でＥ
ＲＱＲ８、ＰＷＳｌＯ、ＩＲＱＲｌ２に依り与えられる
。ＤＴＣｌ５では主記憶装置と周辺装置間のデータ転送
に際して、記憶位置の管理、入出力バス１の入出力アー
キテクチヤ一に対応したシークエンス制御等の処理を行
なう。以上述べた如く、複数の周辺装置がこれと対応し
たチヤネルの制御で入出力バスを介してデータの入出力
制御を行なう電子計算機システムにおいて、上記チャネ
ルを、チヤネル制御語を解読して必要な制御動作を実行
する第１のチヤネルプロツクと、この第１のチヤネルプ
ロツクにより時分割で統括管理され、主記憶装置と周辺
装置との間のデータ転送制御を行なう周辺装置に固有の
第２のチヤネルプロツクとで構成したことにより、ハー
ドウエアを有効に用いて電子計算機システム全体として
の効率を向上させることができる。
に与えられる情報は被制御要求の生起の有無のみで、処
理続行に必要な詳細な情報は処理が開始された時点でＥ
ＲＱＲ８、ＰＷＳｌＯ、ＩＲＱＲｌ２に依り与えられる
。ＤＴＣｌ５では主記憶装置と周辺装置間のデータ転送
に際して、記憶位置の管理、入出力バス１の入出力アー
キテクチヤ一に対応したシークエンス制御等の処理を行
なう。以上述べた如く、複数の周辺装置がこれと対応し
たチヤネルの制御で入出力バスを介してデータの入出力
制御を行なう電子計算機システムにおいて、上記チャネ
ルを、チヤネル制御語を解読して必要な制御動作を実行
する第１のチヤネルプロツクと、この第１のチヤネルプ
ロツクにより時分割で統括管理され、主記憶装置と周辺
装置との間のデータ転送制御を行なう周辺装置に固有の
第２のチヤネルプロツクとで構成したことにより、ハー
ドウエアを有効に用いて電子計算機システム全体として
の効率を向上させることができる。
更に第２のチヤネルプロツクを極く基本的な処理を行な
う機能プロツクのみで構成し、第１のチヤネルプロツク
でそれら機能プロツクを適時に組合わせて動作させ目的
とする処理を実現する方式を採ることにより、同一のチ
ヤネルでアーキテクチヤ一の異なる周辺装置に対し、第
１のチャネルプロツクでの制御手順を変更するだけで適
用できる。
う機能プロツクのみで構成し、第１のチヤネルプロツク
でそれら機能プロツクを適時に組合わせて動作させ目的
とする処理を実現する方式を採ることにより、同一のチ
ヤネルでアーキテクチヤ一の異なる周辺装置に対し、第
１のチャネルプロツクでの制御手順を変更するだけで適
用できる。
図はこの発明の一実施例を示すプロツク図である。
１・・・・・・入出力バス、２，２・・・・・・周辺装
置、３・・・・・・第１のチヤネルプロツク、４，４・
・・・・・第２のチヤネルプロツク、５・・・・・・チ
ヤネル制御語管理プロツク（ＣＨＣＭ）、６−・・・・
・制御プロツク（ＣＯＮＴＡ）、７・・・・・・優先度
判断プロツク（ＰＲＩ）、８・・・・・・外部要求保持
プロツク（ＥＲＱＲ）、９，１１，１３・・・・・・要
求発生プロツク（ＲＱＴｌ〜ＲＱＴ３）、１０・・・・
・・周辺装置監視プロツク（ＰＷＳ）、１２・・・・・
・内部要求保持プロツク（ＩＲＱＲ）、１４・・・・・
・処理制御プロツク（ＣＯＮＴＢ）、１５・・・・・・
データ転送制御プロツク（ＤＴＣ）、１６・・・・・・
専用バス。
置、３・・・・・・第１のチヤネルプロツク、４，４・
・・・・・第２のチヤネルプロツク、５・・・・・・チ
ヤネル制御語管理プロツク（ＣＨＣＭ）、６−・・・・
・制御プロツク（ＣＯＮＴＡ）、７・・・・・・優先度
判断プロツク（ＰＲＩ）、８・・・・・・外部要求保持
プロツク（ＥＲＱＲ）、９，１１，１３・・・・・・要
求発生プロツク（ＲＱＴｌ〜ＲＱＴ３）、１０・・・・
・・周辺装置監視プロツク（ＰＷＳ）、１２・・・・・
・内部要求保持プロツク（ＩＲＱＲ）、１４・・・・・
・処理制御プロツク（ＣＯＮＴＢ）、１５・・・・・・
データ転送制御プロツク（ＤＴＣ）、１６・・・・・・
専用バス。
Claims (1)
- １ 複数の周辺装置と主記憶装置との間のデータ授受を
入出力バスを介して行なうチャネル制御部を、１個の第
１チャネル制御部と、この第１チャネル制御部と専用バ
スを介して接続され前記複数の周辺装置に対応して設け
られる複数の第２チャネル制御部により構成し、前記第
１チャネル制御部に、前記複数の第２チャネル制御部か
らの入出力要求の優先度を判断する手段と、前記主記憶
装置からチャネル制御語を読出し解読する手段とを設け
、前記第２チャネル制御部は、前記第１チャネル制御部
から前記専用バスを介して得られる制御情報に基づき前
記対応する周辺装置と前記主記憶装置との間のデータ転
送制御を行なう手段を有することを特徴とするチャネル
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388478A JPS599928B2 (ja) | 1978-11-21 | 1978-11-21 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388478A JPS599928B2 (ja) | 1978-11-21 | 1978-11-21 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5569835A JPS5569835A (en) | 1980-05-26 |
| JPS599928B2 true JPS599928B2 (ja) | 1984-03-06 |
Family
ID=15349254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14388478A Expired JPS599928B2 (ja) | 1978-11-21 | 1978-11-21 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599928B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105321A (ja) * | 1981-12-16 | 1983-06-23 | Nec Corp | 周辺制御装置 |
| US4490784A (en) * | 1982-04-21 | 1984-12-25 | Ives David C | High-speed data transfer unit for digital data processing system |
| JPS5937727A (ja) * | 1982-08-27 | 1984-03-01 | Yokosukashi | 水車発電設備 |
| JPS59225430A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | チヤネル処理装置 |
| JPS61120256A (ja) * | 1984-11-16 | 1986-06-07 | Fujitsu Ltd | チヤネル制御方式 |
-
1978
- 1978-11-21 JP JP14388478A patent/JPS599928B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5569835A (en) | 1980-05-26 |
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