JPS58105321A - 周辺制御装置 - Google Patents
周辺制御装置Info
- Publication number
- JPS58105321A JPS58105321A JP20284281A JP20284281A JPS58105321A JP S58105321 A JPS58105321 A JP S58105321A JP 20284281 A JP20284281 A JP 20284281A JP 20284281 A JP20284281 A JP 20284281A JP S58105321 A JPS58105321 A JP S58105321A
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- JP
- Japan
- Prior art keywords
- cpu
- commands
- channel
- command
- hardware
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は中央処理装置からのコマンド処理および主記憶
装置と周辺装置間のデータ転送を行なう複数の周辺装置
を制御する周辺制御装置に関する。
装置と周辺装置間のデータ転送を行なう複数の周辺装置
を制御する周辺制御装置に関する。
従来技術
複数のチャネルを持ち複数の周辺装置を制御する従来の
周辺制御装置は、通信バスに接続された共通制御部によ
シ周辺装置が接続された複数個のチャネルが制御されて
いる。込ま、第１のチャネルＩＩｃ接続されて匹る第１
の周辺装置が主記憶装置（以下ＭＭと略す）とデータ転
送を行っているとき、共通制御部は第１のチャネルに専
有されているので、中央処理装置（以下ＣＰＵと略す）
から他のチャネルに対して実行されるデータ転送開始コ
マンド、パラメータ設定コマンドおよびステータス要求
コマンド等は、第１のチャネルの専有が解除された後に
受付可能となる。このため上記コマンド等の実行速度が
著しく遅くなｊ７、ＣＰＵの処理効率を低下させる原因
となっている。
周辺制御装置は、通信バスに接続された共通制御部によ
シ周辺装置が接続された複数個のチャネルが制御されて
いる。込ま、第１のチャネルＩＩｃ接続されて匹る第１
の周辺装置が主記憶装置（以下ＭＭと略す）とデータ転
送を行っているとき、共通制御部は第１のチャネルに専
有されているので、中央処理装置（以下ＣＰＵと略す）
から他のチャネルに対して実行されるデータ転送開始コ
マンド、パラメータ設定コマンドおよびステータス要求
コマンド等は、第１のチャネルの専有が解除された後に
受付可能となる。このため上記コマンド等の実行速度が
著しく遅くなｊ７、ＣＰＵの処理効率を低下させる原因
となっている。
発明の目的
本発明の目的はチャネルの動作状態にかかわシなく上記
コマンドの処理を高速度で行える周辺側＃装置を提供す
ることにある。
コマンドの処理を高速度で行える周辺側＃装置を提供す
ることにある。
発明の構成
本発明の装置は、中央処理ｔｃｒＩＬからのコマンド−
を専用に処理する第１の論理ａ置と、 周辺装置と主記憶装置との情ｌＲ１４ｉ、送を通信バス
を介して専用に処理する第２の論理ｆｃｉｉｃと、前記
第１の論理装置による前記中央処理装置からのコマンド
の処理および前記第２の論理装置による主記憶装置と周
辺装置との間の情報転送を独立非同期に実行するよう制
御信号を発生する制御回路とを含むことを特徴とする。
を専用に処理する第１の論理ａ置と、 周辺装置と主記憶装置との情ｌＲ１４ｉ、送を通信バス
を介して専用に処理する第２の論理ｆｃｉｉｃと、前記
第１の論理装置による前記中央処理装置からのコマンド
の処理および前記第２の論理装置による主記憶装置と周
辺装置との間の情報転送を独立非同期に実行するよう制
御信号を発生する制御回路とを含むことを特徴とする。
発明の実施例
次に本発明の一実施例を第１図および第２図を参照しな
がら詳細に説明する。
がら詳細に説明する。
Ｍ１図ｔ−参照すると、本発明の適用されるシステムは
、ＣＰＵＩ、 ＭＭ３．周辺制御裂ｆｌ１４．これらの
装置１，３および４に接続される通信バス２．および前
記装［４に接続される周辺装置５−１から５−４から構
成されて跡る。
、ＣＰＵＩ、 ＭＭ３．周辺制御裂ｆｌ１４．これらの
装置１，３および４に接続される通信バス２．および前
記装［４に接続される周辺装置５−１から５−４から構
成されて跡る。
第２図１ｋｌ＃照すると、本発明の一実施例は通信バス
２、このバス２に接続されたアドレスレジスタ６、第１
のデータレジスタ７、応答固定回路１Ｏ１４４ダイレク
トメモリアクセス（以下ＤＭＡ）制御回路を形成するア
ドレスカウンタ１１、ｇ２のデータレジスタ１４、およ
びファーストイ／・ファーストアクト（以下ＦＩＦＯ）
メモリ１５．前記第１のデータレジスタ７およびアドレ
スカウンタ１１に優綬される内部バス２１、このバス２
１に接続されるバッフ１１２、検出回路８、スクラッチ
ノくトメモリ（以下８ＰＭ）９．スクラッチノ（ラドア
ドレスレジスタ１９、マイクロプログラム制御回路を形
成するシーケンスコントローラ１７、読出し専用記憶（
以下ＲＯＭ）１８、演算論理回路（以下Ａ Ｌ Ｕ ）
２０ 、前記バッファ１２および第２のデータレジス
タ１４に接続される外部ノ（ス２２、このバス２２に接
続されるアダプタ１６、およびこのアダプタ１６に接続
される周辺装置５−１から５−４から構成されている。
２、このバス２に接続されたアドレスレジスタ６、第１
のデータレジスタ７、応答固定回路１Ｏ１４４ダイレク
トメモリアクセス（以下ＤＭＡ）制御回路を形成するア
ドレスカウンタ１１、ｇ２のデータレジスタ１４、およ
びファーストイ／・ファーストアクト（以下ＦＩＦＯ）
メモリ１５．前記第１のデータレジスタ７およびアドレ
スカウンタ１１に優綬される内部バス２１、このバス２
１に接続されるバッフ１１２、検出回路８、スクラッチ
ノくトメモリ（以下８ＰＭ）９．スクラッチノ（ラドア
ドレスレジスタ１９、マイクロプログラム制御回路を形
成するシーケンスコントローラ１７、読出し専用記憶（
以下ＲＯＭ）１８、演算論理回路（以下Ａ Ｌ Ｕ ）
２０ 、前記バッファ１２および第２のデータレジス
タ１４に接続される外部ノ（ス２２、このバス２２に接
続されるアダプタ１６、およびこのアダプタ１６に接続
される周辺装置５−１から５−４から構成されている。
前記アドレスレジスタ６および纂１のデータレジスタ７
は、通信バス２ｖｃ接続されＣＰＵ１からのコマンドを
受信する。前記検出回路８に、アドレスレジスタ６に受
信され九周辺装置５とＭＭ３との間のデータ転送′ｆｔ
開始する時定のコマンドを検出する。前記８ＰＭ９はス
クラッチノ（ラドアドレスレジスタ１９まｆｃはアドレ
スレジスタ６の内容によルアドレスされ周辺装置に対す
る制御情報、周辺装置の状態４を格納する。またＳＰＭ
９のデータラインは、内部バス２１１Ｃ接続されている
。前記応８犬定−路１０は、前記検出回路８からの信号
によシ通信バス２への応答ｔ−決定する。前記アドレス
カラ／り１１．レンジカウンタ１３．データレジスタ２
１４．ＦＩＦＯＩ ５はＤＭＡ転送転送制御回路数構成
アダプタ１６によジインタフエースされた周辺装置１５
の転送データのＤＭＡ転送を路管＃４成し、共通バス２
１に接続されるレジスタ。
は、通信バス２ｖｃ接続されＣＰＵ１からのコマンドを
受信する。前記検出回路８に、アドレスレジスタ６に受
信され九周辺装置５とＭＭ３との間のデータ転送′ｆｔ
開始する時定のコマンドを検出する。前記８ＰＭ９はス
クラッチノ（ラドアドレスレジスタ１９まｆｃはアドレ
スレジスタ６の内容によルアドレスされ周辺装置に対す
る制御情報、周辺装置の状態４を格納する。またＳＰＭ
９のデータラインは、内部バス２１１Ｃ接続されている
。前記応８犬定−路１０は、前記検出回路８からの信号
によシ通信バス２への応答ｔ−決定する。前記アドレス
カラ／り１１．レンジカウンタ１３．データレジスタ２
１４．ＦＩＦＯＩ ５はＤＭＡ転送転送制御回路数構成
アダプタ１６によジインタフエースされた周辺装置１５
の転送データのＤＭＡ転送を路管＃４成し、共通バス２
１に接続されるレジスタ。
カウンタ、ＳＰＭ、等の制御、各種信号のチェック４ｆ
行う。前記バッファ１２ｆｌ、Ｌ）ＭＡ転送外部パス２
２を円部パス２１よ〕分離しデータ転送路を形成する。
行う。前記バッファ１２ｆｌ、Ｌ）ＭＡ転送外部パス２
２を円部パス２１よ〕分離しデータ転送路を形成する。
次にこの実施例の動作を詳細に説明する。複数の周辺装
置を制御する周辺制御装置Ｉｔは、ソフトウェアからは
すべての周辺装置が独立して制御されるように認識され
る。しかし、ＣＰＵからのコマンドを解読して周辺装置
を制御するノ）−ドウエアは、コスト、実装制限等によ
ル周辺装置ごとに設けるのは難かしい。そこでこのよう
な周辺制御鉄蓋では、上記ハードウェアが一つの周辺装
置に鴎する処理管行っている間は、別の周辺装置に対す
るＣＰＵからのコマンドは待たされることになる。
置を制御する周辺制御装置Ｉｔは、ソフトウェアからは
すべての周辺装置が独立して制御されるように認識され
る。しかし、ＣＰＵからのコマンドを解読して周辺装置
を制御するノ）−ドウエアは、コスト、実装制限等によ
ル周辺装置ごとに設けるのは難かしい。そこでこのよう
な周辺制御鉄蓋では、上記ハードウェアが一つの周辺装
置に鴎する処理管行っている間は、別の周辺装置に対す
るＣＰＵからのコマンドは待たされることになる。
この実施例では、周辺装置に対応し友−理的なチャネル
に対するＣＰＵからのコマンドは、各チャネルごとに割
当られた８ＰＭに専用のノー−ドウエアによシ格納ｔた
はロードされる。
に対するＣＰＵからのコマンドは、各チャネルごとに割
当られた８ＰＭに専用のノー−ドウエアによシ格納ｔた
はロードされる。
このときあるチャネルが８ＰＵからコマンドによυタス
クを実行している間は、そのチャネルに対するＣＰＵか
らのコマンドはすべて拒否されなければならない。ここ
では、これをタスクの実行を開始する特定のコマンドを
検出するノー−ドウエアとそれによｆｉｃＰＵからのコ
マンドに対するチャネルの応答を決定するハードフェア
によシこの応答動作が行われる。このようにＣＰＵから
のコマンドに対する動作全専用のハードフェアによりＳ
ＰＭに対するストアまたはロードする動作と、ＳＰＭＫ
ストアされたコマンドにょル周辺装置の制御を行う動作
および周辺装置の状態ｔ−８ＰＭにストアする動作に分
離することによ＃ＣＰＵからのコマンドに対する応答性
が改善される。
クを実行している間は、そのチャネルに対するＣＰＵか
らのコマンドはすべて拒否されなければならない。ここ
では、これをタスクの実行を開始する特定のコマンドを
検出するノー−ドウエアとそれによｆｉｃＰＵからのコ
マンドに対するチャネルの応答を決定するハードフェア
によシこの応答動作が行われる。このようにＣＰＵから
のコマンドに対する動作全専用のハードフェアによりＳ
ＰＭに対するストアまたはロードする動作と、ＳＰＭＫ
ストアされたコマンドにょル周辺装置の制御を行う動作
および周辺装置の状態ｔ−８ＰＭにストアする動作に分
離することによ＃ＣＰＵからのコマンドに対する応答性
が改善される。
発明の効果
本発明には周辺装置の制御動作とＣＰＵからのコマンド
の処理を非同期に処理可１１Ｃなハードウェア會もつこ
とによ少ＣＰＵからのコマンドに対する応答性の改善お
よび周辺装置の制御動作の高速化できるという効果があ
る。
の処理を非同期に処理可１１Ｃなハードウェア會もつこ
とによ少ＣＰＵからのコマンドに対する応答性の改善お
よび周辺装置の制御動作の高速化できるという効果があ
る。
第１図は本発明を通用するシステムを示す図および第２
図は本発明の一実施例を示す図である。 第１図および第２図において、ｌ・・・・・・ＣＰＵ。 ２・・・・・・４ＫＭバス、３・・・・・・ＭＭ、４・
・・・・・周辺制御装置、５・・・・・・周辺装置、６
・・・・・・アト２レスレジスタ。 ７・・・・・・第１のデータレジスタ、８・川・・検出
回路。 ９・・・・・・８ＰＭ％ｌＯ・・・・・・応答決定回路
、１１・・・・・・アドレスカクンタ、１２・・・・・
・バッファ、１３・・・・・・レンジカクンタ、１４・
山・・Ｍ２のデータレジスタ、１５・・・・・・ＦＩＦ
ｏ、 １６・・印・アダプタ、１７・山・・シーケンス
コントローラ、１８・旧・・ＲＯＭ、１９・・・・・・
スクラ、チパ、ドアドレスカウンタ、２０・・・・・・
ＡＬＵ、２１・・・・・・内部バス、２２・・川・外曲
≦バス。
図は本発明の一実施例を示す図である。 第１図および第２図において、ｌ・・・・・・ＣＰＵ。 ２・・・・・・４ＫＭバス、３・・・・・・ＭＭ、４・
・・・・・周辺制御装置、５・・・・・・周辺装置、６
・・・・・・アト２レスレジスタ。 ７・・・・・・第１のデータレジスタ、８・川・・検出
回路。 ９・・・・・・８ＰＭ％ｌＯ・・・・・・応答決定回路
、１１・・・・・・アドレスカクンタ、１２・・・・・
・バッファ、１３・・・・・・レンジカクンタ、１４・
山・・Ｍ２のデータレジスタ、１５・・・・・・ＦＩＦ
ｏ、 １６・・印・アダプタ、１７・山・・シーケンス
コントローラ、１８・旧・・ＲＯＭ、１９・・・・・・
スクラ、チパ、ドアドレスカウンタ、２０・・・・・・
ＡＬＵ、２１・・・・・・内部バス、２２・・川・外曲
≦バス。
Claims (1)
- 【特許請求の範囲】 中央処理装置からのコマンド上４用に処理する第１の論
理装置と、 ＋１］記第１のｋｉ理装置による前記中央処理装置から
のコマンドの処理および前記第２の論理装置による王６
ピ憶鉄置と周辺装置との間のｔ＃截転送ｔ−独立非同期
に実行するよう制御信号ｔ−発生する制御回路とを含む
ことｌｔ轡値とする周辺制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284281A JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284281A JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105321A true JPS58105321A (ja) | 1983-06-23 |
| JPS6223342B2 JPS6223342B2 (ja) | 1987-05-22 |
Family
ID=16464089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284281A Granted JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105321A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5569836A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
-
1981
- 1981-12-16 JP JP20284281A patent/JPS58105321A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5569836A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223342B2 (ja) | 1987-05-22 |
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