JPS6223342B2 - - Google Patents
Info
- Publication number
- JPS6223342B2 JPS6223342B2 JP56202842A JP20284281A JPS6223342B2 JP S6223342 B2 JPS6223342 B2 JP S6223342B2 JP 56202842 A JP56202842 A JP 56202842A JP 20284281 A JP20284281 A JP 20284281A JP S6223342 B2 JPS6223342 B2 JP S6223342B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- peripheral
- commands
- unit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002093 peripheral effect Effects 0.000 claims description 37
- 238000004891 communication Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は中央処理装置からのコマンド処理およ
び主記憶装置と周辺装置間のデータ転送を行なう
複数の周辺装置を制御する周辺制御装置に関す
る。
び主記憶装置と周辺装置間のデータ転送を行なう
複数の周辺装置を制御する周辺制御装置に関す
る。
従来技術
複数のチヤネルを持ち複数の周辺装置を制御す
る従来の周辺制御装置は、通信バスに接続された
共通制御部により周辺装置が接続された複数個の
チヤネルが制御されている。いま、第１のチヤネ
ルに接続されている第１の周辺装置が主記憶装置
（以下MMと略す）とデータ転送を行つていると
き、共通制御部は第１のチヤネルに専有されてい
るので、中央処理装置（以下CPUと略す）から
他のチヤネルに対して実行されるデータ転送開始
コマンド、パラメータ設定コマンドおよびステー
タス要求コマンド等は、第１のチヤネルの専有が
解除された後に受付可能となる。このため上記コ
マンド等の実行速度が著しく遅くなり、CPUの
処理効率を低下させる原因となつている。
る従来の周辺制御装置は、通信バスに接続された
共通制御部により周辺装置が接続された複数個の
チヤネルが制御されている。いま、第１のチヤネ
ルに接続されている第１の周辺装置が主記憶装置
（以下MMと略す）とデータ転送を行つていると
き、共通制御部は第１のチヤネルに専有されてい
るので、中央処理装置（以下CPUと略す）から
他のチヤネルに対して実行されるデータ転送開始
コマンド、パラメータ設定コマンドおよびステー
タス要求コマンド等は、第１のチヤネルの専有が
解除された後に受付可能となる。このため上記コ
マンド等の実行速度が著しく遅くなり、CPUの
処理効率を低下させる原因となつている。
発明の目的
本発明の目的はチヤネルの動作状態にかかわり
なく上記コマンドの処理を高速度で行える周辺制
御装置を提供することにある。
なく上記コマンドの処理を高速度で行える周辺制
御装置を提供することにある。
発明の構成
本発明の装置は、中央処理装置からのコマンド
を専用に処理する第１の論理装置と、 周辺装置と主記憶装置との情報転送を通信バス
を介して専用に処理する第２の論理装置と、 前記第１の論理装置による前記中央処理装置か
らのコマンドの処理および前記第２の論理装置に
よる主記憶装置と周辺装置との間の情報転送を独
立非同期に実行するよう制御信号を発生する制御
回路とを含むことを特徴とする。
を専用に処理する第１の論理装置と、 周辺装置と主記憶装置との情報転送を通信バス
を介して専用に処理する第２の論理装置と、 前記第１の論理装置による前記中央処理装置か
らのコマンドの処理および前記第２の論理装置に
よる主記憶装置と周辺装置との間の情報転送を独
立非同期に実行するよう制御信号を発生する制御
回路とを含むことを特徴とする。
発明の実施例
次に本発明の一実施例を第１図および第２図を
参照しながら詳細に説明する。
参照しながら詳細に説明する。
第１図を参照すると、本発明の適用されるシス
テムは、CPU１，MM３、周辺制御装置４、これ
らの装置１，３および４に接続される通信バス
２、および前記装置４に接続される周辺装置５―
１から５―４から構成されている。
テムは、CPU１，MM３、周辺制御装置４、これ
らの装置１，３および４に接続される通信バス
２、および前記装置４に接続される周辺装置５―
１から５―４から構成されている。
第２図を参照すると、本発明の一実施例は通信
バス２、このバス２に接続されたアドレスレジス
タ６、第１のデータレジスタ７、応答決定回路１
０、ダイレクトメモリアクセス（以下DMA）制
御回路を形成するアドレスカウンタ１１、第２の
データレジスタ１４、およびフアーストイン・フ
アーストアウト（以下FIFO）メモリ１５、前記
第１のデータレジスタ７およびアドレスカウンタ
１１に接続される内部バス２１、このバス２１に
接続されるバツフア１２、検出回路８、スクラツ
チパドメモリ（以下SPM）９、スクラツチパツ
ドアドレスレジスタ１９、マイクロプログラム制
御回路を形成するシーケンスコントローラ１７、
読出し専用記憶（以下ROM）１８、演算論理回
路（以下ALU）２０、前記バツフア１２および
第２のデータレジスタ１４に接続される外部バス
２２、このバス２２に接続されるアダプタ１６、
およびこのアダプタ１６に接続される周辺装置５
―１から５―４から構成されている。
バス２、このバス２に接続されたアドレスレジス
タ６、第１のデータレジスタ７、応答決定回路１
０、ダイレクトメモリアクセス（以下DMA）制
御回路を形成するアドレスカウンタ１１、第２の
データレジスタ１４、およびフアーストイン・フ
アーストアウト（以下FIFO）メモリ１５、前記
第１のデータレジスタ７およびアドレスカウンタ
１１に接続される内部バス２１、このバス２１に
接続されるバツフア１２、検出回路８、スクラツ
チパドメモリ（以下SPM）９、スクラツチパツ
ドアドレスレジスタ１９、マイクロプログラム制
御回路を形成するシーケンスコントローラ１７、
読出し専用記憶（以下ROM）１８、演算論理回
路（以下ALU）２０、前記バツフア１２および
第２のデータレジスタ１４に接続される外部バス
２２、このバス２２に接続されるアダプタ１６、
およびこのアダプタ１６に接続される周辺装置５
―１から５―４から構成されている。
前記アドレスレジスタ６および第１のデータレ
ジスタ７は、通信バス２に接続されCPU１から
のコマンドを受信する。前記検出回路８は、アド
レスレジスタ６に受信された周辺装置５とMM３
との間のデータ転送を開始する特定のコマンドを
検出する。前記SPM９はスクラツチパツドアド
レスレジスタ１９またはアドレスレジスタ６の内
容によりアドレスされ周辺装置に対する制御情
報、周辺装置の状態等を格納する。またSPM９
のデータラインは、内部バス２１に接続されてい
る。前記応答決定回路１０は、前記検出回路８か
らの信号により通信バス２への応答を決定する。
前記アドレスカウンタ１１、レンジカウンタ１
３、データレジスタ２１４、FIFO１５はDMA転
送制御回路を構成し、アダプタ１６によりインタ
フエースされた周辺装置５の転送データのDMA
転送を制御する。シーケンスコントローラ１７，
ROM１８、およびALU２０はマイクロプログラ
ム制御回路を構成し、共通バス２１に接続される
レジスタ、カウンタ、SPM、等の制御、各種信
号のチエツク等を行う。前記バツフア１２は、
DMA転送外部バス２２を内部バス２１より分離
しデータ転送路を形成する。
ジスタ７は、通信バス２に接続されCPU１から
のコマンドを受信する。前記検出回路８は、アド
レスレジスタ６に受信された周辺装置５とMM３
との間のデータ転送を開始する特定のコマンドを
検出する。前記SPM９はスクラツチパツドアド
レスレジスタ１９またはアドレスレジスタ６の内
容によりアドレスされ周辺装置に対する制御情
報、周辺装置の状態等を格納する。またSPM９
のデータラインは、内部バス２１に接続されてい
る。前記応答決定回路１０は、前記検出回路８か
らの信号により通信バス２への応答を決定する。
前記アドレスカウンタ１１、レンジカウンタ１
３、データレジスタ２１４、FIFO１５はDMA転
送制御回路を構成し、アダプタ１６によりインタ
フエースされた周辺装置５の転送データのDMA
転送を制御する。シーケンスコントローラ１７，
ROM１８、およびALU２０はマイクロプログラ
ム制御回路を構成し、共通バス２１に接続される
レジスタ、カウンタ、SPM、等の制御、各種信
号のチエツク等を行う。前記バツフア１２は、
DMA転送外部バス２２を内部バス２１より分離
しデータ転送路を形成する。
次にこの実施例の動作を詳細に説明する。複数
の周辺装置を制御する周辺制御装置は、ソフトウ
エアからはすべての周辺装置が独立して制御され
るように認識される。しかし、CPUからのコマ
ンドを解読して周辺装置を制御するハードウエア
は、コスト、実装制限等により周辺装置ごとに設
けるのは難かしい。そこでこのような周辺制御装
置では、上記ハードウエアが一つの周辺装置に関
する処理を行つている間は、別の周辺装置に対す
るCPUからのコマンドは待たされることにな
る。
の周辺装置を制御する周辺制御装置は、ソフトウ
エアからはすべての周辺装置が独立して制御され
るように認識される。しかし、CPUからのコマ
ンドを解読して周辺装置を制御するハードウエア
は、コスト、実装制限等により周辺装置ごとに設
けるのは難かしい。そこでこのような周辺制御装
置では、上記ハードウエアが一つの周辺装置に関
する処理を行つている間は、別の周辺装置に対す
るCPUからのコマンドは待たされることにな
る。
この実施例では、周辺装置に対応した論理的な
チヤネルに対するCPUからのコマンドは、各チ
ヤネルごとに割当られたSPMに専用のハードウ
エアにより格納またはロードされる。
チヤネルに対するCPUからのコマンドは、各チ
ヤネルごとに割当られたSPMに専用のハードウ
エアにより格納またはロードされる。
このときあるチヤネルがSPUからコマンドによ
りタスクを実行している間は、そのチヤネルに対
するCPUからのコマンドはすべて拒否されなけ
ればならない。ここでは、それをタスクの実行を
開始する特定のコマンドを検出するハードウエア
とそれによりCPUからのコマンドに対するチヤ
ネルの応答を決定するハードウエアによりこの応
答動作が行われる。このようにCPUからのコマ
ンドに対する動作を専用のハードウエアにより
SPMに対するストアまたはロードする動作と、
SPMにストアされたコマンドにより周辺装置の
制御を行う動作および周辺装置の状態をSPMに
ストアする動作に分離することによりCPUから
のコマンドに対する応答性が改善される。
りタスクを実行している間は、そのチヤネルに対
するCPUからのコマンドはすべて拒否されなけ
ればならない。ここでは、それをタスクの実行を
開始する特定のコマンドを検出するハードウエア
とそれによりCPUからのコマンドに対するチヤ
ネルの応答を決定するハードウエアによりこの応
答動作が行われる。このようにCPUからのコマ
ンドに対する動作を専用のハードウエアにより
SPMに対するストアまたはロードする動作と、
SPMにストアされたコマンドにより周辺装置の
制御を行う動作および周辺装置の状態をSPMに
ストアする動作に分離することによりCPUから
のコマンドに対する応答性が改善される。
発明の効果
本発明には周辺装置の制御動作とCPUからの
コマンドの処理を非同期に処理可能なハードウエ
アをもつことによりCPUからのコマンドに対す
る応答性の改善および周辺装置の制御動作の高速
化できるという効果がある。
コマンドの処理を非同期に処理可能なハードウエ
アをもつことによりCPUからのコマンドに対す
る応答性の改善および周辺装置の制御動作の高速
化できるという効果がある。
第１図は本発明を適用するシステムを示す図お
よび第２図は本発明の一実施例を示す図である。 第１図および第２図において、１……CPU、
２……通信バス、３……MM、４……周辺制御装
置、５……周辺装置、６……アドレスレジスタ、
７……第１のデータレジスタ、８……検出回路、
９……SPM、１０……応答決定回路、１１……
アドレスカウンタ、１２……バツフア、１３……
レンジカウンタ、１４……第２のデータレジス
タ、１５……FIFO、１６……アダプタ、１７…
…シーケンスコントローラ、１８……ROM、１
９……スクラツチパツドアドレスカウンタ、２０
……ALU、２１……内部バス、２２……外部バ
ス。
よび第２図は本発明の一実施例を示す図である。 第１図および第２図において、１……CPU、
２……通信バス、３……MM、４……周辺制御装
置、５……周辺装置、６……アドレスレジスタ、
７……第１のデータレジスタ、８……検出回路、
９……SPM、１０……応答決定回路、１１……
アドレスカウンタ、１２……バツフア、１３……
レンジカウンタ、１４……第２のデータレジス
タ、１５……FIFO、１６……アダプタ、１７…
…シーケンスコントローラ、１８……ROM、１
９……スクラツチパツドアドレスカウンタ、２０
……ALU、２１……内部バス、２２……外部バ
ス。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置および主記憶装置を接続した通
信バスと接続されるとともに複数の周辺装置と接
続された周辺制御装置において、 前記中央処理装置からのコマンドを解読する処
理手段と、前記周辺装置に対する制御情報を格納
した格能手段とを有する第１の論理部と、 前記処理手段および前記格納手段と接続された
第１のバスと、 第２のバスと、 前記制御情報に基づいて前記周辺装置と前記主
記憶装置との間のデータ転送を前記第２のバスお
よび前記通信バスを介して行なわせる第２の論理
部と、 前記第２の論理部が前記データ転送を行なつて
いないときには前記格納手段に格納された前記制
御情報を前記第１のバスを介して一時的に格納し
たあと前記第２のバスを介して前記第２の論理部
に与え前記第２の論理部が前記データ転送を行な
つているときには前記処理手段が前記格納手段か
らコマンドを前記第１のバスを介して読み出し解
読できるよう前記第１のバスを前記第２のバスか
ら切り離す制御部とを含むことを特徴とする周辺
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284281A JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284281A JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105321A JPS58105321A (ja) | 1983-06-23 |
| JPS6223342B2 true JPS6223342B2 (ja) | 1987-05-22 |
Family
ID=16464089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284281A Granted JPS58105321A (ja) | 1981-12-16 | 1981-12-16 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105321A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
| JPS5569836A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
-
1981
- 1981-12-16 JP JP20284281A patent/JPS58105321A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
| JPS5569836A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
| JPS5569835A (en) * | 1978-11-21 | 1980-05-26 | Toshiba Corp | Channel control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105321A (ja) | 1983-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (ja) | データ処理システム | |
| JPH0563829B2 (ja) | ||
| JPH09160861A (ja) | ローカル・プロセッサの介入なしにコマンド・ブロックをローカル処理サイドに転送するための情報処理システム | |
| EP0363889A1 (en) | Vector processor using buffer for preparing vector data | |
| US6134642A (en) | Direct memory access (DMA) data transfer requiring no processor DMA support | |
| JPS6223342B2 (ja) | ||
| JPH11184799A (ja) | メモリデータ転送方法ならびに装置 | |
| JPS61175816A (ja) | 印字制御方式 | |
| JP2687716B2 (ja) | 情報処理装置 | |
| JPS61250758A (ja) | 通信制御装置 | |
| JPH0424733B2 (ja) | ||
| JP2830239B2 (ja) | 入力表示制御装置 | |
| JP2501393B2 (ja) | 直接メモリアクセス装置 | |
| JPS6252900B2 (ja) | ||
| JPH0355642A (ja) | メモリー制御方式 | |
| JPS63188233A (ja) | 中央演算処理装置 | |
| JPH0425581B2 (ja) | ||
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH02183342A (ja) | 割込み制御装置 | |
| JPH0321941B2 (ja) | ||
| JPS6127790B2 (ja) | ||
| JPH1195812A (ja) | プログラマブルコントローラ | |
| JPH05120203A (ja) | Ｄｍａ制御方式 | |
| JPS63273957A (ja) | 高速デ−タ転送装置 | |
| JPS61131154A (ja) | デ−タ転送制御方式 |