JPS58178433A

JPS58178433A - マルチブレクサチヤネル

Info

Publication number: JPS58178433A
Application number: JP6036982A
Authority: JP
Inventors: Junichi Kihara; 淳一木原
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-04-13
Filing date: 1982-04-13
Publication date: 1983-10-19
Also published as: JPH0425581B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、中央処理装置（ＣｅｎｔｌａｌＰｒｏｃｅｓ
ｓｉｎｇ　　ＴＪｎｉｔ、以下ＣＰＵと記す）が発行す
るチャネル起動命令、又は、入出力装置からの割込み要
求に応答し、主配憶装置と入出力装置間のデータ入出力
制御を行うマルチプレクサチャネルに関する。

〔発明の技術的背景〕

一般にマルチプレクサチャネルには複数の入出力装置が
接続されている。第１図は、入出力装置を具備した計算
機システムのブロック図である。ｌ＃１ｃＰＵ、２は主
記憶装置である。

３ＶｉＤＭＡ　（Ｄｉｒｅｌｃｔ　Ｍｅｍｏｒｙ　Ａｃ
ｃｅｓｓ）パス、４はプログラムパスである。５はマル
チプレクサチャネル、６は複数の入出力装置、７は入出
力バスである、マルチプレクサチャネル５は、入出力装
置６からの割込み、或いは、ＣＰＵＩからのチャネル起
動命令によって、主記憶装置２と入出力装置６との間の
データ転送制御を行う。

第２図に従来のマルチプレクサチャネル５のブロック図
を示す。５１１はデバイスナンバレジスタ、５１２はメ
モリデータレジスタ、５１３ハメモリアドレスレジスタ
である。デバイスナンバレジスタ５１１は、ＣＰＵ１（
第１図に示す）からチャネル起動命令が発行されたとき
く指定される入出力装置６０機器番号を保持するレジス
タである。メモリデータレジスタ５１２は、主記憶装置
２（第１図に示す）とチャネル５との間で転送されるデ
ータのバッファレジスタである。メモリアドレスレジス
タ５１３ｔｉ。

チャネル５から主記憶装置２へ送出されるデータの格納
アドレスを保持するレジスタである。

５１４は記憶回路、５１５はサブチャネルデータレジス
タ、５１６はサブチャネルアドレスレジスタである。記
憶回路５１４は、入出力動作の内容ｔ％定したチャネル
コントロ　−ルブロック（Ｃｈａｎｎｅｌ　　Ｃｏｎｔ
ｒｏｌ　　Ｂｌｏｃｋ、以下ＣＣＢと配す）を各入出力
装置６（第１図に示す）ととに記憶する回路である。Ｃ
ＣＢＩＣついては、後に詳述する。サブチャネルデータ
１／ジスタ５１５は、配憶回路５１４に入出力されるデ
ータのバッファレジスタである。サブチャネルアドレス
レジスタ５１６は、前記記憶回路５１４をアクセスする
アドレスを保持するレジスタである。５１７は入出力バ
ッ７アで、入出力装置６とチャネル５との閣のデータバ
ッファレジスタである。５１８は演算論ｆｆｉ装置（Ａ
ｒｉｔｈｅｍｅｔｊｃ　　　Ｌｏｇｉｃ　　　Ｃｏｎｔ
ｒｏｌ、　　以下ＡＬＵと記す）であり、５１９ＦｉＡ
ＬＬＪ５１ｇの演算結果を格納するアキエムレータレジ
スタ（以下Ａレジスタと配す）である、５２０はＲＯＭ
アドレス制御回路、５１２は制御メ毫り。

５２２はＲＯＭデータレジスタである。５２３はレジス
タファイルである。制御メモリ５２１は、チャネル５の
動作を制御するマイク關命令を保持する読み出し専用メ
モＩＪ　（Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ、以下Ｒ
ＯＭと記す）である。

以下、従来のマルチプレクサチャネル５の動作を説明す
る。第３図は、従来の動作手順を示す流れ図である。計
算機のプログラムに組み込まれた入出力命令が実行され
ると、ＣＰＵ１＃ｉ主記憶装置２にＣＣＢと呼ばれる入
出力動作の内容ｆｃ％定する一連のブロックを構成する
（８゜ＣＣＢの一例を、第４図に示す０本例のＣＣＢは
、５Ｗｏｒｄで構成されている。４１ｔ’ｉチヤネルコ
ントロールワード（Ｃｈａｎｎｅｌ　　Ｃｏｎｔｒｏｌ
Ｗｏｒｄ、以下ＣＣＷと記す）であり、こｏＣＣＷ４１
は動作の種別（リード、ライト等）、チェインの有無等
を指定する飴である。４２はデータの転送を行うべき主
記憶装置２の転送開始番地（スタートアドレス）である
、４３は入出力装置６に送出されるコン／ドデータと、
ターンナルキャラクタと、データ転送量を指定するデー
タとから構成される飴である。４４はＣＣＢの動作終了
時にチャネル番号（チャネルのアドレス）と２機器番号
（入出力装置のアドレス）と、チャネルステークスと９
機器ステークスが格納される語である。４５は、チェイ
ンアドレスであり、ＣＣＢの動作終了後、新規のＣＣＢ
Ｋチェインする指定が、前記ＣＣＷ４１で指定されてい
友場合、主記憶装置２における新規ＣＣＢの格納先頭番
地が、この飴４５により指定される。

さて９以上のようなＣＣＢが、主記憶装置２に構成され
た後（第３図囚）、ＣＰＵｘｔｉ、チャネル５に対しチ
ャネル起動命令（第３図＠）を発付し、動作対象の機器
番号、及び、ＣＣＢ格納先頭番地をチャネル５に通知す
る。この機器番号はデバイスナンバレジスタ５１１に、
ＣＣＢ格納先頭番地はメモリデータレジスタ５１２にそ
れぞれ格納される。次に、チャネル５によって主記憶装
置２からＣＣＢが読み出され、前記記憶回路５１４に格
納される。そして、チャネル５は、とのＣＣＢ′ｆｒ解
読し、指定された入出力動作の実行を行う（第３図Ｃ１
Ｇ〜０）。

この時点で、入出力動作の制御はチャネル５１１１に移
り、ＣＰＵＩは、入出力動作から解放される。

次に、この記憶回路５１４ＫＣＣＢが格納されている状
態で、指定され九人出力装置６から割り込みが発生した
とする（第３ｖ！Ｊ（ＩＩ））。

この時マイクロ命令によって割抄込みが検出されると１
割り込み承認信号が入出力装置６に出力される（割込み
機器の割出しく第３図（ト））。

この承認信号を受けた入出力装置６は、自身の４１１器
番号をチャネル５に通知する（第３ｖ！Ｊ（Ｆり。

通知された機器番号は、入出力バッファ５１７゜ムＬ　
Ｕ　５１８を経てλレジスタ５１９に保持される。次に
、マイクロ命令によって２機器番号からサブチャネルア
ドレスが作成される。第４ＷＩＫ示すように、ＣＣＢが
５Ｗｏｒｄから成るとすれば１機器番号×５の演算が行
われる仁とＫなる。これは、各入出力装置６に対応した
ＣＣＢが１機器番号×５のアドレスから、それぞれ格納
されているからである。このような演算によって作成さ
れ定サブチャネルアドレスが、サブチャネルアドレスレ
ジスタ５１６に格納されると、それＫより記憶回路５１
４のＣＣＢがアクセスされ、一連の入出力動作が行われ
る（第３図Ｃ１Ｇ〜０）。サブチャネルアドレスを作成
する演算は、ＣＰＵＩのチャネル起動命令によって動作
する場合にも行われる。これは、先Ｋ１１２明した。Ｃ
ＣＢを記憶装置５１４に格納する際の、格納アドレスを
作成する時である。すなわち、デバイスナンバレジスタ
５１１に：ｆｆｌ持され友機器番号がＡレジスタ５１９
に取り込まれ機器番号×５の演算が行われるのである。

〔背景技術の問題点〕

しかし１以上述べ逢従来のマルチプレクサチャネルは、
以下の点で間魅がある。一般に、マルチプレクサチャネ
ルには、複数の低速データ転送の入出力装置９例えば、
タイプライタ、紙テープ、カード読み堆り／さん孔装置
等が接続される。そして、チャネルと入出力装置との接
続は９時分割で頻繁に切り替えられる。仁のため、入出
力装置の切り替えごとに記憶装置５１４をアクセスして
対応するＣＣＢを読み出さなければならない。また、一
連のチャネル動作においても、ＣＣＢ内のＣＣＷの読み
出し、スタートアドレスの更新、転送バイト数の更新毎
に対応するサブチャネルアドレスの作成が必要となる。

このため、従来のマルチプレクサチャネルのような、Ａ
ＬｔＪｔ−用いた演算によるサブチャネルアドレスの作
成では、？ブチャネルアドレス作成の演算時間がチャネ
ルのオーバヘッドとして問題になる。

〔発明の目的〕

本発明は、サブチャネルアドレス作成時における鍍配の
問題点を解決するために、チャネル内記憶装置のアドレ
ス計算を行うことなく、制御対象入出力機器のチャネル
コントロールブロック（ＣＣＢ）が記憶されるサブチャ
ネルをアクセスすることができるンルチプレクサチャネ
ルを提供することを目的とする。

〔発明の概要〕

本発明のマルチプレクサチャネルは、記憶回路、制御メ
モリ、割込み機器番号レジスタ、デバイスナンバレジス
タ、割込みレジスタトチバイスナンバレジスタとを選択
する選択手段、アドレス情報を前記記憶回路に送出する
手段とを具備する。記憶回路は、入出力動作の内容ｔ４
Ｉ定したチャネルコントロールブロック（ＣＣＢ）が保
持される。

制御メモリに格納されるマイクロ命令は、前記記憶回路
をアクセスする前記アドレス情報の一部となるアドレス
修飾情報を含ん九命令である。

紡記割込み機器番号レジスタは、入出力装置からの割込
み要求の際に、要求もとの入出力装置から通知される機
器番号を保持するレジスタ手段である。前記デバイスナ
ンバレジスタは、中央処理装置（ＣＰＵ）からチャネル
起動命令が送出され処理される際に、ｃｐｕから通知さ
れる動作対象となる入出力装置の機器番号を保持するレ
ジスタ手段である。前記選択手段＃ｉ１割込み要求、又
は、チャネル起動命令に従って前記制御メモリから読み
出されるマイクロ命令の実行により前記割込み機器番号
レジスタ、又は。

前記デバイスナンバレジスタを選択して、保持されてい
る機器番号を出力する手段である。

割込み要求処理時には割り込み機器番号レジスタに保持
され念機器番号が、チャネル起動命令の処理時には前記
デバイスナンバレジスタに保持された機器番号がそれぞ
れ選択され出力される。前記送出手段は、前記選択子￥
９．により選択された機器番号と前記制御メモリから読
み出されたマイクロ命令に含まれた前記アドレス修飾情
報とを複合し、これを記憶回路をアクセスするアドレス
情報として前記記憶回路に送出する手段である。本発明
の主たる特徴は、前記選択手段を具備したこと、及び、
第１の記憶装置をアクセスするためのアドレス情報が機
器番号とマイクロ命令のオペランド部に含まれたアドレ
ス修飾情報とを複合するだけで作成されるととＫある。

〔発明の実施例〕

以下１本発明によるマルチプレクサチャネルを、一実施
例をあげて詳細に説明する。

第５図は１本発明によるマルチプレクサチャネルの一実
施例のブロック図である。３はｃＰＵ（図示せず）、及
び、主記憶装置（図示せず）と−マルチプレクサチャネ
ル５とを結ぶ高速ＤＭＡバスである、１７Ｆｉ、マルチ
プレクサチャネル５と複合の入出力装置（図示せず）と
を結ぶ人出カバスである。６２４は高速パスドライバ・
レシーバ回路、５２５は高速パス制御回路である。

５２６はＣＰＵにＣＣＢ動作終了を知らせるターミネー
タ１ンレジスタである。５１２はメモリデータレジスタ
であり、５１２ｍは主記憶装置の読出しデータを保持す
るリードデータレジスタ、５１２ｂは主記憶装置への書
込みデータを保持するライトデータレジスタである。５
１３はデータ転送先の主メモリアドレスを保持するメモ
リアドレスレジスタである。５２７はＣＰＵからのチャ
ネル起動命令によってチャネル５に通知されるＣＣＢ先
頭アドレスを保持するＣＣＢアドレスレジスタである。

５１１ｔｉＣＰＵからのチャネル起動命令によりチャネ
ル５に通知されるチャネル番号１機器番号を保持するデ
バイスナンバレジスタである。５２８は内部バスＡ（Ａ
−Ｂｕｓ）で、各レジスタ、ＲＡＭ等のデータが通るパ
スである。５１４ＦｉＣＣＢが格納されるランダムアク
セスメモリ（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ
）で構成される記憶回路（以下ＲＡＭと記す）である。

５２９はマルチプレクサチャネル全体の制御を司どるマ
イクロコンビ鳳−夕である、５１７は入出力バッファで
あり、５１７ａｉｉ入出カバスフに送出するデータを保
持するリードデータバッファレジスタであり、このリー
ドデータバッファレジスタ５１７ａは、マイクロコンピ
ュータ５２９が各レジスタ。

ＲＡＭ５１４等のデータを権込むときのデータを保持す
るレジスタとして本用いられる。５１７ｂは入出カバス
フからのデータを保持するライトデータバッファレジス
タであり、マイクロコンピュータ５２９からのデータを
保持するレジスタとしても用いられる。５３０は転送バ
イト数を保持するカウンタであり、入出力装置とのアー
タ転送毎に減算される。５３１ＨＣＣＷレジスタであり
、ＲＡＭ５１４に格納されているＣＣＢ内のＣＣＷ（第
４図４１）が読み出されｔ時そのＣＣＷ′ｆｒ保持する
レジスタである。

５２１ｉｊ複数のンイクロ命令で構成されるマイクログ
ログラムが格納されている読み出し専用メモリ（几ｅａ
ｄ　Ｑｎｌｙ　Ｍｅｍｏｒｙ）で構成される制御メモリ
（以下１−ＬＯＭと配す）である。

５２０はＲＯＭアドレス制御回路である。５２０ａはデ
コードＲＯＭ、５２０ｂはＲ，０Ｍアドレスセレクタ、
５２０Ｃはマイクロプログラムカラ／ｐ−ｃｈる。テコ
−）”　ＲＯＭ　５２０　ａは、ＣＣＷレジスタ５３１
の出力をデコードしてマイクロ朽プログラムの実惰開始番地をンイクロブログラムカウン
タ５２０Ｃに通知するデコーダである。

ＲＯＭアドレスセレクタ５２０ｂｔｉマイクロプログラ
ム力ウンタ５２０ＣＫデコードＲＯＭ５２０ａの出力、
あるいは分岐先アドレスのいずれかをセレクトして出力
するゲートである。

−ｒ　イクログログラムカウンタ５２０ｃｔｉＲＯＭ５
２１に出力するマイクロ命令アドレスを保持する。そし
て、このマイクロプロゲラ五カウンタ５２０ＣＫ保持さ
れたアドレスは、マイクロ命令の実行毎に「】」ずつイ
ンクリメントされる。壕タンイクログログラムカウンタ
５２０Ｃには、分岐を伴なうマイクロ命令がＲＯＭ５２
１から読み出された場合に、ＲＯＭアドレスセレクタ５
２０ｂ　Ｋよって選択された分岐先アドレスが保持され
る。５２２はＲＯＭ５２１から読み出されｔマイクロ命
令を保持するＲＯＭデータレジスタである。本発明の特
徴であるマイクロ命令については後述する。５３２はＲ
ＯＭデータレジスタ５２２からの出力ラインである。５
３３Ｆｉ、入出力？（ス鯛御回路、５３４はＡ−バス５
２８の制御を行う内部バス制御回路。

５３５はテスト（ＴＥ８Ｔ）４件判定回路である。５３
６は内部バスＢ（！＃−Ｂ・Ｕ、舊）であり。

マイクロコンピュータ５２９の入出力データ。

入出カバスフ０入出力データ等が通る。５３７はチャネ
ル５と入出カバスフとの間のデータの受渡しを行うため
の入出力バスドライバ・レシーバ回路である。５３８は
割込みを発した入出力機器の機器番号を保持するレジス
タである。

５３９はチャネル起動命令により起動のかけられた機器
番号を保持する８ＩＯスタツク、５４０は８ＩＯスタツ
ク５３９から読み出されたデータ＋Ｂ持するスタックレ
ジスタである。５４１はスタックレジスタ５４０．又は
１割込み機器番号レジスタ５３８のどちらかの出力を選
択する回路である。この選択回路５４１の出力、すなわ
ち機器番号は後述するマイクロ命令中のアドレス修飾情
報（５）と複合されてＲＡＭ５１４ｔアクセスするアド
レス情報となる。５１６Ｆｉサブチヤネルアドレスレジ
スタである０選択回路５１４からのアドレス情報は、サ
ブチャネルアドレスレジスタ５１６に格納される。５４
２は１固定アドレス修飾情報レジスタである。５４３け
接続機器番号レジスタである。

第６図に１本実施例で用いられるマイクロ命令金子す。

６０は、マイクロ命令である。６０はオペレーション部
（ＯＰ）、６２Ｈｆイステイネ一シヨン部（Ｉ））であ
りマイクロコンビエータ５２９による演算結果の格納場
所を示す。

６３にアドレス修飾情報部（ト）である、６４Ｉｆｉ拡
張部（均である。

次に本実施例のマルチプレクサチャネル５の動作を、第
３図、第４図、第５図、第６図を参照して説明する。従
来例の説明でも述べたように、ＣＰＵＩがチャネル５に
チャネル起動命令を発する場合、あらかじめＣＰＵＩは
１例えは糖４図に示される如きＣＣＢを主記憶装置２に
格納する（第３図Ａ）。ＣＰＵｘはＣＣＢ１に主記憶装
置２に格納した後、チャネル起動命令を出力する。そし
てＣＰＵＩがチャネル起動命令全実行すると、ＣＰＵＩ
Ｆｉチャネル５に対しチャネル番号、入出力動作の対象
となる入出力装置の機器番号、ターミネーシ冒ンキュ一
番号。

ＣＣＢ格納先頭アドレス（ＣＣＢアドレス）を通知する
（第３図Ｂ）。機器番号、及び、ＣＣＢ格納先頭香港は
それぞれチャネル番号にようτ指１Ｍされたチャネル５
のデバイスナンバレジスタ５１１．ＣＣＢアドレスレジ
スｐ５２７に格納される。次に、高速バス制御回路５２
５から内部バス制御回路５３４に内部バス（Ａ−ＢＵＳ
）５２８使用要求が伝達される。内部バス制御回路５３
４がＡ−ＢＵＳ５２８の使用要求を受けると、ＴＥＳＴ
４件判定回路５３５によって指定され友機器番号の入出
力装置６が現在使用中であるか等の条件判定が行われる
。前記入出力装置６との接続が可能と判定されると。

内部バス制御回路５３４は選択回路５４１．デバイスナ
ンバレジスタ５１１・、固定アドレス修飾情報レジスタ
５４２にコントロール信号を送出する。この信号によっ
て、デノ（イスナンノ（レジスタ５１１に格納された機
器番号と、１ｉＩｉ定アドレス修飾情報レジスタ５橿２
に格納された固定アドレス修飾情報とが、サブチャネル
アドレスレジスタ５１６に格納される。次に、内部／（
ス制御回路５３４は、ＣＣＢアドレスレジスタ５２７に
コントロール信号を送出する。この信号によって、ＣＣ
Ｂアドレスレジスタ５２７に格納されたＣＣＢアドレス
がＡ−ＢＵ８５２８を介してＲＡ　Ｍ　５１４　Ｋ送出
される。同時Ｋ。

内部バス制御回路５３４はサブチャネルアドレスレジス
タ５１６にもコントｐ−ルｗ−ｉｔｔ送出する。この信
号によって、サブチャネルアドレスレジスタ５１６に作
成されたサブチャネルアドレス（機器番号十固定アドレ
ス修飾情報）がＲＡＭ５１４に送出され、ＲＡＭ５１４
がアクセスされる。以上の動作により、ＣＣＢアドレス
がＲＡＭ　５１４内の指定番地に格納される。

例えば固定アドレス修飾情報が“７”に設定されている
とすればＣＣＢアドレスは、ＲＡＭ５１４内の（“機器
番号”＋“７″）番地に格納される。この時、内部バス
制御回路５３４はＳ■０スタック５３９へもコントロー
ル信号を出力する。この信号によって、デバイスナンバ
レジスタ５１１に格納された機器番号が８ＩＯスダツク
５３９に増り込まれる。ＳＩＯスタック５３９はチャネ
ル起動命令により指定された機器番号を保持しておく几
めのレジスタ群である。

これはデバイスナンバレジスタ５１１を常時あけておく
ために用いるレジスタ群である。ＣＰＵ１はチャネル５
に対し定期的にチャネル起動命令を発するわけではない
。第３図には１回のチャネル起動命令しか図示されてい
ないが、ＣＰＵＩはチャネル５の動作と＃ｉまったく独
立にチャネル起動命令を発行する。例えば、１つのチャ
ネル起動命令の処理中に別のチャネル起動命令が発行さ
れることがある。この時、デバイスナンバレジスタ５１
１に前のチャネル起動命令で指定され友人出力機器番号
が保持されていたのでは９次のチャネル起動命令が受付
けられない。これを解決する几めに、チャネル起動命令
を受付けた段階で９機器番号を８ＩＯスタツク５３９に
格納してデバイスナンバレジスタ５１１をあけておくの
である。８ＩＯスタツク５３９　Ｆｉｆ　１ｒｓｔ−ｉ
ｎ−ｆｉｒｓｔ−ｏｕｔＱ、ＸＪｆｉｐりである。以上
の処理が終了して、ＣＣＢアドレスがＲＡＭ５１１Ｃ，
機器番号がＳＩＯスタック５３９に格納されると、内部
バス制御回路５３４からＴＥＳＴ条件判定回路５３５ヘ
チャネル起動命令受付信号が伝達される。この信号を受
けたＴＥＮＴ条件判定回路５３５はＲＯＭアドレス制御
回路５２０を介してＲＯＭ５２１に格納されたマイクロ
グログラムを起動させる。

チャネル起動命令が実行可となると、マイクロプログラ
ムはチャネル起動命令の処理に移行する。以下チャネル
起動命令処理の説明を行う。

マイクロプログラムの実行により、ｔず内部ノ（ス制御
回路５３４に８ＩＯスタック取り出し指令が出されると
、８ＩＯスタツク５３９からスタックレジスタ５４００
機器番号が取抄出され格納される１次に選択回路５４１
に対してスタックレジスタ５４０の選択を指示し、サブ
チャネルアドレスレジスタ５１６ＫＩ！Ｉ器番号を格納
するマイ、クロ命令が実行される。これにより。

すブチャネルアドレスレジスタ５１６の上位機器番地部
にチャネル起動命令により指定された機器番号が保持さ
れる。この時、同時に接続機器番号レジスタ５４３にも
前記機器番号が格納される。次ＫＲＡＭ５１４から先に
格納されたＣＣＢアドレスを４２す出し、メモリアドレ
スレジスタ５１３に格納するマイクロ命令が実行される
。このマイクロ命令は、第６１に示す構成である。この
場合ＯＰ　（６１）＝”ＲＫＡＤ”。

Ｄ　（６２）−“メモリアドレスレジスタ（ａｔ３）″
。

Ａ　（６３）＝“７＃である。即ち、サブチャネルアド
レスレジスタ５１６の下位アドレス修飾部に７”を格納
し、複合されたブプチャネルアドレス（“機器番号”十
ｍ７”）Ｋ基づきＲＡＭ５１４からデータ（ＣＣＢアド
レス）を読み出し、メモリアドレスレジスタ５１３に格
、納するマイクロ命令である。このマイクロ命令の実行
により、ＣＣＢアドレスがメモリアドレスレジスタ５１
３に格納されると、高速パス制御回路５２５ヘメモリリ
ード指令が出力される。メモリリード指令が出されると
高速パス制御回路５２５は主記憶装置２に対しパス３使
用要求を出し、パス３使用が許可されると、メモリアド
レスレジスタ５１３に格納され九〇〇Ｂアドレスを主配
憶装置２に送り、主記憶装置２からＣＣＢ先頭番地に格
納されたデータを読み出す。

ＣＣＢが第４図に示した構成をとるならば、ｔずＣＣＷ
４１が読み出される。この読み出されたデータはリード
データレジスタ５１２ａＫ１１納される。次にマイクロ
命令は内部パス制御回路５３４に対し、リードデータレ
ジスタ５１２１に格納されたデータのＲＡＭ５１４への
書！込みを指示する。この時のマイクロ命令は。

ＯＰ　（ａｔ）＝”％ＶＲＩＴＥ”、Ｄ（６２）＝”リ
ードデータレジスタ（５１２ａ）”、Ａ″“０”でアリ
書ＲＡＭ５　］　４内Ｏ（７機器１ｔ’＋　”　Ｏ”　
）　１１地に、リードデータレジスタ５１２ｍの内容が
書き込まれる。次にメモリアドレスレジスタ５１３の内
容が“ｌ”加算され、上述の動作が繰り返される。この
時、リードデータのＲＡＭ５１４への格納を指示する一
マイクロ命令におけるアドレス修飾情報ｒＡＪも“１″
ずつ加算された値になる０以上の動作を繰９返すことＫ
よりて、主配憶装置２のＣＣＢがＲＡＭ５１４内ＫＪＩ
！り込オれる。第７図に、ＣＣＢがＲＡＭ５１４内に格
納され念状態を示す、ＣＣＢＯＲＡＭ５１４内への格納
が終了すると、　ＲＡＭ５１４Ｍ５１４から読み出されてＣＣＷレジスタ５３１に格納
される。この時のマイクロ命令は、０Ｐ（６１）＝“Ｒ
ＥＡＤ”、Ｄ（６２）＝’ＣｅＷしジスタ５３１”、Ａ
＝＝“０”ででる。ＣＣＷレジスタ５３１１１Ｄ出力は
デコードｎ０Ｍ５２０ｍのアドレス信号になってお抄、
デコードＲＯＭ５２０ａによりＣＣＷの解読が行われ１
次に実行される゛マイクロプログラムのアドレスが８０
Ｍアドレスセレクタ５２０ｂを通うてマイルミプログラ
ムカラ／り５２０Ｃに入力され、マイクロ　プログラム
は分岐する。

以下ｃｃｗでライト（ＷＲＩＴＥ）モードの指令がある
時の動作を第８図の動作状態図を参照して説明する。先
ず前述したマイクロプログラムの分岐が行われると入出
力装置６とチャネル５と全接続するために、接続機器番
号レジスタ５４３に保持されている機器番号を入出カバ
スフに送出する指令を入出力パス制御回路５３３に出す
。入出力パス制御回路５３３は内部パスＢ（＃−ＢＵＳ
　）　５３６　、史に入出力パスドライバレシーバ回路
５３７ｔ−介して入出カバスフに機器番号を送出した後
、現在入出カバスフに送出されている情報が接続機器番
号であることを示す第８１１のアドレス信号ＣＡＤＲＬ
Ｏ（８−１）を入出カバスフに送出する。

一方、入出カバスフに接続されている入出力装置６は、
入出カバスフ上に送出された機器番号情報と自装置に固
有に設定された番号（機器番号）とを比較し、一致がと
れると入出力装置６内部のアドレスフリップフロップを
セラトスる。尚、詳述はしないが、一般に入出力装置６
が、チャネル５より送られた機器番号情報と１［置固有
め番号どｅ比較する比較回路と、−歓待にセットされる
アドレスフリップフロップとを備えていることは周知で
ある０以上の動作が終了すると１機器番号の一散のとれ
た入出力装置６から信号Ｃｆ９ＹＮＬＯ（８−２）が返
ってくる。

この信号Ｃ３ＹＮＬＯ（８−２）を受けた入出力バス制
御回路５３３ｔｉ機器番号と信号ＣＡＤＲＬＯ（８−１
）の送出を止める。

以上の動作によって、入出力機１８６のアドレスフリッ
プフロッグがセットされると、以ｉｌのチャネル５と入
出力機器６とのデータ転送（授受５）はアドレスフリッ
プフロップがセットされている入出力機器６とのみ行わ
れる。すなわち。

アドレスフリップフロッグがセットされることにより、
チャネル５と入出力装置６間が接続（入出力装置接続（
第３図０）が行われたことになる。

次に、ＯＰ　（６１）＝“ＲＥＡＤ”、Ｄ（６２）＝“
メモリアドレスレジスタ５１３”、Ａ（６３）二″′ｌ
”のマイクロ命令６０が実行される。仁のフィクロ命令
の実行により、サブチャネルアドレスレジスタ５１６Ｋ
Ｆｉ（“機器番号”＋″１″）のアドレスが作成され、
ＲＡＭ５１４がアクセスされる。これにより、スタート
アドレス４２が５ＡＭ５１４０当該アドレスよ抄読み出
されメモリアドレスレジスタ５１３に格納される。

以１１．）ＬＡ、Ｍ５１４のアクセスを行う際、サブチ
ャネルアドレスの作成は上述したマイフレ命令と同様な
マイクロ命令の実行によ快打われる。

以下、ＲＡＭ５１４のアクセスに関する詳細な記載は省
略する。このスタートアドレス４２がメモリアドレスレ
ジスタ５１３に格納されると。

マイクロプログラムは高速バス制御回路５２５に指示を
送り、高速パス３の使用権を取得する。

そして、主記憶装置２内のスタートアドレス４２で指定
された番地から転送データをＩＩみ込む、この転送デー
タは、リードデータレジスタ５１２１に格納される。こ
の動作が終了すると。

マイクロプログラムにより、リードデータレジスタ５１
２ａに格納された転送データがＲＡＭ５１４内に書き込
まれる。本実施例では、転送デ二りは“機器番号″＋＃
６′の記憶装置４６に４納される。次＜′ｆマイクロプ
ログラムより。

転送バイト数４３がＲＡＭ５１４から読み出されてカウ
ンタ５３０にセットされる。更に、先に読み込まれた転
送データが、マイクロプログラムによりＲＡＭ５１４か
らリードデータバッファレジスタ５１７１にセットされ
る０以上の動作によりデータ転送準備（１）が完了する
。

次にマイクロプログラムは、ステータスリクエスト信号
ｃｓ几ＱＬＯ（８−３）を入出力Ｉ（スフ送出する。こ
のリクエスト信号Ｃ８ＲＱＬｏｌｓ−３１を受は友人出
力装置６はステークスデータをチャネル５に送出する。

チャネル５はこのスデークスデータをチェックし異常が
なければ、リードデータバッファレジスタ５１７ａに格
納されｔデータが入出力）（スフに送出される。入出力
装置６がこのデータ會受は堆ったことを１５号Ｃ３ＹＮ
ＬＯＫよって通知すると。

マイクロプログラムにより、カウンタ５３０の内容が“
１＃減算され、メモリアドレスレジスタ５１３の内容が
′１”加算される０通常、高速Ｄ　Ｍ　Ａ　Ａス３は入
出力）（スフのデータ幅の１倍で構成されるから転送バ
イト数４３が′ｎ＃減算されるととに、主記憶装置２か
ら転送データが読み出されＲＡＭ５１４に格納される０
以上の動作によりデータ転送■が終了すると、・マイク
ロプログラムにより、カウンタ５３０に保持される残り
の転送バイト数と、メそリアドレスレジスタ５１３に保
持される次の転送データ格納番地情報とが、ＲＡＭ５１
４の所定番地に格納される（へ）。この時点で、チャネ
ル５と入出力装置６との接続は切り離される。これＫよ
り。

チャネル５は、別のチャネル起動命令の受付。

又は、任意の入出力装置６からの割込みの受付が可能な
状ＩＩ（アイドル状態第３図０）となる。

さて１次に、前記転送データが送出され友人出力装置６
がデータの出力動作を終了したとする。入出力装置６が
出力動作を終了すると、この入出力装置６はチャネル５
に対し割込みをかける。本実施例において、各入出力値
ｆ６は割込み信号ライン（図示せず）Ｋよってディジー
チェインの形態をとって接続されている。したがって、
チャネル５に対する割込みが豪数の入出力装置６から同
時に発生し次場合、このディジーチェインに従った優先
度によって割込み受付けが決定される。今、前記入出力
装置６からの割込みが受付けられたとする。チャネル５
Ｆｉ割込みを受付けると割込み処理マイクロブ四グラ工
の実行を開始する。これにより、入出力バス制御回路５
３３から割込み受付承認信号ＣＡＣＫＬＯ（８−６１が
入出カバスフへ送出される。この信号ＣＡＣＫＬＯ（８
−６）は入出力装置６からの割込み受付は時に出力され
るコントロール４１号であり、対応する入出力装置６に
対して割込み機器番号情報の送出を要求する丸めの信号
である。割込みを要求した入゛出力装置６ｉｉ、信号Ｃ
ＡＣＫＬＯ（８−６）Ｋ応答して。

自装置の機器番号（割込み機器番号）を入出カバスフに
送出し、続いて信号Ｃ３ＹＮＬＯ（９−２）を入出カバ
スフに送出する。上配割込み機器番号は、入出力バス制
御回路５３３の制御のもとに、入出力バスドライバレシ
ーバ５３７゜史に内枠（バスＢ　（Ｂ−ＢＵＳ）５３６
を介して割込み機器番号レジスタ５３８に格納される。

次ニ、　＝号ｃ　ｓ　ｙ　Ｎ　Ｌ　Ｏ＜　ｓ　’−２’
＞　を受はり入出力バス制御回路５３３ｔｉ、４択回路
５４１に制御信号を送出し割込み機器゛番号レジス′り
５３８に格納された割込み機器番号を、ｔブチキネルア
ドレスレジスタ５１６の機器番号部、及び。

接続機器１番号レジスタ５４３に格納する。以後。

ＲＡＭ５１４’に対するサブチャネルアドレスの上位は
この割込み機器番号に固定される０以上の動作により割
込み機器番号の割出しく第３図Ｅ）が完了する。以下、
ＲＡＭ５１４をアクセスする　際には、＠１割込み機器
番号と実行される・マイクロ命令６０に含まれるアドレ
ス修飾情報ｒＡＪ６３とＫよ炒丈ブチャネルアドレスが
作成される。以下、前述し定チャネル起動命令処理時と
同様な動作（第３図Ｃ，Ｇ−０．Ｄ。

Ｆ、Ｅ）＞ｔ、所定バイト数のデータ転送が終了するま
で繰り返される。

〔発明の効果〕

以上１本発明によるマルチプレクサチャネルを詳細に！
明したが１本発明による′ずルチグレク讐チャネルは、
ｆ重なるＲＡＭ（ＣＣＢが格納される第１の１憧（ロ）
路）のアクセスの際、ｔｆｊチャネルアドレス作成の演
算を行う必要がないので、ＩｌＬ＜処理速度が向上する
。

尚２本発明の説明に例示した実施例は５割込み機器番号
レジスタとデバイスナンバレジスタ（又はスタックレジ
スタ）を選択する手段−とじて選択回路を具備するが９
選択手段を前記レジスタへの制御信号に変えるととＫよ
り選択゛回路を省略することができる。゛また。サブチ
ヤネルアドレスレジスタヲー省略し９機器番号とアドレ
ス修飾情報とが直接ＲＡＭ［ｔアクセスしてもかまわな
い。

【図面の簡単な説明】

第１図は計算機システムにおける入出力装置。マルチプレクサチャネル、主記憶装置の接続関係を示す
ブロック図、第２図は従来のマルチプレクサチャネルの
ブロック図、第３図は一般的なマルチプレクサチャネル
の動作説明図、第４図はＣＣＨの一例図、第５図は本発
明による一ンルチグレクサチャネルの一実施例のブロッ
ク図。第６１ｕｌは本実施例で用いらねる一ンイクロ命令の構
成図、第７図＃′ｉ）ＬＡＭ内ＣＣＢの格納状ａＶ４゜
＠８図は本実施例の動作説明図である。ｌ・・・・・・中央処理装置（ＣＰＵ）２・・・・・・
主記憶装置３・・・・・・ＤＭＡパス５・・・・・・マルチプレクサチャネル６・・・・・入
出力装置７・・・・・・入出力バス５１ｍ＋・・・・・・デバイスナンバレジスタ５１４・
・・・・・第ｘｏＦｔＩｎ路（ＲＡＭ）５１６・・・・
・・サブチャネルアドレスレジスタ５２１・・・・・・
配憶回路（ＲＯＭ）５′２２・・・・・・ＲＯＭデータ
レジスタ５３８・・・・・割込み機ｒＩＩ号レジスタ５
４１・・・・・・選択回路５４２・・・・・・固定アドレス修飾レジスタ６０・・
・・・マイクロ命令６３・・・・・アドレス修飾情報部囚

Claims

【特許請求の範囲】入出力装置と主記憶装置との閣のデータ入出力制御を行
うマルチプレクサチャネルにおいて。入出力動作の内容を特定し皮チャネルコントロールブロ
ックが保持される記憶回路と。この配憶回路をアクセスするアドレス情報の一部と表６
アドレス修飾情報を含んｆｅ＋イクロ命令等から構成さ
れるマイクロプログラムを保持する制御メモリと藺配入
出力装置からの割込み要求の際に、要求もとの入出力装
置から通知される機器番号を保持する割込み機器番号レ
ジスタと、前Ｆマルチプレクサチャネルの制御を行う中
央処理装置からチャネル起動命令が送出され処理される
際Ｋ。前記中央処理装置からＵｌｌｅマルチプレクすチャネル
に送られる入出力装置の機器番号を保持するデバイスナ
ンバレジスタと、前記＄１Ｊ込み要求、又は、チャネル
起動命令に従って前記記憶回路から読み出されたマイク
ロ命令の実行により９割込み要求の処理時には、前記割
込み様器番号レジスタに保持された機器番号と、チャネ
ル起動命令の処理時には前記デバイスナンバレジスタに
保持された機器番号をそれぞれ選択して前記すブチャネ
ルアドレスレジスタに出力する選択手段と、この出力さ
れた機器番号と前記制御メモリから読出された前記１イ
クロ命令のオペランド部Ｋｔオれたアドレス修飾情報と
を複合し、アドレス情報として前記記憶回路に送出する
手段とを。具備することを特徴としたマルチプレクサチャネル。