SU750488A1 - Устройство управлени - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам управлени  вычислительных машин, и может быть использовано дл  управлени  вычислительным процессом в арифметических устройствах, состо щих из нескольких специализированных функциональных блоков, используюйщх одноадресную структуру команд.

Известно устройство управлени  в многопроцессорной вычислительной системе , содержащее блок анализа команд перехода, блок пам ти сформированных команд, блок общих регистров , блок стековой пам ти номеров массивов, блок обработки паспортов массивов, ориентированный на работу с массивами информации II .

Однако такие устройства, имеют сложную структуру управлени  из-за ориентации на обработку массивов информации.

Наиболее близким к данному по сущности техническим решением  вл етс  устройство дл  управлени  ариф метическим устройством, содержащее регистр команд, распределитель команд , пам ть, соединенную адресным

входом и входом обращени  соответственно с первым и вторым выходами распределител  команд, блок приоритета, первый выход которого соединен с информационным входом пам ти, а первый вход - с входом готовности устройства и первым входом распределител  команд, третий выход которого соединен со входом кода операции уст10 ройства вход кода направлени  результата и вход кода результата которого подключены соответственно ко второму и третьему входу блока приоритета , соединенного адресным входом

15 со вторым выходом распределител  команд 2 . Кроме того устройство содержит ассоциативную пам ть и регистр-сумматор .

Недостатком этого устройства  вл 20 етс  его сложность, что обусловлено наличием блоков ассоциативной промежуточной пам ти дл  реализации обмена между операционным блоком и па25 м тью данных. Кроме того устройство имеет сложную схему управлени  переключением передающих шин, требующих большого количества аппаратуры.

Целью изобретени   вл етс  упро30 Щение устройства. Поставленна  цель достигаетс  тем что в устройство введен блок промежу точного хранени , регистр операций и группа элементов И, причем первый выход регистра команд соединен со вторым входом распределител  комацд , подключенного третьим и четвертым входаг м к соответствующим выЬгодам регистра операций, входы которого соединены с выходами соответствующих элементов И группы, управл ю- цие входы которых подключены к четвертому выходу распределител  команд а информсщионные входы - к выходам соответствующих разр дов регистра ко манд п тый, шестой, .седьмой, восьмой входы распределител  команд соединены соответственно первым, вторым, третьим и четвертым выходами блока промежуточного хранени , первый и четвертый выходы и информационный вход и вход обращени  которого подключены .соответственно к четвертому и п тому входам и второму и третьему выходам блока приоритета, первый и второй входы адреса, блока промежуточ ного хранени  соединены соответствен но с адресным выходом команд, информационный выход блока промежуточного хранени  соединен с шестым входом блока приоритета. Кроме того, блок промежуточного хранени  содержит пам ть ЬШкрокоманд вход которой и первый выход  вл ютс  соответственно входом обрагцени  и первым выходом блока, схему сравнени  , первый и второй входы и выход которой  вл ютс  соответственно вторым выходом, первым адресным входом и третьим выходом блока,регистр адреса операции, первый и второй вхо ды которого подключены соответственн ко второму выходу пам ти микрокоманд и второму адресному входу блока, а выход - к первому входу схемы сравнени , регистр числа, соединенный первым и вторым входами и выходом со ответственно с третьим выходом пам т микрокоманд и информационными входом и выходом в ноль.которых соединены через элемент НЕ к первомувыходу пам ти микрокоманд счетные входы пер вого и второго триггеров подключены соответственно к первому выходу пам ти микрокоманд и второму входу регистра числа, выходы триггеров соеди нены с соответствугацими входами элемента И, выход которого  вл етс  чет вертым выходом блока. На чертеже представлена блок-схема устройства. Устройство содержит регистр 1 команд , блок 2 промежуточного хранени , распределитель 3 команд, регистр 4 операций, блок 5 приоритета, операционный блок б, включаклций группу независимо работающих функциональных арифметических блоков (ФАВ), пам ть 7 данных, группу элементов И 8/ Блок 2 промежуточного хранени  включает пам ть 9 микрокоманд, регистр 10 адреса операции, схему сравнени  11, элемент И 12, регистр 13 числа, триггеры 14 со счетными . Распределитель 3 команд объеди ет элементы И 15, 16, 17 и 18, коммутаторы 19, 20, 21, 22 и 23, элемент ИЛИ 24 и дешифратор 25. Блок 5 содержит элементы ИЛИ 26, 27 и 28 элементы И 29 и 30 триггеры 31, коммутаторы 32, 33, 34 и 35. Регистр 1 содержит разр ды, указывающие вид командной операциипризнак занесени  (ПЗ), код адреса (А) и код операции { КОП). Распределитель 3 команд содержит М+2 элементов И М+4 вентильных коммутаторов разр дностью, равной числу коммутируемых разр дов (5-кoличество арифметических устройств операционного блока 6). Блок 5 приоритета содержит М входных элементов И 30. Устройство работает следующим образом. Команда из пам ти команд по входу устройства .поступает на регистр 1 и в случае наличи  сигнала разрешени  с выхода элемента И 33 блока 3 поступает в регистр 4 дл  дальнейшей обработки, на стадии приема, либо задерживаетс  в регистре 2 ожида  освобождени  нужного ФАЕ. Анализ признаков выполн етс  в блоке 3 дешифратором 25 при отсутствии сигнала равенства адреса из команды адресу, который вырабаты-i ваетс  в блоке 2 на основе анализа схемой сравнени  11 содержимого адресного пол  регистров 1 и 10. С выхода дешифратора 25 информаци  поступает на входы элементов И 15, которые формируют сигнал разрешени  прохождени  КОП на выбранный ФАБ операционного блока 6. Это разрешение пропускает КОП через М-вентильных коммутаторов 16 с выходов которых КОП поступает на вход соответствующего ФАБ. Сигналы зан тости ФАБ, а также блока 2 с выходов элементов И 15 и 18 поступают на элемент ИЛИ 34, выход которого управл етс  выходом KOMivsyraTopa 30. После анализа ПЗ и определени  ФАБ, к которому будет направлена команда, происходит выборка операнда пам ти 7 по адресу, указанному в команде с предварительным сравнением содержимого регистра 10 с адресом, указанным в адресном поле регистра 1. Это делаетс  дл  того, чтобы не обращатьс  за операндом, который еще не занесен в пам ть 7 после получени  результата операции, предшествовавшей новой команде. В случае равенства указанных адресов, команда ожидает на регистре 1 зане1сени  результата операции в пам ть 7 через блок 2 и только после этого проходит на регистра 4 дл  дальнейшей обработки.

После этого содержимое адресного пол  регистра 4 заноситс  в регистр 10 если есть команды засылки результата предыдущей команды в пам ть 7 и сигнсш готовности блока 2 к приему первый выход пам ти 9,или в адресный регистр пам ти 7, если блок 2 зан т.

В первом случае обмен с пам тью 7 происходит через блок 2, во второмнепосредственно с выбранным ФАБ через выходной коммутатор 32 блока 5.

В случае неготовности результата операции, засылаемого в пам ть, блок 2 с помощью блока 5 устанавливает св зь с ФАБ, результат которого должен быть заслан в пам ть 7, а блок 2 остаетс  в состо нии зан тости, пок не получит информацию о результате на регистр 13. После этого блок 2 готов к обмену с пам тью 7, в которую он переписывает информацию при по влении сигнала обращени  к пам ти 7 и отсутстви  запроса на обмен с ней от oneрационного блока, причем сигнал готовности блока 2 к обмену вырабатываетс  элементом И 12 при по влении на ее входах сигналов со счетных триггеров 14, принадлежащих регистром 10 и 13.

Таким образом, введение блока 2 позвол ет продолжать обработку программы , даже в случае отсутстви  результатов операций, требующих засылки в пам ть данных без ущерба дл  последовательного протекани  вычислительного процесса и упростить конструкцию устройства.

Claims (2)

1. Устройство управлени , содержащее регистр команд, распределитель кманд , пам ть, соединенную адресным входом и входом обращени  соответственно с первым и вторым выходами распределит-ел  команд, и блок приоритета , первый выход которого соединен с информационным входом пам ти, первый вход - с входом готовности устройства и первым входом распределител  команд, третий выход которого соединен с выходом кода операции устройства , вход кода направлени  результата и вход кода результата которого подключены соответственно -ко второму и третье.1у входу блока приоритета, соединенного адресным входом со вторым выходом распределител  команд, отличающеес  тем, что, с целью упрощени  устройства, в него введен блок промежуточного хранени , регистр опе11 аций и группа элементов

И, причем первый выход регистра команд соединен со вторым входом распределител  команд, подключенного третьим и четвертым входами к соответствующим выходам регистра операций , входы которого соединены с выходами соответствующих элементов И группы, управл ющие входы которых подключены к четвертому выходу распределител  команд, а информационные входы к выходам соответствующих разр дов регистра команд п тый, щестой седьмой и восьмой входы распределите л  команд соединены соответственно с первым, вторым, третьим и четвертым выходами блока промежуточного хранени , первый и четвертый выходы и информационный вход и вход обращени  которого подключены соответственно к четвертому и п тому входам и второму и ТЕ етьему выходам блока приоритета, первый и второй входы адреса блока промежуточного хрнени  соединены соответственно с адресным выходом регистра, команд и четвертым выходом распределител  команд , информационный выход блока промежуточного хранени  соединен с шестым входом блока приоритета.

2. Устройство по п. 1, отличающеес  тем, что блок промежуточного хранени  содержит пам ть микрокоманд, вход которой и первый выход  вл ютс  соответственно входом обращени  и первым выходом блока , схему сравнени , первый и второй входы и выход которой  вл ютс  соответственно вторым выходом, первым адресным входим и третьим вчходом блока, регистр адреса операции , первый и второй входы которого подключены соответственно ко второму выходу пам ти микрокоманд и второму адресному входу блока, а выход - к первому входу схемы сравнени , регистр числа, соединенный первым и вторым входами и выходом соответственно с третьим выходом пам ти микрокоманд и информационными входом и выходом блока, два триггера, входы установки в ноль которых соединен через элемент НЕ к первому выходу пам ти микрокоманд, счетные входы первого и второго триггеров подключены соответственно к первому эыходу пам ти микрокоманд и второму вход ре гистра числа, выходы триггеров содинены с соответствующими входами элемента И, выход которого  вл етс  четвертым выходом блока.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР 525092, кл. Q 05 F 9/06, 1975.

2.EJectronishe Rechenanfagen, 1973, Hoft 3, 125-132 (прототип).