JPH05508046A - 多重プロセッサシステムのための高速割込み機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重プロセッサシステムのための高速割込み機構技術分野 本発明はコンピュータ及び電子論理システムのための信号及び割込み機構に関す る。詳細には、本発明は多重プロセッサシステムのプロセッサに関連したコミユ ニティ−への高速な割込みを同時に実行する方法及び装置に関する。

背景技術 既に出願されている親出願であるＰＣＴ出願Ｎｏ、　ＰＯＴ／ＵＳ９０１０７［ １５５（発明の名称：　ＣＬＵＳＴＩＩ：ＲＡＲＣＨＩＴＥＣＴＵＲＥＰＯＲＡ ＨＩＧＨＬＹ　ＰＡＲＡＬＬＥＬ　５ＣＡＬＡＲ／ＶＥＣＴＯＲＭＵＬＴＩＰＲ ＯＣＥＳＳＯＲＳＹＳＴＥＭ　ｒ高度に並列化した多重プロセ与すのためのクラ スタアーキテクチャ」）には、スーパーコンピュータと呼ばれる高速コンピュー タのプロセッサシステムのための新しいクラスタアーキテクチャが記載されてい る。殆どのスーパーコンピュータのアプリケーションにとって、その目的は最も 速い処理速度及び処理に関する最も高い柔軟性を提供すること、即ち、従来の種 々のアプリケーションプログラムを処理する能力をコンピュータ処理システムに 提供することである。スーパーコンピュータの処理速度及び柔軟性を向上させる ために、上記親出願に記載されている高度に並列化した多重プロセッサのための クラスタアーキテクチャは、多数のプロセッサ及び外部インタフェース手段が、 メインメモリ、第２メモリ、グローバルレジスタ、割込み機構、或いはシステム に存在する他の共用資源等といった共用ハードウェア資源の共通な１組に対して 多数の要求を同時に行うこのができるスーパーコンピュータのためのアーキテク チャを提供している。

このような共用資源の設計で最も重要な問題の１つは、ハードウェアの例外或い はプロセッサのブレークポイントが生じた際に、多重プロセッサシステムが迅速 に割込みを行うプロセッサのための有効な機構を提供することである。現在の多 重プロセッサシステムで使用可能な並列処理型ソフトウェアは異常が発生した際 にデバッグするのが時として非常に困難なことがある。現在のスーパーコンピュ ータにおける割込み機構では高速さに欠けるため、並列した処理に関連したコミ ユニティ−におけるプロセッサを全て停止させるのは困難である。そのため、停 止しなかった１つ或いは複数のプロセッサが、異常プロセッサにより異常が検知 された後に何百或いは何千クロックサイクルもの開作動を続けるため、その停止 しなかったプロセッサが異常を認識するのに必要な情報を破壊することもある。

例えば、従来の大量に並列した多重プロセッサシステムの殆どはプロセッサの割 込みに波光（ｗａｖｅｆ　ｒｏｎｔ）技術を利用している。例外に遭遇するプロ セッサ、或いは割込みを発生するプロセッサは波の中心として扱われ、その割込 みはシステムのための特定の相互接続アーキテクチャによりプロセッサから伝搬 される。このタイプのものでは、システムの最も外側にあるプロセッサは、割込 み波が届くまで割込みされず、その波が届く迄にががる時間は非常に変動的な場 合がある。

多重プロセッサシステムのための現在の割込み機構の多くにとっての別の問題点 は、異常が生じた際に、処理グループに関連したプロセッサだけではなく、多重 プロセッサシステムにおける全てのプロセッサが無条件に停止してしまうことで ある。この技術の欠点は、異常の生じたプログラムに関連するプロセッサだけで はなく、多重プロセッサシステム上で実行している全てのプログラムが停止して しまうことである。

１つ或いは複数のプロセッサに信号要求を適切に送れないことにより２つの問題 が生じる。その１つは、例えば、Ｃｒａｙ　ｒｅｓｅａｒｃｈ　Ｉｎｃ、という 会社から販売されているＣｒａｙ−１やＣｒａｙ　Ｘ−ＭＰ等のスーパーコンピ ュータのための現在の多くの割込み機構は、サービス要求を最適に処理できるプ ロセッサにサービス要求を送るべくインテリジェント周辺装置を要求しないこと である。第２の問題は、周辺装置或いはプロセッサが２つ以上の他のプロセッサ の注意を必要とする場合、要求される各プロセッサにつき１つずつ、多数の順次 信号或いは割込み信号を送らなければならないことである。多重プロセッサシス テムのための従来の割込み機構はある条件下では受入れられるものではあるが、 割込みの時点からある制限した数のクロックサイクル内で、関連したプロセッサ のコミユニティ−の全てのプロセッサの処理を書込みできる、多重プロセッサシ ステムのためのより有効な割込み機構を提供することが望ましい。また、デフォ ルトにより並列をインプリメンテーション（設置計画）可能な、完全に分散され た多重に並列したソフトウェアの環境を提供するための助けとなる上記親出願に 記載される多重プロセッサシステムのためのクラスタアーキテクチャ用の割込み 機構を提供するのが望ましい。

発明の要約 本発明は多重プロセッサシステムにおける関連したプロセッサのコミユニティ− に同時に割込みするための方法及び装置に関する。本発明は、並列した処理に関 連するコミユニティ−内の全てのプロセッサを、ハードウェアの例外或いはプロ セッサのブレークポイントの時点からある制限した数のクロックサイクル内で停 止させることにより、多重プロセッサシステム上で実行されるソフトウェアをよ り有効にデバッグすることを可能にする。

本発明は、多数のプロセッサ間の関連性を識別するのに使用される１組のレジス タと、割込みされるプロセッサを選択するのに使用される比較マトリックスと、 プロセッサとの間でイベントを転送する相互に連通したネットワークと、高速割 込みイベントを発生してそれに応答するプロセッサ内の要素と、より構成される 。

本願の好適な実施例による多重プロセッサシステムは多数の割込み型アクション を有する。このアクションを以下イベントと呼ぶ。イベントは信号、トラップ、 例外及び割込みを含む。それぞれのイベントに違いがあるため、イベントを最も 効果的に処理するこめに異なるソフトウェア、また場合によっては異なるハード ウェアが必要である。従来の多重プロセッサシステムとは異なり、本発明の多重 プロセッサは、多重に並列したオペレーティングシステムに関連した共通のデー タ構造を分散してアクセスするプロセッサ及び周辺制御装置の両方でイベントを 処理することができる。また従来の多重プロセッサシステムとは異なり、本発明 は多重プロセッサシステム内の全てのプロセッサを停止させるのではなく、所定 のプログラムだけを停止させるものである。

本発明の目的は、多重プロセッサシステム上の並列プロセッサの作動に関連した コミユニティ−における全てのプロセッサに迅速且つ有効に割込みできる多重プ ロセッサシステム用の高速な割込み機構のための方法及び装置を提供することで ある。

本発明の別の目的は、複数のプロセッサにより要求された衝突する割込みを同時 に解決できる高速な割込み機構を提供することである。

本発明の更に別の目的は、多重プロセッサシステム内の全てのプロセッサを停止 させずに、所定のプログラムのための工程グループに関連した処理を実行してい るプロセッサだけを停止させることのできる高速な割込み機構を提供することで ある。

本発明の上記及びその他の目的は図面、好適な実施例の詳細な説明及び請求の範 囲から明らかになろう。

図面の説明 図１は本発明の好適な実施例による単一の多重プロセッサクラスタのブロック図 であり、 図２は本発明の好適な実施例による４つのクラスタインプリメンテーションのブ ロック図であり、図３は本発明の高速割込み機構の相互連通のブロック図であり 、 図４ａ及び４ｂは本発明の好適な実施例による４つのクラスタインプリメンテー ションにおけるＳＥＴ　ｌ及び５ＥＴＮレジスタのアドレスを示し、 図５は好適な実施例によるクラスタにおける高速割込みイベントの流れを示すブ ロック図であり、図６ａはシステムモードレジスタの概略図であり、図６ｂはベ ンディング割込みレジスタの概略図であり、図６Ｃはユーザーモードレジスタの 概略図であり、図６ｄは例外状況レジスタの概略図であり、図７は多重プロセッ サシステムの実施例のＮＲＣＡ手段としての高速割込み機構のインプリメンテー ションを示すブロック図であり、 図８はグローバルレジスタのための論理及び物理アドレスマツプの概略図であり 、 図９は高速割込み機構の５ＥＳＴＮ及びＳＥＴ　Ｉレジスタのデータバスのブロ ック図であり、 図１０は高速割込み指名論理の概略図であり、図１１は図１０に示される高速割 込み指名論理の１実施例による詳細なインプリメンテーションを示す図であり、 図１２は好適な実施例による４つのクラスタインプリメンテーションのためのイ ンタークラスタの高速割込みインタフェースのブロック図である。

好適な実施例の発明 図１を参照し、本発明で使用される多重プロセッサシステムの好適な実施例によ る単一の多重プロセッサクラスタのアーキテクチャを説明する。高度に並列化さ れたスカシ／ベクタ多重プロセッサシステムのための好適なりラスタのアーキテ クチャは、大量の共用資源１２（例えば、メインメモリ１４、グローバルレジス タ１６及び割込み機構１８）を共用する複数の高速プロセッサ１０を支援するこ とができる。プロセッサ１０はベクトル及びスカシの両方で並列処理することが できると共に、調停（ａｒｂｉｔｒａｔｌｏｎ）ノード手段２０を介して共用資 源１２に接続される。また、入出力集信装置（ＩＯＣ）２４には調停ノード手段 ２０を介して複数の外部インタフェースポート２２が接続され、この入出力集信 装置２４は更に種々の外部データソース２６に接続されている。外部データソー ス２６は高速チャネル３０を介して入出力集信装置２４に連結された第２メモリ システム（ＳＭＳ）２８を有していても良い。

外部データソース２６は１つ或いは複数の標準チャネル３４を介して入出力集信 装置２４に連結された種々の他の周辺装置及びインタフェース３２を有していて も良い。周辺装置及びインタフェース３２はディスク記憶装置、テープ記憶装置 、プリンタ、外部プロセッサ及び通信ネットワークを有していても良い。また、 プロセッサ１０、共用資源１２、調停ノード手段２０及び外部インタフェースポ ート２２は本発明の好適な実施例による高度に並列化した多重プロセッサシステ ムのための単一の多重プロセッサクラスタ４０を備えている。

好適な実施例による多重プロセッサクラスタ４０はプロセッサ、共用資源１２、 調停ノード手段２０及び外部インタフェースポート２２を１つ或いは複数のクラ スタ４０に物理的に組織することによる現在の共用ソフトウェアのスーパーコン ピュータの直結インタフェースの問題を克服する。図２ａ及び２ｂに示される好 適な実施例では、４つのクラスタ４０ａ、４０ｂ、４０ｃ及び４０ｄがある。各 クラスタ４０　ａ、　４０　ｂ、　４０　ｃ及び４０ｄはそれに関連したプロセ ッサ１０ａ、１０ｂ。

１０ｃ及び１０ｄ、共用資源１２ａ、１２ｂ、１２ｃ及び１２ｄ１及び外部イン タフェースポート２２ａ。

２２ｂ、２２ｃ及び２２ｄをそれぞれ１組ずつ有している。クラスタ４０ｇ、４ ０ｂ、４０ｃ及び４０ｄは各調停ノード手段２０ａ、２０ｂ、２０ｃ及び２０ｄ の論理部である遠隔クラスタアダプタ４２を介して互に接続されている。クラス タ４０ａ、４０ｂ、４０ｃ及び４０ｄは物理的には離れているが、クラスタの論 理組織及び遠隔クラスタアダプタ４２を介して物理的に互に接続されていること により、クラスタ４０　ａ、　４０　ｂ、　４０　ｃ及び４０ｄの全てを通して 共用資源１２ａ、１２ｂ。

１２ｃ及び１２ｄの全てに所望の対称的にアクセスを行うことができる。

図３を参照して高速割込み機構１００について説明する。高速割込み機構１００ はブロモ・Ｚすに同じ処理に関連した他の全てのプロセッサに割込み信号を同時 に発信させる。高速割込み機構１００は１サイクル内で割込み機構１８で入力さ れた割込み信号の全てを同時に処理することができる。しかし、信号が遅れると 、高速割込み信号の発信及び受信とも割込み論理の前後において２ザイクル以上 の時間遅れることがある。プロセッサはと各クラスタ４０の一部である設定され た数の１群のレジスタ（５ＥＴＮ）の内容によりシステム制御を作動するために 論理セットにマツプされる。好適な実施例では、１つのクラスタ４０につきグロ ーバルレジスタ内に３２個の５ＥＴＮレジスタがあり、クラスタ４０は多重プロ セッサシステムにおける各プロセッサにつき１つある。プロセッサは所望のセッ トで識別される値を有するプロセッサの５ＥＴＮレジスタをロードすることによ りセット（処理グループ）に割当てられる。７ビツトのセット値は完全なシステ ムの各プロセッサにつき１ずつある１２８個の独特なセットを識別させるもので ある。プロセッサ及び周辺制御装置は両方とも、５ＥＴＮレジスタの読出し及び 書込みの両方を行うことができる。

セット割込み（５ＥＴＩ）レジスタと呼ばれる別のレジスタは、プロセッサの明 示セットに高速割込み信号を発生するのに使用できる。セット割込みレジスタ（ ＳＥＴりへ値を書込むことにより、５ＥＴＩレジスタの内容がその書込まれた値 と一致するプロセッサ全てに高速割込み信号を送ることができる。ＳＥＴ　ｌレ ジスタに書込まれた７ビツトの値は５ＥＴＩレジスタが書込まれた時の全ての５ ＥＴＮレジスタの内容と比較される。５ＥＴＮレジスタの内容がＳＥＴ　ｌレジ スタの値と一致した全てのプロセッサへ割込み信号が送られる。プロセッサ及び 周辺制御装置は両方ともＳＥＴ　ｌレジスタの書込みはできるが、ＳＥＴ　！レ ジスタの読込みはできない。

５ＥＴＮ及び５ＥＴＩレジスタはグローバルレジスタ１６のセットの一部であり 、同様な方法でアクセスされる。５ＥＴＮレジスタはプロセッサから読込み及び 書込みされ、５ＥＴＩレジスタはグループ１のＭＯＶＥ命令により書込まれる。

５ＥＴＮレジスタに対してグループ１の他の命令をしてもレジスタに何の変化も 与えられず、返送されるデータも予期しえない結果を含んだものとなるであろう 。５ＥＴＮ及び５ＥＴＩレジスタはクラスタにおける最も高いグローバルレジス タのアドレスのＯから６ビツトを占有する。これらはＧＯＰＰＳＥＴレジスタの ビット１５における２進法の１を設定することによりアドレス付けされる。図４ ａは５ＥＴＮ及びＳＥＴ　ｌレジスタのアドレスマツプを示している。入出力装 置はプロセッサにより使用されるマツプとは異なるソフトウェアマツプを有して いる。入出力装置のための周辺制御装置に見られ５ＥＴＮレジスタのアドレスを 図４ｂに示す。

図５を参照し、プロセッサにおける高速な割込みイベントを発生及び受信するた めの方法を説明する。イベント要求手段２００は２つの基本的な方法で高速割込 みイベントを発生させる。第１の方法は高速割込み要求回線の主張（ａｓｓｅｒ ｔｉｏｎ）によるものである。高速割込み要求回線は、（１）例外条件（例外状 況レジスタに確保される）、或いは（２）関連するプロセッサ１０内に割込みを 要求するよう高速関連割込み要求（ＦＡＩＩ？）命令を発信することにより主張 （ａｓｓｅｒｔ）することができる。高速割込みイベントを発生するための第２ の方法は設定数を５ＥＴＩレジスタに書込むことにより行われる。

イベントの取扱いにおいてプロセッサ１０により使用される種々のプロセッサ１ ０制御レジスタを図６ａ。

６ｂ、６ｃ及び６ｄに示す。ベンディング割込みレジスタ（ＰＩ）は高速割込み 信号を受信したことを示すインジケータを有している（ＤＰＩ、ビット１１）。

ＳＣモードレジスタビット、ディスエーブル高速割込み（ＤＰｌ、ビット１１） は高速割込み要求が出されるのを禁止する。ディスエーブル高速割込み（ＤＰＩ ）が１に設定されている間は、高速割込み要求はプロセッサ１０に割込みできな い。

プロセッサｌＯ例外信号により高速割込み要求を発生させるためのアルゴリズム は（ＥＮＢＸ及びＥＸＣＥＰＴＩＯＮｘ）、（ｎｏｔ　ＤＥＸ）及び（ｎｏｔ　 ＦＩＲＭ）であり、以下の事項を条件とするニ ー　ＥＮＢＸはユーザモードＵＮレジスタにおける例外イネーブルの１つであり 、 −ＥＸＣＥＰＴＩＯＮｘは例外状況ＥＳレジスタに示される例外条件に関連して おり、 −ＤＥＸはシステムモード８Ｍレジスタにおけるディスエーブル例外ビット（ビ ット６）であり、−ＦＩＲＭはシステムモード８Ｍレジスタ（ビット４）に位置 する高速割込み要求マスクである。

ＦＩＲＭはいかなる例外信号を受けても高速割込み要求を発生する。ＦＩＲＭを １に設定することにより、高速割込み要求を不可能にする。個々の例外が不可の 場合、高速割込みはそのタイプの例外のために生じることはできなくなる。ディ スエーブル例外（ＤＥＸ）を１に設定するとＦＩＲＭの状態に関わらず高速割込 み要求ができなくなる。

プロセッサ１０もＦＡＩＩ？命令により高速割込み要求を発生することができる 。ＦＡＩＲ命令を発すると、発信したプロセッサと同じ値を有する５ＥＴＮレジ スタを備えた全てのプロセッサ１０が高速割込みを受信する。ＦＡＩＲ命令を実 行したプロセッサ１０は高速割込み自身を受信しないことに留意されたい。また 、ＦＡＩＲ命令により出された高速割込み要求はＦＩＲＭによりマスクされる。

ＦＩＲＭを１に設定すると高速割込み要求が出来なくなる。

周辺装置３２及び第２メモリシステム（ＳＭＳ）２８は両方とも高速割込みを開 始するが、高速割込みオペレーションが割込みできるのはプロセッサ１０だけで ある。入出力サブシステムは周辺装置３２に、高速割込み論理に割込みするよう 設定される処理の数を直接書込ませる。

上述のように、これは５ＥＴＩレジスタに書込むことで行われる。書込まれた値 を有する５ＥＴＮレジスタを持った全てのプロセッサ１０はそこで割込みされる 。ＳＥＴ　Ｉレジスタに書込みすることは高速割込みを周辺装置３２から開始さ せるだけの機構である。

作動中、オペレーションシステムソフトウェア（本実施例のユーザ側のスケジュ ーラを含む）は、５ＥＴＮレジスタの処理番号をそのプロセッサ１０に書込むこ とによりプロセッサ］０に処理グループを割当てる。プロセッサ１０をセット（ 処理グループ）に含めるには２つの工程が必要である。第１の工程は、そのプロ セッサ１０の５ＥＴＮレジスタは、関連することになるセットの番号と共に書込 みされなければならないことである。第２の工程は、そのプロセッサのシステム モードレジスタ内のＤＰＩをゼロに設定しなければならないことである。周辺装 置３２は高速割込みを受信することはできない。

図７を参照し、本発明の好適な実施例による４つのクラスタにおける高速割込み 機構の物理的組織を説明する。

好適な実施例は、４つのクラスタ４０間に位置付けされた１２８個までの５ＥＴ Ｎレジスタのアドレス付けを提供するものである。各クラスタ４０には３２個の ５ＥＴＮレジスタがある。本実施例では、各クラスタ４０のための５ＥＴＮレジ スタ１６はそのクラスタのＮＩ？ＣＡ手段内に物理的に位置付けされる。アドレ ス付けのために、ＳＥＴ　Ｉレジスタは５ＥＴＮレジスタの１つとして扱われる 。またＳＥＴ　Ｉレジスタは読込みできないことを除けば５ＥＴＮレジスタと同 様にアクセスされる。

３２個のプロセッサ１０及び３２個の外部インタフェースホード２２から、グロ ーバルレジスタ１６、信号論理３１及び高速割込み論理３３へ接続される１６個 のボート４７がある。各ボート４７は２つのプロセッサ１０及び２つの外部イン タフェースボート２２により共用され、パス５２を通りアクセスされる。類似し たボート４９はＭＲＣＡ手段４８により受信されパス５６を通ってアクセスされ ると、インタークラスタ要求をこのクラスタにおけるグローバルレジスタ１６、 高速割込み論理３１、及び信号論理３３に送る。各要求がＮＰＣＡ手段４６で受 信されると、クロスバ−及び調停手段５１は要求を適切な転送先に送る。高速割 込み論理３３内の５ＥＴＮレジスタへアクセスするための要求が同時に入ると、 これらの要求はクロスバ−及び調停手段５１によりパイプラインの方式で調停さ れる。クロスバ−及び調停手段５１は多重要求トゲリング計画（ｓｃｈｅｍｅ） アルゴリズムを利用する。多重要求トゲリング計画アルゴリズムは１６個の調停 ノード４４及び１個のＭＲＣＡ手段４８から入力を受ける。調停の判断にはター ゲットレジスタを選択するためにアドレス情報を、また実行する作業を決定する ために制御情報を必要とする。この情報はデータと共にＮＲＣＡ手段４６に伝送 される。アドレス及び制御はグローバルレジスタ１６に送られるデータ、或いは 信号論理３１または高速割込み論理３３に送られるデータのためのものとするこ と本発明の好適な実施例による多重要求トゲリング（ＭＲＴ）の優先システムは 種々のスイッチ機構を制御すべく、同時に起きた多重要求を公正に且つ効果的に 調停し、簡単なプールアルゴリズムを用いて共通の共用資源とするものである。

全てのりクエスタは先に届いた順序に基づき優先順位を与えられることにより分 散的且つ民主的（ｄｅｍｏｃｒａｔｉｃ）に調停される。同時に起きた多重要求 はトゲリングシステムに基づき解決される。多重要求トゲリング（ＭＲＴ）の優 先計画は、資源に対する同時の衝突する要求を解決するよう調停ネットワークに 要求する共通の共用資源に多重りクエスタが連通しているものであればいかなる システムにでも適用することができる。ここで、衝突の解決とは共通の資源にア クセスすることの要求がサービスされる順序の決定のことを言う。多重要求トゲ リング（ＭＲＴ）の優先システムは多重共用資源へのアクセスを決定するのにも 有効である。この場合、多重要求トゲリング（Ｍｌ？Ｔ）優先システムの一部で ある禁止マトリクスは多重共用資源の１つに関連しており、それら複数の禁止マ トリクスはそれぞれ各リクエスタに接続されている。各禁止マトリクスは共用資 源ごとに共通部分である相対的優先状態記憶手段に接続され、該手段は各リクエ スタの優先順序を全ての共用資源のための他のリクエスタと相対的に維持する。

相対的優先状態記憶手段は各リクエスタの優先状態を他の全てのりクエスタと相 対的に記憶する。相対優先状態記憶手段におけるセル或いはビットは２つのりク エスタの相対的な優先順位を示す。相対優先状態記憶手段のセルは各々禁止マト リクスに接続されると共に、その転送先のための禁止マトリクスの２つのゲート を起動する。一方のゲートはりクエスタｙよりもリクエスタＸの優先順位が高い 場合にリクエスタｙを禁じるクエスタＸを示すゲートであり、他方のゲートはり クエスタｙの優先順位が最も高い場合にクエスタＸを禁じるリクエスタｙを示す ゲートである。このように、多重要求トゲリング０４ＲＴ）の優先システムは広 ｔ）応用範囲で切り換えを制御するのに使用することができる。

図８を参照し、グローバルレジスタ１６のアドレス方法を説明する。２つの方法 を示す。プロセッサ１０により論理アドレスマツプ７１０が使用される。グロー ノ（ルレジスタ１６をアクセスする方法も好適な実施例における５ＥＴＮ及び５ ＥＴＩレジスタのアドレス付けに使用される。

図９を参照し、高速割込み機構１００の好適なインプリメンテーションを説明す る。図９は５ＥＴＮレジスタ３１０及び５ＥＴＩレジスタ３２０へのデータ、＜ スを示す。

５ＥＴＮレジスタ３１０或いは５ＥＴＩレジスタ３２０に書込まれるデータは入 力パス３３０を通って送られる。入カッくス３３０はクロスバ−及び調停手段５ １の出力により駆動する。データを伴うアドレス及びコマンド回線３４０の情報 はデコード（復号化）され、書込まれるレジスタ３１０或いは３２０を選択する なに使用される。これらレジスタ３１０と３２０のうち〕、クロックザイクル内 に書込みできるのはいずれか一方だけである。読込みされるデータは出力マルチ プレクサ及び遅延パイプライン３５０を介して要求する装置へ返送される。読込 みコマンドを伴うアドレス情報はデコードされマルチプレクサ選択制御３５２を 作り出す。好適な実施例では、遅延パイプライン３５０は５ＥＴＮレジスタの読 込み待ち時間がグローバルレジスタ１６のものと一致するように、読込みデータ を遅らせるために使用される。この遅延時間は、クロスバ−及び調停手段５１が 出力パス５２及び５４ヘデータを返送するため、全てのレジスタに対して同じで なければならない。

図３はプロセッサ及び高速割込み機構間の高速割込み回線の相互連通状態を示し ている。高速割込みイベントはイベント要求回線を介して高速割込み機構へ伝送 される。高速割込み信号は高速割込み回線を経てプロセッサ１０に伝送される。

各プロセッサ１０にはそれぞれ１対のイベント及び割込み回線がある。このイン プリメンテーションは、要求を送るためのプロセッサ１０間の衝突、またこのプ ロセッサ１０へ高速割込み信号を返送する合図等といった伝送方法を共用化した り多重化した場合に遭遇するであろう負具合を解消するものである。要求とその 結果の高速割込み間の待ち時間は結果的に最小限に維持される。

セット（５ＥＴＮレジスタに示される処理グループ）内の１つのプロセッサ１０ は］つの高速割込み要求を発生し、割込みディスバッチ（タスク指名）論理４５ ０は、図１０に示されるような全ての５ＥＴＮの値を３６通りに同時に比較する ことにより要求を開始したものと同じセット内の全てのプロセッサ１０に割り込 み信号を送る。図１０におけるノーチージョン（ｎｏｔａｔｉｏｎ）ＳＥＴＮＯ 、５ＥＴＮＩ　。

５ＥＴＮ　２等は５ＥＴＮレジスタ０，１．２等に含まれる値を示す。ノーチー ジョンＣ０Ｆ１．ＣＩＦ！及びＣ２Ｆ＋は他のクラスタから送られる高速割込み の値を示す。送られた値は割込みされることになるプロセッサ１０の組を識別す る。この値を作り出して伝送する方法を以下に詳細に説明する。

ノーチージョン５ＥＴＩは５ＥＴＩレジスタの内容を示す。全ての値は連続的に 比較される。プロセッサ１０或いは外部インタフェースポート２２から高速割込 みイベントが入力されると、イベントの発生は修飾論理で使用され、実際の割込 みが開始される。上記比較と開始プロセッサ１０或いは外部インタフェースポー ト２２からのイベント信号との組み合わせによりその比較に関連したプロセッサ １０が割込みされる。同時に比較するための割込み論理の好適なインプリメンテ ーションの詳細な回路図、及び例としての４つの割込みシステムのための確認回 路を図１１に示す。同図には４つの５ＥＴＮレジスタが示される。５ＥＴＮレジ スタの出力は全てのレジスタが同時に比較されるように、図示されるようなコン パレータのマトリックスに制御される。比較結果はプロセッサ１０から入力され た高速割込みイベント信号と論理積され、これは各プロセッサに送られる高速割 込み信号を発生するＦＩＲＯ。

ＦＩ！？１．　ＦＩＲ２及びＦＩＲ３として図１１に示される。この比較結果は 、比較される２つの５ＥＴＮレジスタに関連した各プロセッサのための割込み信 号を発生する論理項で使用される。例えば、５ＥＴＮ　Ｏ及び５ＥＴＮ　１間の 比較の出力はプロセッサ０及び１のための高速割込み信号を発生する項で使用さ れる。プロセッサＯのための高速割込み信号を発生するための項の場合、比較結 果はプロセッサ１からの高速割込みイベントと論理積されてプロセッサＯのため の高速割込み信号を発生する。同様に、プロセッサ１のための項の場合、プロセ ッサ０からのイベントが使用される。プロセッサは比較処理を経て高速割込み信 号をプロセッサ自身に対しては送らないため、どのプロセッサからのイベントも 自身の高速割込み項では使用されない。

この方法は、関連するあり得る全ての組み合わせが確認論理により適切に扱われ ることができるように全ての比較で繰り返される。いかなるプロセッサのための ＡＮＤオペレーションからの全ての出力も実際のプロセッサと論理和される。本 願の例は、１つのクラスタ４０における３２個の５ＥＴＮレジスタ間の比較を如 何にして実行して高速割込み信号を発生するかを知るのに容易に拡大することが できる。

他のクラスタにおける５ＥＴＮレジスタは比較のために使用できないため、高速 割込み機構でイベントが入力されると、プロセッサに関連した５ＥＴＮレジスタ の内容は他の全てのクラスタに送られる。これを行うための手段を図１２に示す 。図１２に示されるクラスタ（ＦＩＲＯ〜３１）内の各高速側込みイベント、及 びＳＥＴ　ｌレジスタに値を書込むイベントは伝送マルチプレクサ制御論理に５ ００に送られる。これらの信号のいずれかを主張することにより、伝送マルチプ レクサ制御論理５００は伝送マルチプレクサ５１０を介して伝送インタフェース 論理５２０に送られる高速割込みイベント（或いはＳＥＴ　ｌレジスタの内容） を作り出すプロセッサ１０に関連した５ＥＴＮレジスタの内容を選択する。伝送 インタフェース論理５２０は選択された値をこのクラスタ４０が高速割込みイベ ントを以ていることを示す信号と共に他の全てのクラスタ４０に送る。他のクラ スタ４０からの設定された数の値は高速割込み受信インタフェース論理５３０で 受信される。

この論理５３０は他のクラスタ４０から送られる値を妥当性信号と共に受信し、 それらを比較マトリクスに送る。

クラスタ１．２及び３から送られた設定された数の値は図中それぞれＣ０Ｐ１． 　ＣＩＦ＋及びＣ２Ｆ＋として示される。クラスタ１．２及び３からの有効イベ ント信号はそれぞれＣ０ＦＩＩ？、　ＣＬＦ１１？及びＣ２ＦＩＲとして示され る。

１つのクラスタ４０内で多数の高速割込みイベントが同時に生じた場合、各イベ ントに関連した設定数の値をクラスタ間に順次送らなければならない。伝送マル チプレクサ制御論理５００はこの条件を検知し、関連する設定数の値が伝送され るまで生じたイベントを全て保持する。同時イベントを処理する順序は、５ＥＴ Ｎ　Ｏの優先順位を最も低いものとし、次に２番目に優先順位の高い５ＥＴＮ３ ２まで順に優先順位を上げてＳＥＴ　ｌを最も高い優先順位とした簡単な優先計 画により決定される。

以上、好適な実施例の説明をしたが、本発明の精神から逸脱せずに種々の変更が 可能である。従って、本発明の範囲は実施例の説明よりも請求の範囲により記載 される。

Ｆｉｇ、　１ 「１４　ｔａ　１ ■ １　グローバルレジスタ　メイン　メモリ　ａ込みｗ　１Ｌ’−−−１ １１４゜ １　調停ノード手段 遠隔クラスタ　１１ プロセッサ　外部インター７エースポートｌプロセッサの５ＥＴＮアドレス Ｉ１０入出力装置の５ＥＴＮアドレス Ｆｉｇ、　５ ｐｉｇ、　６ａ このレジスタは０３Ｍにセーブされ割込み、システムコール或いは例外上の全て のビットに送られ、ＲＴＴ命令により０３Ｍから復元される。

ＦＩＲＭ：１−マスクされた高速割込み要求、Ｏ−イネーブルこのビットは例外 （例外状態で報告されたように）或いは正当な命令が高速割込み要求を行なうの を防止する。

ＤＥＸ：　ｌ−０ではないＥＳレジスタ上のディスエーブル内容スイッチ０！イ ネーブル ＤＦＩ：ｌ−ディスエーブル入力高速割込み、Ｏｗ−イネーブルＤＴＯ：　１− ディスエーブルタイプＯ信号、０■イネーブルＤＴＩ：ｌ−ディスエーブルタイ プ１信号、０冒イネーブルＤＴ２　：　１−ディスエーブルタイプ２信号、０− イネーブルＤＴ３　：　１−ディスエーブルタイプ３信号、０１１１＋イネーブ ルＦｉｇ、　６ｂ Ｐｌ：　ベンディング割込み　（１６ビツト）ユーザ書込み不可 Ｆｌ：ｌ−高速割込み信号を受信した、Ｏｍ信号なしＴＯ：ｌ−タイプＯ信号を 受信した、〇−傷信号しＴ１：１＝タイプｌ信号を受信した、Ｏ＝傷信号しＴ２ 　ｌ−タイプ２信号を受信した、〇−傷信号しＴ３１−タイプ３信号を受信した 、〇−傷信号しレジスタが読込まれると、レジスタはどの割込みがベンディング 状態なのかを示す。このレジスタを読込むと全てのビットがＯにクリアーされる 。書込みの場合、Ｏを書込んでもどのビットの状態にも何ら影響を与えない。ビ ット位置に１を書込むとビットは１に設定される。

Ｆｉｇ、　６ｃ υＭ＝ユーザーモード（１６ビツト） のイネーブルトラップ（このようなエラーが生じると、書込みはメモリを修正で きず、書込みはこのビットの状態に関わらず有効なデータを返送しない） ＥＦＯＶＦ：浮動少数点オーバフローのイネーブルトラップＥＮＵＦ　：アンダ ーフローのイネーブルトラップＥＩＮＸ：不正確な結果のイネーブルトラップＥ ＩＯＶＦ：！ｉ数オーバフローのイネーブルトラップＥＤＢＺ　：ゼロによる割 り算のイネーブルトラップＥＦＤＮ：非正常化数がゼロに設定された時のイネー ブルトラップＥＩＮＶ・無効浮動少数点オペレージタンのイネーブルトラップＦ ｉｇ、　６ｄ ＥＳ二　例刻４ね【（２４ビツト） ＷＡＥＬＭＥＥＯｗＰＥ１旧ＡＥ　ＤＪＥ　ＰＥ　ＩｓＭＥ　ｕｎｄｆ　ｕｎｄ Ｆ　ｕｎｄｆ　ｕｎｃｆｆトラップイネーブルビットセットを持つ例外が生じた 場合、或いＩｔ　ｈ　５　ｙ　フイネーブルビットを持たない例外が生じた場合 、このレジスタにとビットは制御レジスタへの明示転送のみによりクリアーされ る。ＳＭ内のＤＥＸ（ディスイネーブル例外〉ビットがゼａの時点でこのレジス タがゼ。でない場合、ＯＭＥＥ：オペラドマツピングエラーの例外ＷＡＥ・つｔ ツチポイントアドレスの例外Ｆｉｇ、　８ プロセッサ手段の論理アドレス ！ＩＲｃＡ及び入力出系信号手段で使用される物理アドレスマツプ Ｆｉｇ、　１１ Ｆｉｇ、　１２ 要　約　書 高速割込み機構（３３）は多重プロセッサシステムにおける関連するプロセッサ （１０）のコミユニティ−の割込みを同時に行うことができる。高速割込み機構 （３３）はハードウェアの例外或いはプロセッサのブレークポイントから限られ た数のクロックサイクル内で、並列処理に関連するコミユニティ−内の全てのプ ロセッサ（１０）を停止することにより、多重プロセッサシステム上で実行され るソフトウェアのデバッグをより有効に行うことができる。高速割込み機構（３ ３）は多重プロセッサ間の関連性を識別するのに使用される一組のレジスタと、 割込みされるプロセッサを選択するのに使用される比較マトリクス（４５０）と 、プロセッサとの間で割込みイベントを伝送する相互に連通したネットワークと 、高速割込みイベントを作り出してそれに応答するプロセッサにおける要素と、 よりなる。

国際調査報告

Claims (3)

【特許請求の範囲】
1. １．複数のプロセッサと、割込み或いは例外が出てから制限した数のクロックサ イクル内で、選択された並列プロセッサの組に関連する全てのプロセッサの割込 みを同時に行うための高速割込み手段と、よりなる多重プロセッサシステム。
2. ２．選択された１組の並列プロセッサに関連する全てのプロセッサが、前記選択 された１組の並列プロセッサのいずれか１つのプロセッサ内で例外が生じたこと に応じて自動的に割込みされることを特徴とする、請求の範囲第１項記載の多重 プロセッサシステム。
3. ３．割込み或いは例外が出てから制限した数のクロックサイクル内で、選択され た１組の並列プロセッサに関連する多重プロセッサシステムにおける全てのプロ セッサの割込みを同時に行うための高速割込み機構であって、該高速割込み機構 は、外部割込み信号をマスキングするためのユーザモード、システムモードレジ スタ及びペンディング割込みレジスタ、及びイベント要求手段、イベントマスク 手段及びコンテクストスイッチ手段を全てプロセッサ内に有し、更にＳＥＴｉレ ジスタ、ＳＥＴＮレジスタ及び比較マトリクス手段を含む高速割込み機構を有す る高速割込み機構。