JPH05242019A - 先読み優先調停システム及び方法 - Google Patents
先読み優先調停システム及び方法Info
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- JPH05242019A JPH05242019A JP4327531A JP32753192A JPH05242019A JP H05242019 A JPH05242019 A JP H05242019A JP 4327531 A JP4327531 A JP 4327531A JP 32753192 A JP32753192 A JP 32753192A JP H05242019 A JPH05242019 A JP H05242019A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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Abstract
(57)【要約】
【目的】 バスを介して複数の資源間で同時に入出力す
るデータを調停して平均要求待ち時間を減少することを
計る。 【構成】 各ノードに対する先入先出待ち行列３０１〜
３０４と、各待ち行列の先頭の要求３０１Ａ〜３０４Ａ
を調停して特定のノードに対し調停した出力を供給する
手段６１〜６４とを含み、入力待ち行列の先頭が特定の
ノードに対する要求を持たない場合、入力待ち行列の先
頭の次の要求３０１Ｂ〜３０４Ｂを調停して、調停され
た要求に対応する先頭項目の次の項目のデータを特定の
ノードに供給するようにしたことを特徴とする。
るデータを調停して平均要求待ち時間を減少することを
計る。 【構成】 各ノードに対する先入先出待ち行列３０１〜
３０４と、各待ち行列の先頭の要求３０１Ａ〜３０４Ａ
を調停して特定のノードに対し調停した出力を供給する
手段６１〜６４とを含み、入力待ち行列の先頭が特定の
ノードに対する要求を持たない場合、入力待ち行列の先
頭の次の要求３０１Ｂ〜３０４Ｂを調停して、調停され
た要求に対応する先頭項目の次の項目のデータを特定の
ノードに供給するようにしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は調停システムに関し、特
に先読み優先システム及び方法に関する。
に先読み優先システム及び方法に関する。
【０００２】
【従来の技術】従来の知られた調停システムとしては、
バッドほかによる米国特許第４，４７３，８８０号、及
びフィンガほかによる米国特許第４，４９９，５３８号
等があり、それらは、共用バスを有する複数のプロセッ
サ又はマイクロプロセッサに対するある形式の調停シス
テムを提供する。これらの共用バスを有する調停システ
ムは、一定の交換サイクルにおいて、１つの装置からの
１入力のみがバスを介して出力装置に供給することがで
きるというように相当遅いシステムである。
バッドほかによる米国特許第４，４７３，８８０号、及
びフィンガほかによる米国特許第４，４９９，５３８号
等があり、それらは、共用バスを有する複数のプロセッ
サ又はマイクロプロセッサに対するある形式の調停シス
テムを提供する。これらの共用バスを有する調停システ
ムは、一定の交換サイクルにおいて、１つの装置からの
１入力のみがバスを介して出力装置に供給することがで
きるというように相当遅いシステムである。
【０００３】メラスほかによる米国特許第４，４１７，
２４５号に記載のスイッチング・マトリックスのような
クロス・ポイント交換機は特定の入力が同一出力に対す
る他の入力と競合することを好まず、ある他の形式の制
御が与えられるようにして複数入力を複数出力に対し同
時に接続しうるようにしたものである。
２４５号に記載のスイッチング・マトリックスのような
クロス・ポイント交換機は特定の入力が同一出力に対す
る他の入力と競合することを好まず、ある他の形式の制
御が与えられるようにして複数入力を複数出力に対し同
時に接続しうるようにしたものである。
【０００４】ハーディンほかによる米国特許第４，３１
３，１６１号は、共用記憶装置に対するアクセスのた
め、他のプロセッサのポーリングを実行する先読み機能
を有するリング・カウンタを使用した多重プロセッサ・
システムに対する共用記憶装置について記述している。
又、ドラルドソンほかによる米国特許第４，９８０，８
５４は、転送された複数サイクルのデータに対し、バス
・サイクルの拡張を伴う条件付アクセス認可の認定変更
を行いうるようにした先読みバス調停システムを開示し
ている。
３，１６１号は、共用記憶装置に対するアクセスのた
め、他のプロセッサのポーリングを実行する先読み機能
を有するリング・カウンタを使用した多重プロセッサ・
システムに対する共用記憶装置について記述している。
又、ドラルドソンほかによる米国特許第４，９８０，８
５４は、転送された複数サイクルのデータに対し、バス
・サイクルの拡張を伴う条件付アクセス認可の認定変更
を行いうるようにした先読みバス調停システムを開示し
ている。
【０００５】共用メモリー又はバス調停を有するデータ
処理システムに対する他の従来技術としては次のような
ものがある。それらは、アクスナによる米国特許第４，
４８１，５７２号、カールほかによる米国特許第４，３
６３，０９４号、ゲットシンガほかによる米国特許第
４，９７２，３１４号、テシラスほかによる米国特許第
４，０８６，６２９号、（先読み活動を有する階層デー
タ記憶）、ゲットシンガほかによる米国特許第４，１５
９，５３２号、及びワシントンによる米国特許第４，６
８８，１８８号等である。
処理システムに対する他の従来技術としては次のような
ものがある。それらは、アクスナによる米国特許第４，
４８１，５７２号、カールほかによる米国特許第４，３
６３，０９４号、ゲットシンガほかによる米国特許第
４，９７２，３１４号、テシラスほかによる米国特許第
４，０８６，６２９号、（先読み活動を有する階層デー
タ記憶）、ゲットシンガほかによる米国特許第４，１５
９，５３２号、及びワシントンによる米国特許第４，６
８８，１８８号等である。
【０００６】コンピュータ・システムはプロセッサ、メ
モリー、又はＩ／Ｏ装置を含む多数の資源を含むことが
できる。屡、コンピュータ・システムの異なる資源間で
転送されるべきデータを入力するコマンドが必要な場合
がある。特に、多重ノード・ネットワークにおける多数
の資源又はノード間でデータを転送するためにシステム
・バスが用いられる。
モリー、又はＩ／Ｏ装置を含む多数の資源を含むことが
できる。屡、コンピュータ・システムの異なる資源間で
転送されるべきデータを入力するコマンドが必要な場合
がある。特に、多重ノード・ネットワークにおける多数
の資源又はノード間でデータを転送するためにシステム
・バスが用いられる。
【０００７】各資源によって行われるバスに対するアク
セスは制御されなければならない。多数のノードに対す
る接続を制御するため、一般に、ノードがバスに対する
アクセスを得ることができるか否かを判別するため、あ
る形式の“調停”が行われる。調停は、資源がバスの各
サイクルに対しアクセスが可能か否かを判別する。
セスは制御されなければならない。多数のノードに対す
る接続を制御するため、一般に、ノードがバスに対する
アクセスを得ることができるか否かを判別するため、あ
る形式の“調停”が行われる。調停は、資源がバスの各
サイクルに対しアクセスが可能か否かを判別する。
【０００８】共用メモリー複数プロセッサ・システム用
プロセッサ−メモリー相互接続ネットワークに対し、大
型高帯域入力待機クロスバー又はクロスポイント交換手
段が屡使用される。ベクトル処理スーパーコンピュータ
・システムに対してキャッシュは有効でないことが多
く、ベクトル演算に対するほとんどの記憶アクセスは記
憶手段に対し直接行われる。
プロセッサ−メモリー相互接続ネットワークに対し、大
型高帯域入力待機クロスバー又はクロスポイント交換手
段が屡使用される。ベクトル処理スーパーコンピュータ
・システムに対してキャッシュは有効でないことが多
く、ベクトル演算に対するほとんどの記憶アクセスは記
憶手段に対し直接行われる。
【０００９】
【発明が解決しようとする課題】上記の場合、メモリー
・バス・システムの待ち時間（記憶要求（以下、要求と
いう）からデータ受領までの時間）はその性能に有意な
結果を与えることができる。従って、平均要求待ち時間
を減少する調停手段を発見して、例えば、上記のタイプ
のプロセッサ対メモリー接続を有するスーパー・コンピ
ュータ・システムに適用し、そのシステム性能を高める
ことが強く望まれている。
・バス・システムの待ち時間（記憶要求（以下、要求と
いう）からデータ受領までの時間）はその性能に有意な
結果を与えることができる。従って、平均要求待ち時間
を減少する調停手段を発見して、例えば、上記のタイプ
のプロセッサ対メモリー接続を有するスーパー・コンピ
ュータ・システムに適用し、そのシステム性能を高める
ことが強く望まれている。
【００１０】従って、本発明の目的は、バスを介し複数
の資源間で同時に入出力するデータを調停して、平均要
求待ち時間を減少するようにした調停手段を提供するこ
とである。
の資源間で同時に入出力するデータを調停して、平均要
求待ち時間を減少するようにした調停手段を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明の一実施例による
と、各調停装置は、各入力待ち行列の先頭からのみでな
く、先頭要求の次の要求からでもその要求を実行しうる
ようにした。入力待ち行列の先頭に要求がない場合、調
停装置は、入力待ち行列の“第２の行”の要求（存在す
る場合）を選択する。同一入力待ち行列の同一受信先に
対する２つの要求は、待ち行列の先頭要求が高順位優先
権を持つため、順序を違えて調停されることは決してな
い。
と、各調停装置は、各入力待ち行列の先頭からのみでな
く、先頭要求の次の要求からでもその要求を実行しうる
ようにした。入力待ち行列の先頭に要求がない場合、調
停装置は、入力待ち行列の“第２の行”の要求（存在す
る場合）を選択する。同一入力待ち行列の同一受信先に
対する２つの要求は、待ち行列の先頭要求が高順位優先
権を持つため、順序を違えて調停されることは決してな
い。
【００１２】
【実施例】以下、添付図面に基づき本発明の一実施例を
詳細に説明する。まず、本発明の実施例の説明に入る前
に、図１及び図２基づき、従来例について説明する。図
１は、例として、ｎ×ｍ調停非ブロック化高帯域交換シ
ステムを例示したシステム・ブロック図である。このシ
ステムはロジャーほかによる米国特許第４，９９１，０
８４号に記載のものに似ている。この特許は参考文献と
して編入される。図１のシステムは基本記憶モジュール
２１〜２４の１つに対し選択的に接続されるプロセッサ
１１〜１４を含む。
詳細に説明する。まず、本発明の実施例の説明に入る前
に、図１及び図２基づき、従来例について説明する。図
１は、例として、ｎ×ｍ調停非ブロック化高帯域交換シ
ステムを例示したシステム・ブロック図である。このシ
ステムはロジャーほかによる米国特許第４，９９１，０
８４号に記載のものに似ている。この特許は参考文献と
して編入される。図１のシステムは基本記憶モジュール
２１〜２４の１つに対し選択的に接続されるプロセッサ
１１〜１４を含む。
【００１３】これら基本記憶装置に接続されるプロセッ
サの数は３２又はそれ以上でよい。プロセッサ１１〜１
４からの入力は、それぞれのバッファ待ち行列３１〜３
４に対して供給される。バッファ待ち行列３１〜３４
は、例えば、レジスタに接続の先入先出（ＦＩＦＯ）待
ち行列でよい。各プロセッサからの出力は要求コード信
号及び関連するデータ信号又はデータ・パケットを含
む。要求コード信号は４本のリード線の１本に対し単に
論理１レベルで示すようにしてよい。
サの数は３２又はそれ以上でよい。プロセッサ１１〜１
４からの入力は、それぞれのバッファ待ち行列３１〜３
４に対して供給される。バッファ待ち行列３１〜３４
は、例えば、レジスタに接続の先入先出（ＦＩＦＯ）待
ち行列でよい。各プロセッサからの出力は要求コード信
号及び関連するデータ信号又はデータ・パケットを含
む。要求コード信号は４本のリード線の１本に対し単に
論理１レベルで示すようにしてよい。
【００１４】各バッファ待ち行列３１〜３４からの出力
要求コード信号は４調停装置の各々に対して供給され
る。要求コード信号及び関連するデータ信号又はデータ
パケットはバッファ待ち行列３１〜３４を通して共に順
序付けされる。要求コード信号（以下、単に要求ともい
う）はリード線１５で例示するように４線又は４ライン
を経由することができ、４線のうちの１本のみが論理１
レベルであり、他の３線は論理０レベルであってよい。
要求コード信号は４調停装置の各々に対して供給され
る。要求コード信号及び関連するデータ信号又はデータ
パケットはバッファ待ち行列３１〜３４を通して共に順
序付けされる。要求コード信号（以下、単に要求ともい
う）はリード線１５で例示するように４線又は４ライン
を経由することができ、４線のうちの１本のみが論理１
レベルであり、他の３線は論理０レベルであってよい。
【００１５】リード線１６はデータを搬送する。要求及
び対応するデータは待ち行列の同一レジスタに記憶され
る。例えば、論理１レベルは５ボルトであり、論理０レ
ベルは０ボルト又は接地電位でよい。例えば、プロセッ
サ１１が基本記憶モジュール（ＢＳＭ）２１に対する接
続を欲する場合、プロセッサはバッファ待ち行列３１か
らのリード線１０１に対し論理１レベルを供給し、調停
装置４２〜４４に対する最初の要求に対してはリード線
１０２〜１０４に対し論理０レベルを供給するよう動作
する。
び対応するデータは待ち行列の同一レジスタに記憶され
る。例えば、論理１レベルは５ボルトであり、論理０レ
ベルは０ボルト又は接地電位でよい。例えば、プロセッ
サ１１が基本記憶モジュール（ＢＳＭ）２１に対する接
続を欲する場合、プロセッサはバッファ待ち行列３１か
らのリード線１０１に対し論理１レベルを供給し、調停
装置４２〜４４に対する最初の要求に対してはリード線
１０２〜１０４に対し論理０レベルを供給するよう動作
する。
【００１６】又、例えば、プロセッサ１１がＢＳＭ２２
か、ＢＳＭ２３か、又はＢＳＭ２４に対して接続するこ
とを希望する場合は、リード線１０２か、１０３か、又
は１０４のいずれか希望する１本のみを論理１レベルに
することができる。同様にして、プロセッサ１４がＢＳ
Ｍ２１か、２２か、２３か、又は２４のいずれかに接続
を要求する場合、その要求はリード線１４１か、１４２
か、１４３か、又は１４４のいずれか１本のみを論理１
レベルにする。
か、ＢＳＭ２３か、又はＢＳＭ２４に対して接続するこ
とを希望する場合は、リード線１０２か、１０３か、又
は１０４のいずれか希望する１本のみを論理１レベルに
することができる。同様にして、プロセッサ１４がＢＳ
Ｍ２１か、２２か、２３か、又は２４のいずれかに接続
を要求する場合、その要求はリード線１４１か、１４２
か、１４３か、又は１４４のいずれか１本のみを論理１
レベルにする。
【００１７】同様に、プロセッサ１２及び１３も又、そ
れぞれ調停装置４１〜４４に対する要求コード線に対し
適切に論理１レベルを供給することによって基本記憶モ
ジュール（ＢＳＭ）２１〜２４のいずれか１つに接続す
ることができる。
れぞれ調停装置４１〜４４に対する要求コード線に対し
適切に論理１レベルを供給することによって基本記憶モ
ジュール（ＢＳＭ）２１〜２４のいずれか１つに接続す
ることができる。
【００１８】各調停装置は、最初、４つの先入先出（Ｆ
ＩＦＯ）バッファ待ち行列３１〜３４のいずれか１つか
らの入力があるか否かを判別する。その調停装置に対し
１より多い入力があった場合、データ入力は接続されて
いるセレクタ５１〜５４を通して各クロック・サイクル
により順序付けされる。データはリード線１７を介して
４つのセレクタ５１〜５４全部に対して伝送される。
ＩＦＯ）バッファ待ち行列３１〜３４のいずれか１つか
らの入力があるか否かを判別する。その調停装置に対し
１より多い入力があった場合、データ入力は接続されて
いるセレクタ５１〜５４を通して各クロック・サイクル
により順序付けされる。データはリード線１７を介して
４つのセレクタ５１〜５４全部に対して伝送される。
【００１９】競合がなく、調停装置において特定の記憶
モジュールを使用しようとするプロセッサが１より多く
ない場合、各セレクタ５１〜５４に対する各バッファ待
ち行列３１〜３４からの入力は接続されているバッファ
９１〜９４を介して接続されているＢＳＭ２１〜２４に
対し同時に接続される。セレクタ５１〜５４は各ＢＳＭ
２１〜２４に対して接続される。
モジュールを使用しようとするプロセッサが１より多く
ない場合、各セレクタ５１〜５４に対する各バッファ待
ち行列３１〜３４からの入力は接続されているバッファ
９１〜９４を介して接続されているＢＳＭ２１〜２４に
対し同時に接続される。セレクタ５１〜５４は各ＢＳＭ
２１〜２４に対して接続される。
【００２０】調停装置４１〜４４は特定のプロセッサか
らの入力データをどの出力ＢＳＭ２１〜２４に供給する
かを識別して、セレクタ５１〜５４に対し選択コードを
供給し、バッファ待ち行列９１〜９４の適切な１つに対
し待ち行列３１〜３４からのデータをゲートする。バッ
ファ待ち行列９１〜９４は、例えば、レジスタに接続の
ＦＩＦＯバッファ待ち行列である。
らの入力データをどの出力ＢＳＭ２１〜２４に供給する
かを識別して、セレクタ５１〜５４に対し選択コードを
供給し、バッファ待ち行列９１〜９４の適切な１つに対
し待ち行列３１〜３４からのデータをゲートする。バッ
ファ待ち行列９１〜９４は、例えば、レジスタに接続の
ＦＩＦＯバッファ待ち行列である。
【００２１】特定のＢＳＭに対し１より多い競合要求が
ある場合、特定のＢＳＭに接続されている調停装置４１
〜４４の１つは接続されているセレクタ５１〜５４から
の順序付けを判別する。例えば、ＢＳＭ２１に対しバッ
ファ３１及び３２を介してプロセッサ１１及びプロセッ
サ１２からの要求コード信号がある場合、それらは両方
共調停装置４１に供給される。
ある場合、特定のＢＳＭに接続されている調停装置４１
〜４４の１つは接続されているセレクタ５１〜５４から
の順序付けを判別する。例えば、ＢＳＭ２１に対しバッ
ファ３１及び３２を介してプロセッサ１１及びプロセッ
サ１２からの要求コード信号がある場合、それらは両方
共調停装置４１に供給される。
【００２２】調停装置４１は、例えば、第１のクロック
・パルスを通してセレクタ５１に対し第１の選択コード
を供給し、ＦＩＦＯバッファ待ち行列３１からの出力を
セレクタ５１を介し、バッファ待ち行列９１に対し、及
びＢＳＭ２１に対してゲートする。次のクロック・サイ
クルを通して第２の選択信号コードがセレクタ５１に供
給され、バッファ待ち行列３２におけるプロセッサ１２
からのデータはセレクタ５１を介してＢＳＭモジュール
２１に対し供給される。
・パルスを通してセレクタ５１に対し第１の選択コード
を供給し、ＦＩＦＯバッファ待ち行列３１からの出力を
セレクタ５１を介し、バッファ待ち行列９１に対し、及
びＢＳＭ２１に対してゲートする。次のクロック・サイ
クルを通して第２の選択信号コードがセレクタ５１に供
給され、バッファ待ち行列３２におけるプロセッサ１２
からのデータはセレクタ５１を介してＢＳＭモジュール
２１に対し供給される。
【００２３】図２は図１に示す各調停装置に対する論理
ブロックを例示した図である。各調停装置４１〜４４に
対し、それぞれ４つの入力要求ポート２０１〜２０４が
ある。第１の入力ポート２０１はバッファ待ち行列３１
を経由してプロセッサ１１に接続される。この入力ポー
ト２０１は、リード線１０１を介して調停装置４１に接
続される。
ブロックを例示した図である。各調停装置４１〜４４に
対し、それぞれ４つの入力要求ポート２０１〜２０４が
ある。第１の入力ポート２０１はバッファ待ち行列３１
を経由してプロセッサ１１に接続される。この入力ポー
ト２０１は、リード線１０１を介して調停装置４１に接
続される。
【００２４】第２の入力ポート２０２はバッファ待ち行
列３２を介してプロセッサ１２に接続され、第３の入力
ポート２０３はバッファ待ち行列３３を介してプロセッ
サ１３に接続され、第４の入力ポート２０４はバッファ
待ち行列３４を介してプロセッサ１４に接続される。各
入力ポート２０１〜２０４に対する要求信号はそれぞれ
アンド・ゲートＡ１〜Ａ４に供給される。アンド・ゲー
トＡ１〜Ａ４の出力は交換レジスタ（フリップ・フロッ
プ・レジスタ）Ｓ１〜Ｓ４のセット入力に供給される。
列３２を介してプロセッサ１２に接続され、第３の入力
ポート２０３はバッファ待ち行列３３を介してプロセッ
サ１３に接続され、第４の入力ポート２０４はバッファ
待ち行列３４を介してプロセッサ１４に接続される。各
入力ポート２０１〜２０４に対する要求信号はそれぞれ
アンド・ゲートＡ１〜Ａ４に供給される。アンド・ゲー
トＡ１〜Ａ４の出力は交換レジスタ（フリップ・フロッ
プ・レジスタ）Ｓ１〜Ｓ４のセット入力に供給される。
【００２５】交換レジスタＳ１からのＱ出力は直接出力
リード線２０５及びノア・ゲート１００に供給される。
交換レジスタＳ２〜Ｓ４からのＱ出力も又ノア・ゲート
１００に供給される。交換レジスタＳ１のＱ′出力はア
ンド・ゲートＡ５に供給される。交換レジスタＳ３及び
Ｓ４のＱ出力はそれぞれアンド・ゲートＡ６及びＡ７の
入力に供給される。アンド・ゲートＡ６は、そのほか、
交換レジスタＳ１及びＳ２からのＱ′出力を受信する。
リード線２０５及びノア・ゲート１００に供給される。
交換レジスタＳ２〜Ｓ４からのＱ出力も又ノア・ゲート
１００に供給される。交換レジスタＳ１のＱ′出力はア
ンド・ゲートＡ５に供給される。交換レジスタＳ３及び
Ｓ４のＱ出力はそれぞれアンド・ゲートＡ６及びＡ７の
入力に供給される。アンド・ゲートＡ６は、そのほか、
交換レジスタＳ１及びＳ２からのＱ′出力を受信する。
【００２６】アンド・ゲートＡ７は交換レジスタＳ１，
Ｓ２，Ｓ３からのＱ′出力と交換レジスタＳ４からのＱ
出力とを受信する。交換レジスタＳ１からのＱ出力は交
換レジスタＳ１のリセット入力に供給される。アンド・
ゲートＡ５の出力は交換レジスタＳ２のリセット入力に
接続され、アンド・ゲートＡ６の出力は交換レジスタＳ
３のリセット入力に接続され、アンド・ゲートＡ７の出
力は交換レジスタＳ４のリセット入力に接続される。
Ｓ２，Ｓ３からのＱ′出力と交換レジスタＳ４からのＱ
出力とを受信する。交換レジスタＳ１からのＱ出力は交
換レジスタＳ１のリセット入力に供給される。アンド・
ゲートＡ５の出力は交換レジスタＳ２のリセット入力に
接続され、アンド・ゲートＡ６の出力は交換レジスタＳ
３のリセット入力に接続され、アンド・ゲートＡ７の出
力は交換レジスタＳ４のリセット入力に接続される。
【００２７】リード線２０５に対する交換レジスタＳ１
のＱ出力と、リード線２０６〜２０８に対するアンド・
ゲートＡ５〜Ａ７の出力とは対応するセレクタ５１〜５
４に供給されて、入力を選択する４ビット・アドレス・
コードを提供する。４プロセッサ及び４ＢＳＭモジュー
ルのみを有する図１の簡単な実施例に対する実際の実施
において、論理１レベルを有する調停装置の出力２０５
〜２０８の１つのみが接続されたプロセッサのデータを
接続された基本記憶モジュールに対し供給可能にする。
のＱ出力と、リード線２０６〜２０８に対するアンド・
ゲートＡ５〜Ａ７の出力とは対応するセレクタ５１〜５
４に供給されて、入力を選択する４ビット・アドレス・
コードを提供する。４プロセッサ及び４ＢＳＭモジュー
ルのみを有する図１の簡単な実施例に対する実際の実施
において、論理１レベルを有する調停装置の出力２０５
〜２０８の１つのみが接続されたプロセッサのデータを
接続された基本記憶モジュールに対し供給可能にする。
【００２８】例えば、交換レジスタＳ１の出力が論理１
レベルであった場合、プロセッサ１１の出力は調停装置
に接続された基本記憶モジュールに接続される。つま
り、交換レジスタＳ１が調停装置４１に対して論理１レ
ベルを供給すると、プロセッサ１１のデータはＢＳＭ２
１に接続されるであろう。又、交換レジスタＳ１が調停
装置４２に対して論理１レベルを供給すると、プロセッ
サ１１のデータはＢＳＭ２２に接続され、交換レジスタ
Ｓ１が調停装置４３に対して論理１レベルを供給する
と、プロセッサ１１のデータは、ＢＳＭ２３に接続さ
れ、交換レジスタＳ１が調停装置４４に対して論理１レ
ベルを供給すると、プロセッサ１１のデータはＢＳＭ２
４に接続される。
レベルであった場合、プロセッサ１１の出力は調停装置
に接続された基本記憶モジュールに接続される。つま
り、交換レジスタＳ１が調停装置４１に対して論理１レ
ベルを供給すると、プロセッサ１１のデータはＢＳＭ２
１に接続されるであろう。又、交換レジスタＳ１が調停
装置４２に対して論理１レベルを供給すると、プロセッ
サ１１のデータはＢＳＭ２２に接続され、交換レジスタ
Ｓ１が調停装置４３に対して論理１レベルを供給する
と、プロセッサ１１のデータは、ＢＳＭ２３に接続さ
れ、交換レジスタＳ１が調停装置４４に対して論理１レ
ベルを供給すると、プロセッサ１１のデータはＢＳＭ２
４に接続される。
【００２９】調停装置４１の出力２０８が論理１レベル
であると、プロセッサ１４からのデータが基本記憶モジ
ュール２１に接続される。調停装置４２の出力２０８に
おいて論理レベルが１であると、プロセッサ１４からの
データは、ＢＳＭ２２に接続される。以下、同様にし
て、調停装置４３の出力２０８において論理レベルが１
であると、プロセッサ１４からのデータは、ＢＳＭ２３
に接続される等となる。
であると、プロセッサ１４からのデータが基本記憶モジ
ュール２１に接続される。調停装置４２の出力２０８に
おいて論理レベルが１であると、プロセッサ１４からの
データは、ＢＳＭ２２に接続される。以下、同様にし
て、調停装置４３の出力２０８において論理レベルが１
であると、プロセッサ１４からのデータは、ＢＳＭ２３
に接続される等となる。
【００３０】調停装置の動作開始状態においては、交換
レジスタＳ１〜Ｓ４のＱ出力の全ては論理０であり、
Ｑ′出力の全ては論理１レベルである。ノア・ゲート１
００は他方の入力全てが０であるアンド・ゲートＡ１〜
Ａ４に論理１レベルを供給する。そのとき、例えば、入
力２０２のみに論理１レベル又は要求信号があると、こ
の出力はアンド・ゲートＡ２を使用可能にして論理１レ
ベルを交換レジスタＳ２のセット入力に接続し、交換レ
ジスタＳ２のＱ出力の論理レベルを１にする。
レジスタＳ１〜Ｓ４のＱ出力の全ては論理０であり、
Ｑ′出力の全ては論理１レベルである。ノア・ゲート１
００は他方の入力全てが０であるアンド・ゲートＡ１〜
Ａ４に論理１レベルを供給する。そのとき、例えば、入
力２０２のみに論理１レベル又は要求信号があると、こ
の出力はアンド・ゲートＡ２を使用可能にして論理１レ
ベルを交換レジスタＳ２のセット入力に接続し、交換レ
ジスタＳ２のＱ出力の論理レベルを１にする。
【００３１】交換レジスタＳ２の論理１レベル出力がノ
ア・ゲート１００に接続されると、この論理１レベルに
応答して、ノア・ゲート１００から論理“ロー”又は０
レベルがアンド・ゲートＡ１〜Ａ４に供給され、それ以
上の要求全ては停止する。交換レジスタＳ２からのアン
ド・ゲートＡ５に対する論理１レベル入力は、交換レジ
スタＳ１のＱ′出力からの論理１レベルを使用可能にし
てアンド・ゲートＡ５の出力２０６に対し論理１レベル
を供給する。
ア・ゲート１００に接続されると、この論理１レベルに
応答して、ノア・ゲート１００から論理“ロー”又は０
レベルがアンド・ゲートＡ１〜Ａ４に供給され、それ以
上の要求全ては停止する。交換レジスタＳ２からのアン
ド・ゲートＡ５に対する論理１レベル入力は、交換レジ
スタＳ１のＱ′出力からの論理１レベルを使用可能にし
てアンド・ゲートＡ５の出力２０６に対し論理１レベル
を供給する。
【００３２】リード線２０６に対してのみ論理１レベル
を有するこのコードは第２のプロセッサ１２からのデー
タを調停装置４１〜４４に選択されたセレクタ５１〜５
４に接続されたＢＳＭ２１〜２４に供給するようそのセ
レクタ５１〜５４に要求する。例えば、調停装置４１に
接続されたプロセッサ１２からのデータは、ＢＳＭ２１
に接続される。
を有するこのコードは第２のプロセッサ１２からのデー
タを調停装置４１〜４４に選択されたセレクタ５１〜５
４に接続されたＢＳＭ２１〜２４に供給するようそのセ
レクタ５１〜５４に要求する。例えば、調停装置４１に
接続されたプロセッサ１２からのデータは、ＢＳＭ２１
に接続される。
【００３３】特定のＢＳＭに対して２以上の要求がある
場合に競合が発生する。例えば、説明上、プロセッサ１
１及び１３からの入力２０１及び２０３がＢＳＭ２１に
対して接続要求するものと仮定する。調停装置４１は、
アンド・ゲートＡ１及びＡ３に、論理１レベルの存在を
認めると、ノア・ゲート１００からの論理１レベルを使
用可能にして、交換レジスタＳ１及びＳ３のセット入力
を論理１レベルにする。それによって、交換レジスタＳ
１及びＳ３のＱ出力から論理１レベルを出力させる。
場合に競合が発生する。例えば、説明上、プロセッサ１
１及び１３からの入力２０１及び２０３がＢＳＭ２１に
対して接続要求するものと仮定する。調停装置４１は、
アンド・ゲートＡ１及びＡ３に、論理１レベルの存在を
認めると、ノア・ゲート１００からの論理１レベルを使
用可能にして、交換レジスタＳ１及びＳ３のセット入力
を論理１レベルにする。それによって、交換レジスタＳ
１及びＳ３のＱ出力から論理１レベルを出力させる。
【００３４】これらＱ出力のいずれかが論理１レベルに
なると、ノア・ゲート１００は、アンド・ゲートＡ１〜
Ａ４に対し論理０レベルを供給して、それ以上の要求を
停止する。論理０又は“ロー”レベルが交換レジスタＳ
１及びＳ３のＱ′出力からアンド・ゲートＡ５〜Ａ７に
供給される。アンド・ゲートＡ６の出力は、“ロー”で
ある交換レジスタＳ１のＱ′出力により論理０に維持さ
れる。実際には、ＢＳＭ２１に対する入力２０１に受信
した要求のみが第１のクロック・サイクルにおいて認め
られる。
なると、ノア・ゲート１００は、アンド・ゲートＡ１〜
Ａ４に対し論理０レベルを供給して、それ以上の要求を
停止する。論理０又は“ロー”レベルが交換レジスタＳ
１及びＳ３のＱ′出力からアンド・ゲートＡ５〜Ａ７に
供給される。アンド・ゲートＡ６の出力は、“ロー”で
ある交換レジスタＳ１のＱ′出力により論理０に維持さ
れる。実際には、ＢＳＭ２１に対する入力２０１に受信
した要求のみが第１のクロック・サイクルにおいて認め
られる。
【００３５】プロセッサ１１からのデータを接続するた
めの選択が行われるとすぐ、交換レジスタＳ１は、リー
ド線２０９を介してリセットされ、交換レジスタＳ１の
Ｑ′出力を論理１にしてそれをアンド・ゲートＡ６に供
給することにより入力２０３に供給された要求をアンド
・ゲートＡ６から論理１として出力することを可能にす
る。アンド・ゲートＡ６の出力２０７におけるこの論理
１は次のクロック・サイクルでプロセッサ１３から接続
されるべきＢＳＭに対するデータを選択する。
めの選択が行われるとすぐ、交換レジスタＳ１は、リー
ド線２０９を介してリセットされ、交換レジスタＳ１の
Ｑ′出力を論理１にしてそれをアンド・ゲートＡ６に供
給することにより入力２０３に供給された要求をアンド
・ゲートＡ６から論理１として出力することを可能にす
る。アンド・ゲートＡ６の出力２０７におけるこの論理
１は次のクロック・サイクルでプロセッサ１３から接続
されるべきＢＳＭに対するデータを選択する。
【００３６】入力２０３における要求機能がデータを選
択した後、交換レジスタＳ３はアンド・ゲートＡ６から
のフィードバック通路２１０を介してリセットされ、ノ
ア・ゲート１００からのノア出力が“ハイ”となる。ノ
ア・ゲート出力が“ハイ”になるので、交換レジスタＳ
１〜Ｓ４の全てはオフとなり、如何なる組合せの入力要
求でも次の全サイクルで肯定応答を行うことができる。
択した後、交換レジスタＳ３はアンド・ゲートＡ６から
のフィードバック通路２１０を介してリセットされ、ノ
ア・ゲート１００からのノア出力が“ハイ”となる。ノ
ア・ゲート出力が“ハイ”になるので、交換レジスタＳ
１〜Ｓ４の全てはオフとなり、如何なる組合せの入力要
求でも次の全サイクルで肯定応答を行うことができる。
【００３７】図１及び図２で与えられた例においては、
特定の基本記憶モジュールに対する２つの同時要求を取
扱うために２クロック・サイクルを必要とした。ポート
要求は各サイクル毎に発生するので、入力バッファに対
する記憶はプロセッサの数に等しい。例えば、図１にお
いて、４つのプロセッサ全てが特定の基本記憶モジュー
ルに対し通信しようとする場合をカバーするためには４
つのバッファ段を必要とするであろう。それらは４サイ
クルを通して順序付けされ、記憶される。
特定の基本記憶モジュールに対する２つの同時要求を取
扱うために２クロック・サイクルを必要とした。ポート
要求は各サイクル毎に発生するので、入力バッファに対
する記憶はプロセッサの数に等しい。例えば、図１にお
いて、４つのプロセッサ全てが特定の基本記憶モジュー
ルに対し通信しようとする場合をカバーするためには４
つのバッファ段を必要とするであろう。それらは４サイ
クルを通して順序付けされ、記憶される。
【００３８】この特定の例においては、４つの入力プロ
セッサが４つの基本記憶モジュールに接続されるのみで
あるが、好ましい適用としては、例えば、３２プロセッ
サが３２以上の記憶モジュールと通信するようにしても
よい。米国特許第４，９９１，０８４号に記載のシステ
ムにおいては、その図３Ａ及び図３Ｂに、エンコーダ及
びデコーダが含まれる。
セッサが４つの基本記憶モジュールに接続されるのみで
あるが、好ましい適用としては、例えば、３２プロセッ
サが３２以上の記憶モジュールと通信するようにしても
よい。米国特許第４，９９１，０８４号に記載のシステ
ムにおいては、その図３Ａ及び図３Ｂに、エンコーダ及
びデコーダが含まれる。
【００３９】図２に示す調停装置は交換レジスタＳ１〜
Ｓ４のラウンドロビン順に複数の要求を、その全てが満
足するまで、常に肯定応答を行う。すなわち、上記の場
合、入力２０１に入力した要求は、最高優先順位を持
ち、入力２０２の要求は第２の優先順位を持ち、入力２
０３に対する要求は第３の、及び入力２０４に対する要
求は第４番目の、すなわち、その調停サイクル内で最低
の優先順位を有する。
Ｓ４のラウンドロビン順に複数の要求を、その全てが満
足するまで、常に肯定応答を行う。すなわち、上記の場
合、入力２０１に入力した要求は、最高優先順位を持
ち、入力２０２の要求は第２の優先順位を持ち、入力２
０３に対する要求は第３の、及び入力２０４に対する要
求は第４番目の、すなわち、その調停サイクル内で最低
の優先順位を有する。
【００４０】１クロック・サイクル中に、４ポートの要
求は全４ＢＳＭに対して分配される。従って、最大１ク
ロック・サイクル当り４ＢＳＭを選択することができ、
最低の場合、すなわち４ポートの要求全てが同一ＢＳＭ
に対するものであった場合には、１クロック・サイクル
当り１ＢＳＭのみを選択することができるということが
わかる。
求は全４ＢＳＭに対して分配される。従って、最大１ク
ロック・サイクル当り４ＢＳＭを選択することができ、
最低の場合、すなわち４ポートの要求全てが同一ＢＳＭ
に対するものであった場合には、１クロック・サイクル
当り１ＢＳＭのみを選択することができるということが
わかる。
【００４１】次に、図３に基づき、本発明による先読み
優先調停システムについて説明する。本発明の一実施例
によると、ＦＩＦＯ待ち行列３０１，３０２，３０３，
３０４は対応する入力要求バスＢ１〜Ｂ４の要求及びデ
ータを受信する。各バスは４本の要求線１５Ａ及びデー
タ線１６Ａ（図１に示すような各ＢＳＭ当り１要求線）
を持つ。
優先調停システムについて説明する。本発明の一実施例
によると、ＦＩＦＯ待ち行列３０１，３０２，３０３，
３０４は対応する入力要求バスＢ１〜Ｂ４の要求及びデ
ータを受信する。各バスは４本の要求線１５Ａ及びデー
タ線１６Ａ（図１に示すような各ＢＳＭ当り１要求線）
を持つ。
【００４２】それら要求は図１の４つのプロセッサ１１
〜１４からくるものと仮定する。各ＦＩＦＯ待ち行列３
０１〜３０４は図１のバッファ待ち行列３１〜３４に対
応する。本発明によると、それら各待ち行列はレジスタ
に接続のＦＩＦＯ待ち行列から成る。各ＦＩＦＯ待ち行
列３０１〜３０４は、二組の出力を含む。その一組はＨ
ＯＱ（待ち行列の先頭）レジスタ３０１Ａ〜３０４Ａに
待機している待ち行列の先行要素（出力）であり、他の
一組は先頭から２番目の第２のレジスタ３０１Ｂ〜３０
４Ｂに待機している待ち行列の先頭の次（二次）の要素
（出力）である。
〜１４からくるものと仮定する。各ＦＩＦＯ待ち行列３
０１〜３０４は図１のバッファ待ち行列３１〜３４に対
応する。本発明によると、それら各待ち行列はレジスタ
に接続のＦＩＦＯ待ち行列から成る。各ＦＩＦＯ待ち行
列３０１〜３０４は、二組の出力を含む。その一組はＨ
ＯＱ（待ち行列の先頭）レジスタ３０１Ａ〜３０４Ａに
待機している待ち行列の先行要素（出力）であり、他の
一組は先頭から２番目の第２のレジスタ３０１Ｂ〜３０
４Ｂに待機している待ち行列の先頭の次（二次）の要素
（出力）である。
【００４３】要素（要求及びデータ）が空のＦＩＦＯ待
ち行列３０１〜３０４に到着すると、それは対応するＨ
ＯＱレジスタ３０１Ａ〜３０４Ａに挿入される。ＨＯＱ
レジスタに対する挿入項目がＦＩＦＯ待ち行列３０１〜
３０４の先頭における要求競合の結果としてそこに停留
していると、ＦＩＦＯ待ち行列３０１〜３０４に対して
次に到着した連続する要素は待ち行列のＦＩＦＯ順に挿
入される。ＦＩＦＯ待ち行列３０１〜３０４の第２の挿
入項目又はレジスタ内容（先頭の次の）は、本発明に従
い第２組の出力としてリード線３０５，３０６に供給さ
れる。
ち行列３０１〜３０４に到着すると、それは対応するＨ
ＯＱレジスタ３０１Ａ〜３０４Ａに挿入される。ＨＯＱ
レジスタに対する挿入項目がＦＩＦＯ待ち行列３０１〜
３０４の先頭における要求競合の結果としてそこに停留
していると、ＦＩＦＯ待ち行列３０１〜３０４に対して
次に到着した連続する要素は待ち行列のＦＩＦＯ順に挿
入される。ＦＩＦＯ待ち行列３０１〜３０４の第２の挿
入項目又はレジスタ内容（先頭の次の）は、本発明に従
い第２組の出力としてリード線３０５，３０６に供給さ
れる。
【００４４】このＦＩＦＯ待ち行列３０１〜３０４の第
２の挿入項目は、常にＨＯＱレジスタ３０１Ａ〜３０４
Ａより低い優先順位に従い１サイクルで調停することが
できる。故に、各ＦＩＦＯ待ち行列３０１〜３０４の出
力においては、ＨＯＱレジスタ３０１Ａ〜３０４Ａから
のリード線３０７，３０８における出力と、第２のレジ
スタ３０１Ｂ〜３０４Ｂからの第２順位のリード線３０
５，３０６における出力とがある。
２の挿入項目は、常にＨＯＱレジスタ３０１Ａ〜３０４
Ａより低い優先順位に従い１サイクルで調停することが
できる。故に、各ＦＩＦＯ待ち行列３０１〜３０４の出
力においては、ＨＯＱレジスタ３０１Ａ〜３０４Ａから
のリード線３０７，３０８における出力と、第２のレジ
スタ３０１Ｂ〜３０４Ｂからの第２順位のリード線３０
５，３０６における出力とがある。
【００４５】本発明の一実施例によると、調停装置６１
〜６４はそれぞれリード線３０７を介してＨＯＱレジス
タ３０１Ａ〜３０４Ａに接続されたセクションＡ（６１
Ａ〜６４Ａ）と、ＦＩＦＯ待ち行列の第２の挿入項目又
は低優先順位の第２のレジスタ３０１Ｂ〜３０４Ｂの出
力に対しリード線３０６を介して接続されたセクション
Ｂ（６１Ｂ〜６４Ｂ）との２つの同等な調停セクション
Ａ，Ｂを含んで構成される。
〜６４はそれぞれリード線３０７を介してＨＯＱレジス
タ３０１Ａ〜３０４Ａに接続されたセクションＡ（６１
Ａ〜６４Ａ）と、ＦＩＦＯ待ち行列の第２の挿入項目又
は低優先順位の第２のレジスタ３０１Ｂ〜３０４Ｂの出
力に対しリード線３０６を介して接続されたセクション
Ｂ（６１Ｂ〜６４Ｂ）との２つの同等な調停セクション
Ａ，Ｂを含んで構成される。
【００４６】各調停装置６１〜６４は、例えば、高優先
調停装置であるセクションＡ（６１Ａ）と、低優先調停
装置であるセクションＢ（６１Ｂ）とから成る、調停装
置６１を例示している図４に示すような重複装置であ
る。これらセクションＡ又はＢ（６１Ａ又は６１Ｂ）の
各々は、例えば、図２について前述したようなＨＯＱ要
求及び第２レベルの要求を有するラウンドロビン基本に
従い別個に動作するかもしれない。
調停装置であるセクションＡ（６１Ａ）と、低優先調停
装置であるセクションＢ（６１Ｂ）とから成る、調停装
置６１を例示している図４に示すような重複装置であ
る。これらセクションＡ又はＢ（６１Ａ又は６１Ｂ）の
各々は、例えば、図２について前述したようなＨＯＱ要
求及び第２レベルの要求を有するラウンドロビン基本に
従い別個に動作するかもしれない。
【００４７】図４において、本発明に従い、調停装置６
１Ａの出力は、ＦＩＦＯ待ち行列のＨＯＱレジスタ３０
１Ａ〜３０４Ａの１つから調停装置６１Ａに対して要求
が存在する場合に、オア・ゲート７３及びアンド・ゲー
ト７４〜７７を介して使用可能にされる。ＨＯＱレジス
タ３０１Ａ〜３０４Ａから調停装置６１Ａに対する入力
に要求が存在しない場合、アンド・ゲート７４〜７７は
オア・ゲート７３を介して使用可能にされないが、アン
ド・ゲート７８〜８１はインバータ８２及びオア・ゲー
ト７３を介して使用可能にされる。
１Ａの出力は、ＦＩＦＯ待ち行列のＨＯＱレジスタ３０
１Ａ〜３０４Ａの１つから調停装置６１Ａに対して要求
が存在する場合に、オア・ゲート７３及びアンド・ゲー
ト７４〜７７を介して使用可能にされる。ＨＯＱレジス
タ３０１Ａ〜３０４Ａから調停装置６１Ａに対する入力
に要求が存在しない場合、アンド・ゲート７４〜７７は
オア・ゲート７３を介して使用可能にされないが、アン
ド・ゲート７８〜８１はインバータ８２及びオア・ゲー
ト７３を介して使用可能にされる。
【００４８】これは、その要求が存在する場合はＦＩＦ
Ｏ待ち行列３０１〜３０４の第２のレジスタ３０１Ｂ〜
３０４Ｂからの要求が調停装置６１Ｂを介して選択され
る。これは、そのようにしなければ、先頭の次の待ち行
列位置にある要求に切換えるために遊び調停が使用され
ることになるであろうから、本発明はそれを避けうるよ
うにしたことにより、交換処理量の増大を可能にした。
Ｏ待ち行列３０１〜３０４の第２のレジスタ３０１Ｂ〜
３０４Ｂからの要求が調停装置６１Ｂを介して選択され
る。これは、そのようにしなければ、先頭の次の待ち行
列位置にある要求に切換えるために遊び調停が使用され
ることになるであろうから、本発明はそれを避けうるよ
うにしたことにより、交換処理量の増大を可能にした。
【００４９】図３の各選択ロジック７１は８アンド・ゲ
ート７４〜８１の出力を受信して最大１つの要求を選択
する。８つの可能な入力はＨＯＱレジスタ（待ち行列）
３０１Ａ〜３０４Ａからの４入力（Ｂ１Ｈ〜Ｂ４Ｈ）
と、ＨＯＱレジスタ３０１Ａ〜３０４Ａからの入力より
高い特定の優先順位がある場合がある次の又は第２行の
レジスタ３０１Ｂ〜３０４Ｂからの４入力（Ｂ１Ｌ〜Ｂ
４Ｌ）とから成る。
ート７４〜８１の出力を受信して最大１つの要求を選択
する。８つの可能な入力はＨＯＱレジスタ（待ち行列）
３０１Ａ〜３０４Ａからの４入力（Ｂ１Ｈ〜Ｂ４Ｈ）
と、ＨＯＱレジスタ３０１Ａ〜３０４Ａからの入力より
高い特定の優先順位がある場合がある次の又は第２行の
レジスタ３０１Ｂ〜３０４Ｂからの４入力（Ｂ１Ｌ〜Ｂ
４Ｌ）とから成る。
【００５０】図４に示すように、アンド・ゲート７４〜
８１を通過した８制御線（Ｂ１Ｈ選択〜Ｂ４Ｌ選択）の
１つの論理１がセレクタ１〜４に入力し、セレクタ１〜
４がバスＢ１Ｈ〜Ｂ４Ｌ（リード線３０５及び３０８）
に存在するデータを選択して、それら出力１〜４の１つ
から出力しうるようにする。この出力は、図１に示すよ
うな基本記憶モジュール２１〜２４に接続されたバッフ
ァ待ち行列９１〜９４に接続されるかもしれない。
８１を通過した８制御線（Ｂ１Ｈ選択〜Ｂ４Ｌ選択）の
１つの論理１がセレクタ１〜４に入力し、セレクタ１〜
４がバスＢ１Ｈ〜Ｂ４Ｌ（リード線３０５及び３０８）
に存在するデータを選択して、それら出力１〜４の１つ
から出力しうるようにする。この出力は、図１に示すよ
うな基本記憶モジュール２１〜２４に接続されたバッフ
ァ待ち行列９１〜９４に接続されるかもしれない。
【００５１】如何なるアルゴリズムを使用した（ラウン
ドロビン、待ち行列内の項目数、ランダム選択等）待ち
行列の先頭のみの調停に対しては、理論的に、入力待ち
行列の“飽和”は７５％（２×２の交換に対し）から５
８％（無限×無限の交換に対し）までの入力使用率範囲
で行われることが示されている。“飽和”は、安定状態
において、入力待ち行列内の項目数が時間と共に増加し
続ける場合における入力要求使用率と定義する。これ
は、“スペース分割パケット交換における入力対出力待
ち行列化”と題するカロル、ルッキイ、及びモーガンに
よる論文（ＣＨ２２９８−９／８６／００００−０６５
９）に記述されている。４×４の交換に対し、飽和は６
５％で発生する。
ドロビン、待ち行列内の項目数、ランダム選択等）待ち
行列の先頭のみの調停に対しては、理論的に、入力待ち
行列の“飽和”は７５％（２×２の交換に対し）から５
８％（無限×無限の交換に対し）までの入力使用率範囲
で行われることが示されている。“飽和”は、安定状態
において、入力待ち行列内の項目数が時間と共に増加し
続ける場合における入力要求使用率と定義する。これ
は、“スペース分割パケット交換における入力対出力待
ち行列化”と題するカロル、ルッキイ、及びモーガンに
よる論文（ＣＨ２２９８−９／８６／００００−０６５
９）に記述されている。４×４の交換に対し、飽和は６
５％で発生する。
【００５２】図５はシミュレーション・モデルによる本
発明の先読み優先を使用して処理量を有意に改良した例
を示す。４×４の交換に対するこのモデルは６５％から
約８５％まで飽和使用率が改良されたことを示す。異な
る大きさの交換に対しても同様な結果が得られた。シミ
ュレーション・モデルは、Ｎ×Ｍクロスバー交換機に対
して構築された。
発明の先読み優先を使用して処理量を有意に改良した例
を示す。４×４の交換に対するこのモデルは６５％から
約８５％まで飽和使用率が改良されたことを示す。異な
る大きさの交換に対しても同様な結果が得られた。シミ
ュレーション・モデルは、Ｎ×Ｍクロスバー交換機に対
して構築された。
【００５３】同様に、図６は４×５クロスポイント交換
機に対する改良、図７は８×８クロスポイント交換機に
対する改良を示した。明らかに、待ち行列の先頭からの
第３及び第４の挿入項目レベルも更に下記のようにして
その処理量を増加することができた。
機に対する改良、図７は８×８クロスポイント交換機に
対する改良を示した。明らかに、待ち行列の先頭からの
第３及び第４の挿入項目レベルも更に下記のようにして
その処理量を増加することができた。
【００５４】追加の優先権（スカラ対ベクトルのよう
な）も調停に対するそれらの優先権に加えることができ
るということを知ることは重要である。又、米国特許第
４，９９１，０８４号に示すように、この特許明細書の
図３Ａ及び図３Ｂに示す３２プロセッサのような多数の
プロセッサを使用することも可能である。その場合、同
特許に記述され、その図３Ａ及び図３Ｂに示すようなエ
ンコーダ及びデコーダが使用される。
な）も調停に対するそれらの優先権に加えることができ
るということを知ることは重要である。又、米国特許第
４，９９１，０８４号に示すように、この特許明細書の
図３Ａ及び図３Ｂに示す３２プロセッサのような多数の
プロセッサを使用することも可能である。その場合、同
特許に記述され、その図３Ａ及び図３Ｂに示すようなエ
ンコーダ及びデコーダが使用される。
【００５５】以上、本発明の種々実施例を例示のために
説明したが、それらにより本発明を限定的に解釈するべ
きではなく、本発明の理念内で多くの変化変更を行いう
ることは明白である。
説明したが、それらにより本発明を限定的に解釈するべ
きではなく、本発明の理念内で多くの変化変更を行いう
ることは明白である。
【００５６】特に、本発明は、入力ソースの数（Ｎ）が
必ずしも出力バスの数（Ｍ）に等しくない場合の非対称
交換機に対しても使用することができるということに注
目するべきである。その例としては、図６に示すような
３２％改良した４×５交換機がある。
必ずしも出力バスの数（Ｍ）に等しくない場合の非対称
交換機に対しても使用することができるということに注
目するべきである。その例としては、図６に示すような
３２％改良した４×５交換機がある。
【００５７】
【発明の効果】本発明は、以上説明したように構成した
ことにより、待ち行列の先頭のみからでなく、次の行か
らもその要求を選択しうるようにしたことにより、複数
の資源間で同時に入出力するデータの調停に際し、待ち
時間を相当減少することができる。
ことにより、待ち行列の先頭のみからでなく、次の行か
らもその要求を選択しうるようにしたことにより、複数
の資源間で同時に入出力するデータの調停に際し、待ち
時間を相当減少することができる。
【図１】従来技術によるコンピュータ・システム全体の
ブロック図
ブロック図
【図２】図１に示す調停装置のブロック図
【図３】本発明の一実施例による先読み優先調停システ
ムのブロック図
ムのブロック図
【図４】図３に示す調停装置の拡大図
【図５】本発明による先読み優先システム及び方法の効
果を例示した４×４クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
果を例示した４×４クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
【図６】本発明による先読み優先システム及び方法の効
果を例示した４×５クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
果を例示した４×５クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
【図７】本発明による先読み優先システム及び方法の効
果を例示した８×８クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
果を例示した８×８クロスポイント交換機に対する多数
の交換遅延サイクル対入力使用率％を示すグラフ図
１１〜１４ プロセッサ ２１〜２４ 基本記憶モジュール ３１〜３４ バッファ待ち行列 ４１〜４４ 調停装置 ５１〜５４ セレクタ ６１〜６４ 調停装置 ６１Ａ〜６４Ａ セクションＡ ６１Ｂ〜６４Ｂ セクションＢ ７１ 選択ロジック ７３ オア・ゲート ７４〜８１ アンド・ゲート ８２ インバータ ９１〜９４ バッファ待ち行列 １００ ノア・ゲート ３０１〜３０４ ＦＩＦＯ待ち行列 ３０１Ａ〜３０４Ａ ＨＯＱレジスタ ３０１Ｂ〜３０４Ｂ 第２のレジスタ Ｓ１〜Ｓ４ 交換レジスタ Ａ１〜Ａ７ アンド・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フォーレスト・アーサー・レイリイ アメリカ合衆国02642、マサチューセッツ 州、イーストハム、ヘイ・ロード、495番 地 (72)発明者 ウイリアム・キング・ロジャー アメリカ合衆国01776、マサチューセッツ 州、サドバーリイ、モース・ロード、193 番地
Claims (10)
- 【請求項１】 特定の出力ノードに対する要求を記憶す
るようにした各入力ノードに対する入力待ち行列と、各
入力待ち行列の先頭を調停する手段とを含み、 前記調停する手段が前記特定の出力ノードに対する要求
を前記入力待ち行列の先頭に持たない場合、各入力待ち
行列の先頭の次の要求を選択するようにしたことを特徴
とする複数の入力ノードを特定の出力ノードに接続する
調停システム。 - 【請求項２】 前記入力待ち行列は、先入先出待ち行列
レジスタであることを特徴とする請求項１記載の調停シ
ステム。 - 【請求項３】 前記調停手段はラウンドロビン調停機能
を含むことを特徴とする請求項１記載の調停システム。 - 【請求項４】 前記調停手段は前記入力待ち行列の先頭
に要求がないときにのみ、前記入力待ち行列の先頭の次
から前記特定の出力ノードに対する要求を供給する手段
を含むことを特徴とする請求項１記載の調停システム。 - 【請求項５】 各々が出力ノードに対する要求及び対応
するデータを先入先出順に記憶するようにした各入力ノ
ードに対する複数の入力待ち行列と、 前記待ち行列に接続され、前記待ち行列の先頭項目から
のデータを非競合出力ノードに対して接続する手段と、 競合する前記出力ノードに対し前記入力待ち行列の先頭
項目の要求を調停して前記競合する出力ノードに対し前
記調停したノードに対応するデータを供給する調停手段
と、 特定の出力ノードに対する入力待ち行列の先頭項目から
の要求がないときを検出して制御信号を供給する検出手
段と、 前記検出手段に接続され、前記特定の出力ノードに対す
る入力待ち行列の先頭項目からの要求が検出されなかっ
たことを示す前記制御信号に応答して前記特定の出力ノ
ードに対する前記入力待ち行列の先頭項目の次の項目か
らデータを供給する手段とを含む、複数の出力ノードに
対し複数の入力ノードを接続する調停システム。 - 【請求項６】 前記入力待ち行列は先入先出待ち行列レ
ジスタであることを特徴とする請求項５記載の調停シス
テム。 - 【請求項７】 前記供給及び調停手段はラウンドロビン
・レジスタを含み、前記先頭項目の次の項目からデータ
を供給する手段は、第２のラウンドロビン調停手段を含
むことを特徴とする請求項５記載の調停システム。 - 【請求項８】 複数の要求及びデータ信号の各々を先入
先出待ち行列で待機させ、 待ち行列の先頭における特定のノードに対する前記要求
を調停して、前記待ち行列にある前記調停されたデータ
信号を前記特定のノードに供給し、 前記待ち行列の先頭からの要求の不存在を検出し、 前記待ち行列の先頭からの要求がないときに前記待ち行
列の先頭の次の項目からのデータを前記特定のノードに
供給する各工程を含む、複数のノードから特定のノード
に対する複数の要求及びデータ信号を調停する調停方
法。 - 【請求項９】 前記調停する工程は前記待ち行列の先頭
の次のデータを調停して調停されたデータを供給する工
程を含むことを特徴とする請求項８記載の調停方法。 - 【請求項１０】 複数の要求及びデータ信号の各々を先
入先出待ち行列で待機させ、 入力待ち行列の特定の１つに対する前記入力待ち行列の
先頭項目にある要求信号を調停し、 出力ノードにおける競合を有しない出力ノードに対し、
前記要求に対応する前記データ信号を供給し、競合があ
る場合、競合を持つ前記出力ノードに対し前記調停され
た要求に対応するデータ信号の供給に続き、前記出力ノ
ードに対し他方の競合要求に対する調停接続を行い、 前記待ち行列の先頭における要求の不存在を検出し、 前記特定のノードに対し、前記待ち行列の先頭に要求が
ない場合前記待ち行列の先頭の次からデータを供給する
各工程を含む、複数の入力ノードから複数の出力ノード
に対する複数の要求及びデータ信号を調停する調停方
法。
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| US07/816,358 US5371893A (en) | 1991-12-27 | 1991-12-27 | Look-ahead priority arbitration system and method |
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